JP2007109730A - 半導体装置、及びその製造方法 - Google Patents

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Abstract

【課題】 複数の半導体チップを高密度で実装可能であり、かつ、プリント配線板との電気的な接続が容易かつ安価に行うことができる半導体装置、及び該半導体装置の製造方法を提供する。
【解決手段】 格子状に配列された複数の貫通電極１２を有する第１の半導体チップ１０と、第１の半導体チップ１０の第１の主面Ｆａに配置された金属配線パターン２０と、金属配線パターン２０上に貫通電極１２の間隔より狭い間隔で設けられた複数の内部接続端子３０と、内部接続端子３０を介してフェイスダウンで金属配線パターン２０に電気的に接続された少なくとも１つの第２の半導体チップ４０ａ、４０ｂと、第１の半導体チップ１０の第２の主面Ｆｂから露出した貫通電極１２の露出面に設けられると共に、装置外部のプリント配線板に直接接続可能な外部端子５０と、を含む半導体装置、及び該半導体装置の製造方法。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、プリント配線板との電気的な接続が容易な半導体装置及びその製造方法に関する。
従来、半導体装置は、ムーアの法則に従い、高集積化による低コスト化・高速化・低消費電力化・高信頼性化の恩恵を享受してきた。しかし、設計ルールが、１８０ナノメーターより更に微細になってくると、ＳＯＣ（システム・オン・チップ）と呼ばれるように、チップに集積可能なシステムの規模が非常に大きくなる。
そして、更なる高集積化のためには、ＤＲＡＭやフラッシュ等の大規模メモリ回路や、ＲＦ等の高速アナログ回路を同時に集積する必要がでてきた。
しかしながら、これらを１チップ化するためにはウエハ製造プロセスが非常に複雑になり、搭載されるロジック、メモリ、アナログ等の各機能に対して製造プロセスの最適化が困難になる。また、リークの増加・基盤ノイズ等の問題が発生する。
また、メモリーセル、ロジックセル等は微細化に対し恩恵を得るが、インターフェス回路、アナログ回路、高耐圧回路等は微細化することが難しいため、チップ内に占有面積の不均衡が生ずる。更に、マスク代を含めた開発費用並びに開発期間が著しく増大する。これは最終製品の市場における製品寿命の短命化から考えても致命的である。
このように考えていくと、特に、設計ルールが、９０ナノメーター以降のウエハ製造プロセスで、ＳＯＣ化をするシステムは、非常に高い性能を追求するとともに、大量生産が可能であるシステムに限られていく。このような問題を回避するために、複数の半導体集積回路チップ又は異種のチップを１つのパッケージに収納するＳＩＰ（システム・イン・パッケージ）やＭＣＭ（マルチ・チップ・モジュール）という手法が広まりつつある。このようなＳＩＰやＭＣＭの技術としては、具体的には、例えば、支持基板上に、２つ以上の異なる半導体チップが並列にフェイスダウン実装されている構成を有する半導体パッケージが知られている（例えば、特許文献１及び特許文献２参照。）。この技術により、他社チップとの混載や、光・機械等の異種チップとの混載等が可能であり、半導体パッケージの多機能化を進めることも可能となる。
特開２００３−００７９６０号公報 特開２００４−１３４７１５号公報
従来のＳＩＰやＭＣＭ技術では、上記の特許文献１及び２に記載の通り、半導体パッケージの内部の半導体チップと外部との電気的な接続経路には、ボンディングワイヤーが存在することが多い。ボンディングワイヤーは主に、半導体チップと半導体パッケージのプリント配線板間の電気的接続に用いられる。このような構成の場合、ボンディングワイヤーの存在により、インダスタンスによる高周波特性の劣化や、また、半導体パッケージ全体の外周から電力が供給されるために、パッケージ内部、特に、チップ中心部での電位降下、などの問題を有している。更には、ボンディングワイヤーの数を多くして、多ピン化すると、ボンディングコストや、パッケージコストが上昇する、という問題を有する。加えて、半導体チップのレイアウトの制約から、ボンディングパッドをチップ外周縁に配置できない場合など、半導体パッケージの側の端子までボンディングワイヤーで引き出すことが困難になるなどの問題も有する。
一方、このような構成であると、パッケージ内の支持基板には、ボンディングワイヤーを接続する領域が必要となり、また、支持基板と半導体チップとの間にアンダーフィルを注入する場合、支持基板側のパッドと搭載する半導体チップのエッジ間にアンダーフィル注入のための領域が必要となり、その結果、支持基板の面積が大きくなるといった問題を有している。
本発明は、前記従来における問題を解決し、以下の目的を達成することを課題とする。
すなわち、本発明は、複数の半導体チップを高密度で実装可能であり、かつ、プリント配線板との電気的な接続が容易かつ安価に行うことができる半導体装置、及び該半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、格子状に配列された複数の貫通電極を有する第１の半導体チップと、前記第１の半導体チップの第１の主面に配置された金属配線パターンと、前記金属配線パターン上に前記貫通電極の間隔より狭い間隔で設けられた複数の内部接続端子と、前記内部接続端子を介してフェイスダウンで前記金属配線パターンに電気的に接続された少なくとも１つの第２の半導体チップと、前記第１の半導体チップの第２の主面から露出した前記貫通電極の露出面に設けられると共に、装置外部のプリント配線板に直接接続可能な外部端子と、を含んで構成される。
本発明の半導体装置は、貫通電極に接続されている外部端子を、装置外部にあるプリント配線板に直接接続することが可能である。つまり、このような半導体装置は、第１の半導体チップ内に設けられた貫通電極に接続した外部端子を用いることで、本半導体装置の外部にあるプリント配線板と電気的に接続することが可能となる。
このため、従来のように、ワイヤーボンディングを用いプリント配線板に電気的に接続する構成に比べ、高周波特性の劣化や、チップの中心部における電位降下の問題を防止することができ、また、障害物の有無にも影響を受けることなく、ボンディングコストや、パッケージコストを抑えることが可能となる。
また、上記の構成の半導体装置によれば、第１の半導体チップ上には、ボンディングワイヤーとの接続部位やアンダーフィル注入工程に必要な領域を必要としないため、第１の半導体チップ上には、第２の半導体チップを高密度で実装することができる。
本発明では、第１の半導体チップの各辺のサイズを、貫通電極の間隔の正の整数倍よりダイシングにより消失する部分だけ減じた大きさとしたものが好ましい。
また、本発明では、複数の貫通電極の最外周に位置する貫通電極の中心から第１の半導体チップを形成するためのスクライブ線の中心までの距離を、貫通電極の間隔の１／２としたものが好ましい。
本発明に好適な態様としては、貫通電極の間隔を、内部接続端子の間隔の１０倍以上としたものである。
また、本発明において、外部端子を、予め選択された貫通電極の露出面に設けたものであることが好ましい態様である。これにより、プリント配線板の配線パターンの形状に応じて、使用する外部端子を選択することができる。
前記外部端子としては、ハンダボール又はランドであることが好適である。これにより、プリント配線板との接続が容易になる。
半導体装置の耐湿性、機械的強度向上のためには、第１の半導体チップの第１の主面を第２の半導体チップと共に樹脂でモールドしたものであることが好ましい。加えて、第１の半導体チップの第２の主面における外部端子が配置されていない部分を樹脂でモールドすることにより、更に耐湿性、機械的強度を向上させることも可能である。
上記のような構成の本発明の半導体装置は、下記に示す本発明の半導体装置の製造方法により、製造することができる。
即ち、本発明の半導体装置の製造方法は、第１の主面側に複数の埋込電極が格子状に配列された半導体基板の該埋込電極上に金属配線パターンを形成する工程と、前記半導体基板の第２の主面側を前記埋込電極が露出するまで研削し、当該埋込電極を貫通電極とする工程と、前記金属配線パターン上に前記貫通電極の間隔より狭い間隔で複数の内部接続端子を形成する工程と、前記内部接続端子を介してフェイスダウンで前記金属配線パターンに、少なくとも１つの半導体チップを電気的に接続する工程と、前記貫通電極の露出面に設けられると共に、装置外部のプリント配線板に直接接続可能な外部端子を形成する工程と、前記半導体基板をダイシングする工程と、を含むものである。
本発明によれば、複数の半導体チップを高密度で実装可能であり、かつ、プリント配線板との電気的な接続が容易かつ安価に行うことができる半導体装置、及び該半導体装置の製造方法を提供することができる。
その結果、プリント配線板と半導体装置との電気的な接続の寄生抵抗、寄生容量が低減可能となり、また、製造工期（ＴＡＴ）の短縮、コスト低減、プリント配線板実装時の容積低減、低消費電力化、高周波特性向上を達成することができる。
次に、本発明の半導体装置及び該半導体装置の製造方法について説明する。
以下の説明は、本発明の半導体装置及び該半導体装置の製造方法の実施態様を説明するものであり、本発明が以下の実施形態に限定されるものではない。また、説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。なお、各図において同一の符号を付されたものは同一の構成要素を示しており、適宜、説明を省略する。
本発明の半導体装置の実施態様について、図１を参照して説明する。図１は、本発明の半導体装置の実施態様の構成を示す概略断面図である。
図１に示されるように、本実施態様に係る半導体装置は、貫通電極１２を備える第１の半導体チップ１０と、第１の主面Ｆａ上に配置されたバリアメタル膜２２及び金属膜２４からなる金属配線パターン２０と、金属配線パターン２０に接続されたマイクロバンプ（内部接続端子）３０と、マイクロバンプ３０を介して第１の半導体チップ１０にフェイスダウン実装される第２の半導体チップ４０ａ、４０ｂと、貫通電極１２に接続された外部端子５０と、金属配線パターン２０と第２の半導体チップ４０ａ、４０ｂとの間に注入されたアンダーフィル６０と、により構成されている。
以下、この半導体装置の実施態様について詳細に説明する。
第１の半導体チップ１０には、図１に示されるように、基板１４を貫通する複数の貫通電極１２が等間隔で格子状に配列されている。また、貫通電極１２と基板１４との間には絶縁膜１６が設けられている。更に、絶縁膜１６は、基板１４の第１の主面Ｆａにおいて貫通電極１２が露出していない領域も被覆している。
加えて、基板１４の第１の主面Ｆｂにおいて貫通電極１２が露出していない領域は、絶縁膜１８により被覆されている。
また、第１の半導体チップ１０に設けられる貫通電極１２の配列間隔は、マイクロバンプ３０の配列間隔はよりも大きいことが好ましい。貫通電極１２の配列間隔は、標準化団体により規格化されており、その間隔は０．１ｍｍ〜１ｍｍのオーダーである。これに対してマイクロバンプ３０の配列間隔は、半導体の微細加工技術を適用することにより貫通電極１２よりも狭ピッチ化が可能であり、アプリケーションに応じた配列間隔を設定可能である。その間隔は１μｍ〜１００μｍのオーダーである。このように本発明の第１の半導体チップ１０は、貫通電極１２とマイクロバンプ３０の配列間隔の違いを吸収する役割ももっており、貫通電極１２の配列間隔はマイクロバンプ３０の配列間隔の１０倍以上１００倍以下とすることにより、効率良いプリント配線板への実装が可能となる。
第１の半導体チップ１０は、シリコンインターポーザで構成されている。これにより、例えば、第２の半導体チップ４０ａ、４０ｂがシリコン基板を用いたものであれば、シリコンインターポーザである第１の半導体チップ１０を用いることで、熱や伸び縮み等に対する物理的な強度を向上させることができ、その結果、高い信頼性を確保できる。
また、第１の半導体チップ１０における基板１４は、ＧａＡｓ等の絶縁基板であってもよい。基板１４を絶縁基板にすることで、貫通電極１２と基板１４との間に設けられる絶縁膜１６を省略することが可能となり、また、高周波特性の向上を図ることができる。
なお、第１の半導体チップ１０は、ウエハからダイシングされることで、所定のサイズに分割されるが、その際、各辺のサイズが、貫通電極１２の間隔の正の整数倍よりダイシングにより消失する部分だけ減じた大きさであることが好適である。
第１の半導体チップの第１の主面Ｆａ上には、絶縁膜２６中に形成されるバリアメタル膜２２及び金属膜２４からなる金属配線パターン２０が配置される。バリアメタル膜２２は、貫通電極１４と接触配置されており、そのバリアメタル膜２２の上部に多層の金属膜２４が形成されている。このような金属配線パターン２０の形状は、上部にフェイスダウンで実装される第２の半導体チップ４０ａ、４０ｂの金属配線パターン４２ａ、４２ｂの形状に合わせて、設定される。
金属配線パターン２０における金属膜２４の最上部には、第１の半導体チップ１０と第２の半導体チップ４０ａ、４０ｂとを、物理的かつ電気的に接続するためのマイクロバンプ（内部接続端子）３０が形成されている。
なお、本実施態様では、内部接続端子がマイクロバンプであるが、特にこの形態に限定されるものではなく、その他、常温接合に用いられる金属ポストや金属パッドも内部接続端子として用いることができる。
第２の半導体チップ４０ａ、４０ｂは、所望する半導体装置に合わせて、適宜、選択すればよい。第２の半導体チップ４０ａ、４０ｂとして用いられるものとしては、具体的には、ＲＡＭやフラッシュメモリ等のメモリ、アナログ回路、論理回路、ＡＳＩＣ等の集積回路等が挙げられる。
なお、図１においては、第２の半導体チップが２つ設けられた構成について示したが、本発明の半導体装置はこの構成に限定されるものではなく、第２の半導体チップを１つ以上有していればよい。また、第２の半導体チップが複数設けられる場合、それらは、異なる種類ものものであってもよいし、同じものであってもよい。
第１の半導体チップ１０の第２の主面Ｆｂ側には、貫通電極１２の露出面に接触した外部端子５０が形成されている。これにより、貫通電極１２と外部端子５０とが物理的かつ電気的に接続される。
この外部端子５０は、本発明の半導体装置と、該半導体装置の外部にあるプリント配線板と、を接続するために用いられる。そのため、外部端子５０は、必ずしも貫通電極１２の全てに接触配置する必要はなく、この外部端子５０と直接電気的に接続するプリント配線板の配線パターンに応じて、選択された貫通電極１２に対してのみ接触配置されればよい。
また、外部端子５０の好適な態様としては、ランドや、はんだボールなどのバンプが挙げられる。
金属配線パターン２０と第２の半導体チップ４０ａ、４０ｂとの間には、アンダーフィル６０が設けられている。これにより、第２の半導体チップ４０ａ、４０ｂと、第１の半導体チップ１０と、の間の熱膨張率のミスマッチを防止することができる。なお、第２の半導体チップ４０ａ、４０ｂと、第１の半導体チップ１０と、の間の熱膨張率の差が少ない場合には、アンダーフィル６０を省略することも可能である。
このような本実施態様の半導体装置は、更に、第１の半導体チップ１０の第１の主面Ｆａを第２の半導体チップ４０ａ、４０ｂと共に樹脂でモールドしたものであることが好ましく、また、第１の半導体チップ１０の第２の主面Ｆｂにおける外部端子５０が配置されていない部分を樹脂でモールドしたものであることも好ましく、この両方を行ったものも好ましい態様である。
このように、半導体装置の上面及び底面をモールディングすることにより、半導体装置の物理的な強度を向上させることができる。
＜半導体装置の製造方法＞
次に、図面を参照して、本発明の半導体装置の製造方法における第１及び第２の実施態様について説明する。
（第１の実施態様）
本発明の半導体装置の製造方法における第１の実施態様について、図２及び図３を参照して説明する。
まず、図２（ａ）に示されるように、埋込電極１２ａが配列された第１の半導体チップ用の半導体基板１４を用意する。ここで、本発明における「第１の半導体チップ用の半導体基板」とは、後述する図４及び図５に示されるようなウエハの形態であってもよく、また、このウエハを所望のサイズに切断されたものも含まれる。
本発明においては、半導体基板中の埋込電極（貫通電極）間の距離（間隔）は、具体的には、プリント配線板の配線パターンに対する接続容易性、及び、温度サイクル耐性の点から、５００μｍ以上であることが好ましく、５００〜１２５０μｍの範囲であることがより好ましい。
また、埋込電極（貫通電極）の直径は、電気抵抗及び機械的強度を考慮して決定することができる。具体的には、５０〜３００μｍの範囲であることが好ましい。
ここで、図２（ａ）に示されるような、埋込電極１２ａが配列された第１の半導体チップ用の半導体基板１４の作製方法の一例を説明する。
まず、シリコンウエハに対して、反応性イオンエッチング法（ＲＩＥ法）により、埋込電極１２ａの形状やその間隔に応じて、所定の凹部を形成する。続いて、エッチング面全面に対して、熱酸化膜等の絶縁膜１６を形成する。その後、凹部に、例えば、銅メッキにより埋込電極１２ａを形成する。
なお、このような半導体基板は、埋込電極が格子状に配列している形態を有していればよく、その作製方法は上記の方法で限定されるものではない。
上記のような方法で得られた、銅からなる埋込電極１２ａが配列されてなる半導体基板（シリコンウエハ）１４を用意した（図２（ａ））の後、図２（ｂ）に示されるように、埋込電極１２ａが露出する面に対して、所定の厚さのバリアメタル膜２２と、所定の厚さの１層目の配線用の金属膜２４と、を、例えば、スパッタ法により成膜する。更に、その上に、保護のための絶縁膜２６を、例えば、ＣＶＤを用いて所定の厚さに成膜する。
なお、本発明において、図２（ｂ）に示されるように、半導体基板１０ａの埋込電極１２ａ上に、バリアメタル膜２２、金属膜２４、及び絶縁膜２６をこの順に設けた形態は、汎用性を有する。そのため、以降の工程を所望の製品毎にカスタマイズすることで、各種の製品への応用が可能となる。
続いて、図２（ｃ）に示されるように、例えば、フォトリソグラフィ技術を用いて、多層の絶縁膜２６中に、バリアメタル膜２２と２層の金属膜２４とからなる金属配線パターン２０を形成する。この際、金属配線パターン２０の形状は、第２の半導体チップ４０ａ、４０ｂの形態に応じて、電気的に接続可能なように形成される（金属配線パターン形成工程）。
その後、図２（ｄ）に示されるように、基板１４の下方を、埋込電極１２ａが露出するまで研削し、貫通電極１２とする（貫通電極形成工程）。次いで、研削面全面に、所定の厚さの絶縁膜１８をＣＶＤ等により成膜する。
続いて、図３（ｅ）に示されるように、金属配線パターン２０の最上面を形成する２層目の金属膜２４上に、マイクロバンプ（内部接続端子）３０を形成する（内部接続端子形成工程）。その後、図３（ｆ）に示されるように、例えば、ＤＲＡＭからなる第２の半導体チップ４０ａと、ＡＳＩＣからなる第２の半導体チップ４０ｂと、をそれぞれ、マイクロバンプ３０に物理的かつ電気的に接続する（半導体チップ接続工程）。
また、金属配線パターン２０と、第２の半導体チップ４０ａ、４０ｂと、の間の領域に、アンダーフィル６０を注入する。
続いて、図３（ｇ）に示されるように、第２の主面Ｆｂに対して、必要な箇所のみ開口するマスクを使用し、リソグラフィ技術にて、選択された貫通電極１２を、再度、露出させる。そして、選択された貫通電極１２に対して、はんだボールによるバンプ（外部端子）５０を設ける（外部端子形成工程）。
その後、第１の半導体チップ用の半導体基板１４として、ウエハの形態や第１の半導体チップよりも大きなサイズの基板を用いることから、半導体基板を、所望の第１の半導体チップのサイズにダイシングする工程（ダイシング工程）が施される。
これらの工程を経ることにより、本発明の半導体装置が製造される。
ここで、本発明におけるダイシング工程について、図４及び図５を参照して説明する。図４及び図５は、第１の半導体チップ用の半導体基板の一例であるウエハを示す平面概略図である。
図４に示すように、ウエハ１４Ａには、所定の間隔ｗaを隔てて埋込電極１２ａが格子状に配列されている。このウエハ１４Ａを、埋込電極１２ａの電極列間の中心を通るスクライブ線Ｌに沿ってダイシングすることで、所定の大きさの角形の第１の半導体チップを得ることができる。
ここで、図４に示すように、埋込電極１２ａ間の間隔がｗaであるので、スクライブ線Ｌに沿ってダイシングされた第１の半導体チップの両辺のサイズは、ｗa×ｎ（ｎは正の整数、図４では１４）となる。
また、スクライブ線Ｌにより分離される第１の半導体チップにおいて、最外周に位置する埋込電極１２ａの中心からスクライブ線Ｌの中心までの距離は、ｗa／２（ｗaの１／２倍）である。なお、第１の半導体チップは、ｗa×ｎ未満の大きさにダイシングしてもよく、この場合は、埋込電極１２ａからスクライブ線Ｌの中心までの距離は、ｗa／２未満になる。
また、図５に示すように、ウエハ１４Ｂは、所定の間隔ｗbを隔てて埋込電極１２ａが格子状に配列されている。このウエハ１４Ｂを、埋込電極１２ａの電極列間の中心を通るスクライブ線Ｌに沿ってダイシングすることで、所定の大きさの角形の第１の半導体チップを得ることができる。
図５に示すように、埋込電極１２ａ間の間隔がｗbであるので、スクライブ線Ｌに沿ってダイシングされた第１の半導体チップの一辺のサイズがｗb×ｐ（ｐは正の整数、図５では１０）、他の一辺のサイズがｗb×ｑ（ｑは正の整数、図５では８）となる。
また、スクライブ線Ｌにより分離される第１の半導体チップにおいて、最外周に位置する埋込電極１２ａの中心からスクライブ線Ｌの中心までの距離は、ｗb／２（ｗbの１／２倍）である。なお、第１の半導体チップは、ｗb×ｐ未満及び／又はｗb×ｑ未満の大きさにダイシングしてもよく、この場合は、埋込電極１２ａからスクライブ線Ｌの中心までの距離は、ｗb／２未満になる。
上記のように、ダイシング工程において、複数の貫通電極の最外周に位置する貫通電極の中心から第１の半導体チップを形成するためのスクライブ線の中心までの距離を、貫通電極の間隔の１／２とすることが好適である。このためには、ダイシングに用いるスクライブ線の中心を、半導体基板における隣接する埋込電極間の中心位置に設定すればよい。
これにより、ダイシング工程において得られた第１の半導体チップの各辺のサイズは、貫通電極の間隔の正の整数倍よりダイシングにより消失する部分だけ減じた大きさとなる。
（第２の実施態様）
本発明の半導体装置の製造方法における第２の実施態様について、図６及び図７を参照して説明する。なお、第２の実施態様において、半導体基板１４上に、バリアメタル膜２２、金属膜２４、絶縁膜２６をこの順に成膜するまでの工程は、第１の実施態様の図２（ａ）及び（ｂ）に示される工程と同様であるため、ここでは、説明を省略する。
半導体基板１４上に、バリアメタル膜２２、金属膜２４、絶縁膜２６をこの順に成膜された後、図６（ａ）に示されるように、例えば、フォトリソグラフィ技術を用いて、多層の絶縁膜２６中に、バリアメタル膜２２と３層の金属膜２４とからなる金属配線パターン２０を形成する。この際、金属配線パターン２０の形状は、第２の半導体チップ４０ａ、４０ｂの形態に応じて、電気的に接続可能なように形成される（金属配線形成工程）。
その後、図６（ｂ）に示されるように、基板１４の下方を、埋込電極１２ａが露出するまで研削し、貫通電極１２とする（貫通電極形成工程）。続いて、研削面全面に、所定の厚さの絶縁膜１８をＣＶＤ等により成膜する。
続いて、図６（ｃ）に示されるように、金属配線パターン２０の最上面を形成する３層目の金属膜２４上に、マイクロバンプ（内部接続端子）３０を形成する（内部接続端子形成工程）。
そして、図７（ｄ）に示されるように、例えば、ＤＲＡＭからなる第２の半導体チップ４０ａと、ＡＳＩＣからなる第２の半導体チップ４０ｂと、を、バンプ３０に物理的かつ電気的に接続する（半導体チップ接続工程）。
また、金属配線パターン２０と、第２の半導体チップ４０ａ、４０ｂと、の間の領域に、アンダーフィル６０を注入した後、第２の半導体チップ４０ａ、４０ｂの上方から、樹脂層７０によりモールドする（モールド工程）。
続いて、図７（ｄ）に示されるように、第２の主面Ｆｂに対して、必要な箇所のみ開口するマスクを使用し、リソグラフィ技術にて、選択された貫通電極１２を、再度、露出させる。そして、選択された貫通電極１２に対して、ポスト５４をメッキにより形成する。
その後、図７（ｅ）に示されるように、第２の主面Ｆｂに対して、ポスト５４の露出する側面を覆うように樹脂層７２でモールドした（モールド工程）。そして、ポスト５４に対して接続するバンプ（外部端子）５０が設けられる（外部端子形成工程）。
この後、第１の半導体チップ用の半導体基板１４として、ウエハの形態や第１の半導体チップよりも大きなサイズの基板を用いることから、図４及び図５に示されたようなスクライブ線Ｌに沿って、半導体基板を、所望の第１の半導体チップのサイズにダイシングする工程（ダイシング工程）が施される。
これらの工程を経ることにより、本発明の半導体装置が製造される。
なお、第１の実施形態及び第２の実施形態のダイシング工程においては、スクライブ線に沿ったダイシングを正確に行うために、第１の半導体チップ用の半導体基板に対して、アライメントマークを設けることができる。また、配列している貫通電極の個数を基準としてダイシングを行ってもよいし、所定の貫通電極に対し、材質を変えたり、着色したり、直径を変える等の方法で目印を付け、その目印の貫通電極を基準にダイシングを行ってもよい。
次に、本発明の半導体装置における外部端子の設置形態について詳細に説明する。
図８は、本発明の半導体装置における外部端子の使用方法を説明するために用いる概略図であり、（ａ）は平面図であり、（ｂ）はＣ−Ｃ線における断面図であり、（ｃ）〜（ｅ）底面図である。
図８（ａ）及び（ｂ）に示されるように、この半導体装置は、第１の半導体チップ１０上に、金属配線パターン２０を介して、４つの第２の半導体チップ４０ａ、４０ｂ、４０ｃ、４０ｄが設けられた態様である。
図８（ｃ）は、図８（ａ）及び（ｂ）に示される半導体装置の底面を示した図である。ここでは、半導体装置の底面（第１の半導体チップの第２の主面）に、外部端子５０が配列して設けられているが、その一部、すなわち、白丸で表されている箇所は、第１の半導体チップ１０中に貫通電極１２が設けられているものの、外部端子５０が設けられていない箇所を示す。より具体的には、図８（ｃ）に示すように、貫通電極１２が２５６個設けられているうち、外部端子５０が接続している箇所は２２４箇所であり、外部端子５０は貫通電極１２に対し、選択的に接続していることが分かる。
一方、図８（ｄ）及び（ｅ）は、本発明の半導体装置における外部端子の設置形態について別の態様を示したものである。
図８（ｄ）に示されるように、外部端子５０が設けられている箇所と、設けられていない箇所（白丸表示箇所）と、が交互に存在する状態を形成することができる。このようにすることで、例えば、隣接する貫通電極１２の中心間の距離（間隔）が０.５ｍｍであれば、隣接する外部端子５０の中心間の距離（間隔）は０.５ｍｍ×２1/2≒０.７ｍｍとなる。
また、図８（ｅ）に示されるように、外部端子５０が設けられている箇所の周囲に、外部端子５０が設けられていない箇所が存在するような状態を形成することもできる。この場合、例えば、隣接する貫通電極１２の中心間の距離（間隔）が０.５ｍｍであれば、隣接する外部端子５０の中心間の距離（間隔）は０.５ｍｍ×２＝１.０ｍｍとなる。
以上のように、外部端子間の距離（間隔）は、貫通電極の配列状態を基に、その外部端子を設置する箇所を選択することで、任意に調整することができる。そのため、本発明の半導体装置において、直接電気的に接続するプリント配線板の配線パターンに合わせて、外部端子を設置することができる。
これらの結果、製造された半導体装置（本発明の半導体装置）は、フレキシブル性を有し、様々なプリント配線板の配線パターンに直接電気的に接続することが可能となる。これは、プリント配線基板の配線パターンに応じて貫通電極の設置位置を設定した後、半導体装置を製造する技術とは異なり、本発明によれば、半導体装置の製造工程の簡易化や、コストの低減を図ることができる。
本発明の半導体装置の実施態様の構成を示す概略断面図である。 本発明の半導体装置の製造方法の第１の実施形態を説明するための工程図である。 本発明の半導体装置の製造方法の第１の実施形態を説明するための工程図である。 第１の半導体チップ用の半導体基板の一例であるウエハを示す平面概略図である。 第１の半導体チップ用の半導体基板の一例であるウエハを示す平面概略図である。 本発明の半導体装置の製造方法の第２の実施形態を説明するための工程図である。 本発明の半導体装置の製造方法の第２の実施形態を説明するための工程図である。 本発明の半導体装置における外部端子の設置形態を説明するために用いる概略図であり、（ａ）は平面図であり、（ｂ）はＣ−Ｃ線における断面図であり、（ｃ）〜（ｅ）底面図である。
符号の説明
１０ 第１の半導体チップ
１２ 貫通電極
１４ （第１の半導体チップ用の）半導体基板
１４Ａ、１４Ｂ ウエハ
２０ 金属配線パターン
３０ マイクロバンプ（内部接続端子）
４０ａ、４０ｂ 第２の半導体チップ
５０ バンプ（外部端子）
Ｆａ 第１の主面
Ｆｂ 第２の主面
Ｌ スクライブ線

Claims (15)

  1. 格子状に配列された複数の貫通電極を有する第１の半導体チップと、
    前記第１の半導体チップの第１の主面に配置された金属配線パターンと、
    前記金属配線パターン上に前記貫通電極の間隔より狭い間隔で設けられた複数の内部接続端子と、
    前記内部接続端子を介してフェイスダウンで前記金属配線パターンに電気的に接続された少なくとも１つの第２の半導体チップと、
    前記第１の半導体チップの第２の主面から露出した前記貫通電極の露出面に設けられると共に、装置外部のプリント配線板に直接接続可能な外部端子と、
    を含む半導体装置。
  2. 前記第１の半導体チップの各辺のサイズを、前記貫通電極の間隔の正の整数倍よりダイシングにより消失する部分だけ減じた大きさとした請求項１に記載の半導体装置。
  3. 前記複数の貫通電極の最外周に位置する貫通電極の中心から前記第１の半導体チップを形成するためのスクライブ線の中心までの距離を、前記貫通電極の間隔の１／２とした請求項１又は請求項２に記載の半導体装置。
  4. 前記貫通電極の間隔を、前記内部接続端子の間隔の１０倍以上とした請求項１〜請求項３のいずれか１項に記載の半導体装置。
  5. 前記外部端子を、予め選択された貫通電極の露出面に設けた請求項１〜請求項４のいずれか１項に記載の半導体装置。
  6. 前記外部端子は、ハンダボール又はランドである請求項１〜請求項５のいずれか１項に記載の半導体装置。
  7. 前記第１の半導体チップの第１の主面を前記第２の半導体チップと共に樹脂でモールドした請求項１〜請求項６のいずれか１項に記載の半導体装置。
  8. 前記第１の半導体チップの第２の主面における外部端子が配置されていない部分を樹脂でモールドした請求項１〜請求項７のいずれか１項に記載の半導体装置。
  9. 第１の主面側に複数の埋込電極が格子状に配列された半導体基板の該埋込電極上に金属配線パターンを形成する工程と、
    前記半導体基板の第２の主面側を前記埋込電極が露出するまで研削し、当該埋込電極を貫通電極とする工程と、
    前記金属配線パターン上に前記貫通電極の間隔より狭い間隔で複数の内部接続端子を形成する工程と、
    前記内部接続端子を介してフェイスダウンで前記金属配線パターンに、少なくとも１つの半導体チップを電気的に接続する工程と、
    前記貫通電極の露出面に設けられると共に、装置外部のプリント配線板に直接接続可能な外部端子を形成する工程と、
    前記半導体基板をダイシングする工程と、
    を含む半導体装置の製造方法。
  10. 前記ダイシングに用いるスクライブ線の中心を、前記半導体基板における隣接する前記埋込電極間の中心位置に設定した請求項９に記載の半導体装置の製造方法。
  11. 前記貫通電極の間隔を、前記内部接続端子の間隔の１０倍以上とした請求項９又は請求項１０に記載の半導体装置の製造方法。
  12. 前記外部端子を、予め選択された貫通電極の露出面に設けた請求項９〜請求項１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記外部端子は、ハンダボール又はランドである請求項９〜請求項１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記第１の半導体チップの第１の主面を前記第２の半導体チップと共に樹脂でモールドする工程を含む請求項９〜請求項１３のいずれか１項に記載の半導体装置の製造方法。
  15. 前記第１の半導体チップの第２の主面における外部端子が配置されていない部分を樹脂でモールドする工程を含む請求項９〜請求項１４のいずれか１項に記載の半導体装置の製造方法。
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