JP5315405B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、複数の半導体チップを有した半導体装置に適用して有効な技術に関する。
さらに、本発明は、半導体装置に関し、特に複数の半導体チップを単一パッケージに搭載したＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）などの半導体装置のテストに適用して有効な技術に関するものである。
従来の複数の半導体素子（半導体チップ）を有したマルチチップパッケージ（半導体装置）では、リードの一部が、少なくとも一つの半導体素子の主面に接触せずに半導体素子の一側縁側から他の側縁側にまで延ばされて、リードと半導体素子とが立体交差しており、複数の半導体素子の内部電極をボンディングワイヤによって共通のリードに接続している（例えば、特許文献１参照）。
また、ＳＩＰなどの半導体装置のテストにおいて、例えば、ＳＩＰに搭載された複数の半導体チップ（以下、単に「チップ」ともいう）の入出力端子のリーク試験を、ＳＩＰ外部に出力しない端子に対しても実施する必要がある。そこで従来は、組立後のテストの容易性を確保するため、ＳＩＰに搭載されるチップ間を接続するすべての端子をＳＩＰ外部に出していた。
なお、ＣＰＵおよびメモリを含むＳＩＰ内のメモリをテストする手段として、特許文献２に記載された技術がある。また、入出力端子に対し非接触でリーク電流を検出する手段として、特許文献３に記載された技術がある。
特開平６−１５１６８５号公報（図１） 特開平９−１６０８０２号公報 特開平１０−１２３２１２号公報
複数の半導体チップを有するマルチチップパッケージ（半導体装置）の一例として、演算処理機能を有する半導体チップ（以降、マイコンチップともいう）と、メモリ回路を有する半導体チップ（以降、メモリチップともいう）とを有するＳＩＰと呼ばれる半導体装置が知られている。
ＳＩＰでは、配線の引き回しの自由度の高さから基板タイプが主流であるが、基板タイプはコストが高い。
そこで、本発明者は、コスト低減化のためにリードフレームを用いて組み立てを行うフレームタイプのＳＩＰを検討した。その結果、フレームタイプのＳＩＰでは、多ピンになると、基板タイプに比較して半導体装置が大型になるという問題を見出した。
なお、前記特許文献１（特開平６−１５１６８５号公報）には、フレームタイプのマルチチップパッケージについての記載はあるが、多ピンタイプの半導体装置の小型化を図る技術についての記載はない。
さらに、前記のようなＳＩＰなどの半導体装置のテスト技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
例えば、ＳＩＰ製品では、組立後のテストの容易性から、顧客が必要としないチップ間接続端子もＳＩＰ外部に出していたため、端子（ピン）の数が増加し、パッケージサイズが大きくなる傾向があった。
本発明の目的は、多ピン化とコスト低減化を実現することができる技術を提供することにある。
本発明の目的は、小型化とコスト低減化を実現することができる技術を提供することにある。
さらに、本発明の目的は、複数の半導体チップを単一パッケージに搭載したＳＩＰなどの半導体装置において、外部端子の数を減少させてパッケージサイズを小さくすることができる技術を提供することにある。
また、本発明の他の目的は、薄型化を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、第１のチップ搭載部および第２のチップ搭載部を有するチップ搭載部と、前記第１のチップ搭載部上に搭載された第１の半導体チップと、前記第２のチップ搭載部上に搭載された第２の半導体チップと、前記チップ搭載部、前記第１の半導体チップ、および前記第２の半導体チップを封止する封止体と、を含み、前記第１のチップ搭載部の外形は、前記第２のチップ搭載部の外形よりも大きく、前記第１のチップ搭載部には開口部が形成されているものである。
また、本発明は、複数の電極が配置された主面を有する第１の半導体チップと、前記第１の半導体チップの外形よりも小さく、複数の電極が配置された主面を有する第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップとが並べて搭載されたチップ搭載部と、前記第１の半導体チップと前記第２の半導体チップの周囲に配置された複数のリードと、前記第１の半導体チップの前記複数の電極の一部と前記第２の半導体チップの前記複数の電極の一部とに電気的に接続された導電性の複数のワイヤと、前記第１の半導体チップ、前記第２の半導体チップ、前記チップ搭載部、前記複数のリードの一部、および前記複数のワイヤを樹脂封止する封止体と、を有し、前記チップ搭載部の前記第１の半導体チップが重なる部分には開口部が設けられており、前記開口部において前記第１の半導体チップの裏面と前記封止体の一部とは密着しているものである。
さらに、本発明は、第１のチップ搭載部と前記第１のチップ搭載部に並んで配置された第２のチップ搭載部とが一体に形成されたチップ搭載部と、前記第１のチップ搭載部上に搭載され、複数の電極が配置された主面を有する第１の半導体チップと、前記第２のチップ搭載部上に、前記第１の半導体チップの横に並んで搭載され、複数の電極が配置された主面を有する前記第１の半導体チップの外形よりも小さい第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップの周囲に配置された複数のリードと、前記第１の半導体チップの前記複数の電極の一部と前記第２の半導体チップの前記複数の電極の一部とに電気的に接続された導電性の複数のワイヤと、前記第１の半導体チップ、前記第２の半導体チップ、前記チップ搭載部、前記複数のリードの一部、および前記複数のワイヤを樹脂封止する封止体と、を有し、前記第１のチップ搭載部には開口部が設けられており、前記開口部において前記第１の半導体チップの裏面と前記封止体の一部とは密着しているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）第１の半導体チップと第２の半導体チップを横に並べて配置した半導体装置において、第１の半導体チップの電極とこれに隣接する第２の半導体チップの電極とを第１のワイヤで接続し、第１の半導体チップの電極とインナリードとを第２の半導体チップを飛び越えて配置された第２のワイヤで接続することにより、第２の半導体チップがメモリチップである場合には、メモリ用バスのインターフェイス回路を外部端子に接続せずに第１のワイヤによるチップ間接続のみとしてパッケージ内で閉じるようにする。これにより、メモリ用バスのインターフェイス回路を外部端子に接続しないため、その分のピンを他の機能に活用でき、多ピン化を図ることができる。さらに、フレームタイプの採用により半導体装置のコスト低減化を図ることができる。
（２）システムチップ内に、メモリチップのテスト回路を設けることにより、メモリチップのテストのための端子をＳＩＰの外部に出す必要がなくなり、少端子化、小パッケージ化が可能となる。
（３）ＳＩＰ製品においては、端子リーク測定用に既存の入力バッファまたは出力バッファに小規模の変更（制御信号入力付き入出力バッファへの変更）を行うことによって、少端子化が可能となる。
（４）端子リーク測定用に小規模回路（制御信号入力付き入出力バッファ）を付けて、少端子化を実現することによって、パッケージサイズも、より縮小することが可能となり、低価格化を実現できる。
本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す部分平面図である。 図１に示す半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置のシステムの一例を示すブロック構成図である。 図１に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す断面図である。 図１に示す半導体装置の組み立てにおけるダイボンディング完了時の構造の一例を示す断面図である。 図１に示す半導体装置の組み立てにおけるワイヤボンディング完了時の構造の一例を示す断面図である。 図１に示す半導体装置の組み立てにおける樹脂封止完了時の構造の一例を示す断面図である。 図６に示すワイヤボンディングにおけるボンディング前の構造の一例を示す拡大部分平面図である。 図６に示すワイヤボンディングにおけるチップ間接続後の構造の一例を示す拡大部分平面図である。 図６に示すワイヤボンディングにおける第２のチップ−リード間接続後の構造の一例を示す拡大部分平面図である。 図６に示すワイヤボンディングにおける第１のチップ−リード間接続後の構造の一例を示す拡大部分平面図である。 図６に示すワイヤボンディングにおけるボンディング順の一例を示すフロー図と断面図である。 図６に示すワイヤボンディングにおける変形例のボンディング順を示すフロー図と断面図である。 図１に示す半導体装置におけるチップ配置レイアウトの一例を示す平面図である。 本発明の実施の形態１の半導体装置の組み立てに用いられるリードフレームの変形例の構造を示す平面図である。 本発明の実施の形態１の半導体装置の組み立てに用いられるリードフレームの変形例の構造を示す平面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す断面図である。 本発明の実施の形態１の変形例の半導体装置の組み立てにおけるワイヤボンディング時の構造を示す断面図である。 本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。 図１９に示す半導体装置の構造の一例を示す裏面図である。 図１９に示す半導体装置におけるリード配列と外部端子配列の関係の一例を示す部分平面図である。 本発明の実施の形態３による半導体装置の構成を示す図である。 本発明の実施の形態３による半導体装置における各チップの配置を示す図である。 本発明の実施の形態３において、ＡＳＩＣとＳＤＲＡＭとの信号線接続部における制御信号入力付きバッファ部の詳細を示す図である。 本発明の実施の形態３において、バウンダリスキャン方式による構成を示す図である。 本発明の実施の形態３による半導体装置の全体構成を示す図である。 本発明の実施の形態３において、半導体チップの端子（ピン）におけるＩＯリークの種類を示す説明図である。 本発明の実施の形態３において、ＩＯリークテスト方法を説明するための図である。 本発明の実施の形態３において、接続端子を電圧Ｖｃｃに充電した後、ハイインピーダンス状態にした場合の、その接続端子の電圧の時間的変化を示す図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す部分平面図、図２は図１に示す半導体装置の構造の一例を示す断面図、図３は図１に示す半導体装置のシステムの一例を示すブロック構成図、図４は図１に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す断面図、図５はダイボンディング完了時の構造の一例を示す断面図、図６はワイヤボンディング完了時の構造の一例を示す断面図、図７は樹脂封止完了時の構造の一例を示す断面図、図８はワイヤボンディングにおけるボンディング前の構造の一例を示す拡大部分平面図、図９はワイヤボンディングにおけるチップ間接続後の構造の一例を示す拡大部分平面図、図１０はワイヤボンディングにおける第２のチップ−リード間接続後の構造の一例を示す拡大部分平面図、図１１はワイヤボンディングにおける第１のチップ−リード間接続後の構造の一例を示す拡大部分平面図、図１２はワイヤボンディングにおけるボンディング順の一例を示すフロー図と断面図、図１３はワイヤボンディングにおける変形例のボンディング順を示すフロー図と断面図、図１４は図１に示す半導体装置におけるチップ配置レイアウトの一例を示す平面図、図１５および図１６はそれぞれ実施の形態１の半導体装置の組み立てに用いられるリードフレームの変形例の構造を示す平面図、図１７は本発明の実施の形態１の変形例の半導体装置の構造を示す断面図、図１８は本発明の実施の形態１の変形例の半導体装置の組み立てにおけるワイヤボンディング時の構造を示す断面図である。
図１および図２に示す本実施の形態１の半導体装置は、複数の半導体チップを有するマルチチップパッケージであり、ここでは、メモリ回路を有する半導体チップと、これを制御し、かつ演算処理機能を有する半導体チップとが組み込まれたＳＩＰ１を一例として取り上げて説明する。
なお、本実施の形態１のＳＩＰ１は、図４に示すリードフレーム５を用いて組み立てられるフレームタイプの樹脂封止型の半導体パッケージであり、ＳＩＰ１として、演算処理機能を備えた第１の半導体チップ（第１半導体チップまたはシステムチップもしくはＡＳＩＣともいう）であるマイコンチップ３と、メモリ回路を有する第２の半導体チップ（第２半導体チップともいう）であるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２の２つの半導体チップが組み込まれている場合を一例として説明する。
図１および図２に示すＳＩＰ１の構成について説明すると、その主面３ａに半導体素子および複数のパッド（電極）３ｃを有する第１の半導体チップであるマイコンチップ３と、その主面２ａに半導体素子および複数のパッド（電極）２ｃを有しているとともに、マイコンチップ３の横に並べて配置され、かつマイコンチップ３より厚さが薄い第２の半導体チップであるＳＤＲＡＭ２（メモリチップ）と、第１のチップ搭載部５ｄおよび第２のチップ搭載部５ｅを備えるチップ搭載部であるタブ５ｃと、マイコンチップ３およびＳＤＲＡＭ２の周囲に配置された複数のリードであるインナリード５ａと、各インナリード５ａそれぞれと一体で繋がり、かつ外部に露出する外部端子である複数のアウタリード５ｂと、マイコンチップ３のパッド３ｃとこれに対応するＳＤＲＡＭ２のパッド２ｃとをそれぞれ電気的に接続する導電性の複数の第１のワイヤ６ａと、マイコンチップ３のパッド３ｃとこれに対応するインナリード５ａとをそれぞれ電気的に接続するとともに、ＳＤＲＡＭ２を飛び越えて配置されており、かつ第１のワイヤ６ａのループより高い位置にループが形成された導電性の複数の第２のワイヤ６ｂと、マイコンチップ３、ＳＤＲＡＭ２、複数の第１のワイヤ６ａおよび第２のワイヤ６ｂを樹脂封止する封止体７とからなる。
さらに、各インナリード５ａと一体に繋がって形成されたそれぞれのアウタリード５ｂは、封止体７の４辺それぞれから外部に突出しており、図２に示すように、各アウタリード５ｂは、ガルウィング状に曲げ成形されている。
したがって、本実施の形態１のＳＩＰ１は、その外観形状は、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）と同じであり、図１に示すように、例えば、ピン数が２００本以上の多ピンのものである。
なお、チップ搭載部であるタブ５ｃは、マイコンチップ３と接続する第１のチップ搭載部５ｄと、ＳＤＲＡＭ２と接続する第２のチップ搭載部５ｅとからなり、第１のチップ搭載部５ｄと第２のチップ搭載部５ｅとが一体に形成されてタブ５ｃとなっており、第１のチップ搭載部５ｄと第２のチップ搭載部５ｅとが同一平面のチップ支持面を有している。さらに、タブ５ｃは、その４つの角部でそれぞれ吊りリード５ｇと連結している。
また、第１のチップ搭載部５ｄは、枠状に形成されており、マイコンチップ３においてその主面３ａの４辺の周縁部に沿って複数のパッド３ｃが配置されているため、これら４辺のパッド３ｃ配列に対応する形態でそれらの下部に枠状の第１のチップ搭載部５ｄが配置されている。
一方、第２のチップ搭載部５ｅは、長方形に形成されており、ＳＤＲＡＭ２の主面２ａに形成された複数のパッド２ｃの配列に対応する形態でそれらの下部に第２のチップ搭載部５ｅが配置されている。
また、ＳＩＰ１のマイコンチップ３には、図３に示すように、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３ｄ、ロジック３ｅ、アナログ３ｆ、内部メモリ３ｇなどの各回路や、メモリ接続用入出力回路３ｉおよび外部接続用入出力回路３ｊなどのインターフェイス回路が組み込まれており、このメモリ接続用入出力回路３ｉは、それぞれの第１のワイヤ６ａを介してＳＤＲＡＭ２と接続されている。また、外部接続用入出力回路３ｊは、それぞれの第２のワイヤ６ｂを介してインナリード５ａと接続され、これらインナリード５ａがアウタリード５ｂに繋がっている。
本実施の形態１のＳＩＰ１では、マイコンチップ３とＳＤＲＡＭ２とが横に並べて配置されており、その際、ＳＤＲＡＭ２のパッド２ｃ列に、これらに対応するマイコンチップ３のパッド３ｃ列が隣接して並ぶように相互が配置され、これにより、マイコンチップ３のパッド３ｃとこれに隣接するＳＤＲＡＭ２のパッド２ｃとを第１のワイヤ６ａで接続している。
この状態で各第１のワイヤ６ａを介してアドレス、データ、コマンドおよびクロックなどの信号の伝達を両チップ間で行うが、ＳＤＲＡＭ２の主パッド２ｃ（電源およびＧＮＤ用は除く）や第１のワイヤ６ａは、アウタリード５ｂとは電気的に接続していない。すなわち、ＳＤＲＡＭ２と接続するメモリ用バスをパッケージ内部でクローズして外部には配線や端子として出さない構造となっている。
ただし、ＳＤＲＡＭ２の電源やＧＮＤ用のパッド２ｃは、第３のワイヤ６ｃを介してインナリード５ａに接続され、さらに、このインナリード５ａに一体で繋がるアウタリード５ｂが外部端子となっており、外部から第３のワイヤ６ｃを介してＳＤＲＡＭ２に電源電位やＧＮＤ電位を印加している。
また、マイコンチップ３のロジック３ｅは、マイコンチップ３の外部に設けられたメモリ回路のテストを行うことができるＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路（テスト回路）３ｈを備えている。すなわち、マイコンチップ３のロジック３ｅにはＳＤＲＡＭ２のメモリ回路のテストを行うことが可能なＢＩＳＴ回路３ｈが設けられており、マイコンチップ３のＢＩＳＴ回路３ｈとこれに対応するＳＤＲＡＭ２のパッド２ｃとが第１のワイヤ６ａによって電気的に接続されている。
これにより、マイコンチップ３からの制御により、ＳＤＲＡＭ２のテストを行うことができる。
このように本実施の形態１のＳＩＰ１では、ＳＤＲＡＭ２のメモリ用バスのインターフェイス回路であるメモリ接続用入出力回路３ｉに接続している複数のパッド２ｃと、これに対応するマイコンチップ３のパッド３ｃとが隣接して配置されるように、マイコンチップ３とＳＤＲＡＭ２を横に並べて配置し、これにより、マイコンチップ３のパッド３ｃとＳＤＲＡＭ２のパッド２ｃとを第１のワイヤ６ａで接続し、さらに、マイコンチップ３のＳＤＲＡＭ２に隣接して配置された他のパッド３ｃとこれに対応するインナリード５ａとを、第２のワイヤ６ｂがＳＤＲＡＭ２を飛び越えるように配置してこの第２のワイヤ６ｂで接続しており、ＳＤＲＡＭ２のメモリ接続用入出力回路３ｉを外部端子に接続せずに第１のワイヤ６ａによるチップ間接続のみとしてパッケージ内で閉じるようにする。すなわち、メモリ用バスのインターフェイス回路であるメモリ接続用入出力回路３ｉを外部端子に接続しないため、その分のピンを他の機能に活用でき、半導体装置の大きさの制約により、外部端子の数が限られている場合でも、より多機能化を図ることができる。さらに、ＳＩＰ１がリードフレーム５を用いて組み立てられるフレームタイプのものであり、このフレームタイプの採用によりＳＩＰ１のコスト低減化を図ることができる。
また、多機能化を目的としない場合には、ＳＤＲＡＭ２のメモリ接続用入出力回路３ｉを外部端子に接続しないため、その分のピン数（外部端子数）を減らしてＳＩＰ１の小型化を図ることができる。
さらに、ＳＤＲＡＭ２の上方でこれを飛び越えて第２のワイヤ６ｂを配置することにより、マイコンチップ３のパッド３ｃとインナリード５ａとを第２のワイヤ６ｂで接続することができるため、これらのインナリード５ａに繋がるアウタリード５ｂを有効に活用することもできる。
その結果、ＳＩＰ１の性能の向上を図ることができる。
また、図２に示すように、マイコンチップ３に比べてＳＤＲＡＭ２はその厚さが薄いため、マイコンチップ３のパッド３ｃの高さよりＳＤＲＡＭ２のパッド２ｃの高さの方が低くなり、両パッド間の高さの位置に差が生じる。これにより、マイコンチップ３とインナリード５ａとを接続する第２のワイヤ６ｂがＳＤＲＡＭ２上を飛び越える際に、第１のワイヤ６ａのループより第２のワイヤ６ｂのループを十分に高い位置に形成できる。
したがって、図２のＧ部に示すように、ＳＤＲＡＭ２上付近での第２のワイヤ６ｂと第１のワイヤ６ａ、および第２のワイヤ６ｂと第３のワイヤ６ｃのそれぞれのワイヤ間の間隔を大きく形成することができ、ＳＤＲＡＭ２上付近でのワイヤ干渉を防止することができる。
また、ＳＩＰ１では、マイコンチップ３は、その裏面３ｂが枠状の第１のチップ搭載部５ｄと銀ペースト４などのダイボンド材を介して接続している。したがって、図２に示すように、枠状の第１のチップ搭載部５ｄの中央部の開口部（Ｆ部）においてマイコンチップ３の裏面３ｂは、封止体７の一部と密着している。
一方、ＳＤＲＡＭ２は、その裏面２ｂが同様に第２のチップ搭載部５ｅと銀ペースト４などのダイボンド材を介して接続しており、細長い長方形あるいは多角形の第２のチップ搭載部５ｅからＳＤＲＡＭ２が迫り出す状態で接続されている。したがって、ＳＤＲＡＭ２の第２のチップ搭載部５ｅから迫り出した箇所（Ｅ部）においてＳＤＲＡＭ２の裏面２ｂは、封止体７の一部と密着している。
このようにマイコンチップ３とＳＤＲＡＭ２のそれぞれの裏面３ｂ，２ｂの一部が封止体７の一部と密着していることにより、それぞれの半導体チップにおいて、主面３ａ，２ａ側と合わせて封止体７との密着面積を増やすことができ、その結果、耐リフロークラック性の向上を図ることができる。
なお、ＳＩＰ１において、各インナリード５ａ、各アウタリード５ｂ、第１のチップ搭載部５ｄ、第２のチップ搭載部５ｅおよび吊りリード５ｇは、例えば、銅合金からなる薄板材によって形成されている。
また、ＳＤＲＡＭ２やマイコンチップ３は、例えば、シリコンによって形成され、さらに、第１のワイヤ６ａ、第２のワイヤ６ｂおよび第３のワイヤ６ｃは、例えば、金線である。
また、封止体７は、例えば、熱硬化性のエポキシ樹脂によって形成されている。
次に、本実施の形態１のＳＩＰ１の製造方法について説明する。
まず、図４に示すリードフレーム５を準備する。すなわち、第１のチップ搭載部５ｄおよびこれに並んで配置された第２のチップ搭載部５ｅからなるタブ（チップ搭載部）５ｃと、タブ５ｃの周囲に配置された複数のインナリード５ａおよびアウタリード５ｂとを有するリードフレーム５を準備する。
なお、リードフレーム５は、銅合金などからなる板状のフレーム部材である。また、タブ５ｃは、枠状の第１のチップ搭載部５ｄと、長方形の細長い第２のチップ搭載部５ｅとが一体に形成されたものであり、第１のチップ搭載部５ｄと第２のチップ搭載部５ｅとが同一平面のチップ支持面を有している。
その後、図５に示すダイボンディングを行う。ここでは、第１のチップ搭載部５ｄ上にマイコンチップ３の複数のパッド３ｃが配置されるように第１のチップ搭載部５ｄ上に銀ペースト４を介してマイコンチップ３を搭載する。さらに、第２のチップ搭載部５ｅ上にＳＤＲＡＭ２の複数のパッド２ｃが配置されるように第２のチップ搭載部５ｅ上に銀ペースト４を介してＳＤＲＡＭ２を搭載する。
なお、マイコンチップ３とＳＤＲＡＭ２におけるダイボンディングの順序は、どちらが先であってもよい。
これにより、マイコンチップ３の各パッド３ｃの下部に第１のチップ搭載部５ｄが配置され、かつＳＤＲＡＭ２の各パッド２ｃの下部に第２のチップ搭載部５ｅが配置された状態となる。
その後、図６に示すように金線などによりワイヤボンディングを行う。その際、図８〜図１１に示すように、まず、チップ間を第１のワイヤ６ａで接続し、続いて、ＳＤＲＡＭ２とインナリード５ａとを第３のワイヤ６ｃで接続し、その後、マイコンチップ３とインナリード５ａとを第２のワイヤ６ｂで接続する。すなわち、図８に示すようにマイコンチップ３とＳＤＲＡＭ２とインナリード５ａとが配置された状態で、図９に示すようにマイコンチップ３のパッド３ｃとこれに対応するＳＤＲＡＭ２のパッド２ｃとをそれぞれ第１のワイヤ６ａでワイヤボンディングする。続いて、図１０に示すようにＳＤＲＡＭ２のパッド２ｃとこれに対応するインナリード５ａとを第３のワイヤ６ｃでワイヤボンディングする。なお、ＳＤＲＡＭ２において第３のワイヤ６ｃを介してインナリード５ａと接続するパッド２ｃは、電源電位またはＧＮＤ電位が印加される電極である。その後、図１１に示すようにマイコンチップ３のパッド３ｃとこれに対応するインナリード５ａとを、第２のワイヤ６ｂをＳＤＲＡＭ２を飛び越えさせてワイヤボンディングする。
ここで、図１２および図１３は、それぞれチップ間で第１のワイヤ６ａをボンディングする際の１ｓｔ側、２ｎｄ側のボンディング順を示すものであり、図１２は、チップ間のワイヤボンディングにおいてＳＤＲＡＭ２を１ｓｔ側とし、マイコンチップ３を２ｎｄ側とする場合を示しており、図１３は、マイコンチップ３を１ｓｔ側とし、ＳＤＲＡＭ２を２ｎｄ側とする場合を示している。
すなわち、図１２に示すボンディング方法では、ステップＳ１でフレーム配置を行い、ステップＳ２でバンプ形成を行う。ここでは、マイコンチップ３上に金バンプ８を形成する。この金バンプ８は、例えば、ワイヤボンディング技術を利用したスタッドバンプ形成技術によりマイコンチップ３上に形成する。
その後、ステップＳ３に示すチップ間接続を行う。ここでは、ワイヤボンディングの１ｓｔ側をＳＤＲＡＭ２とし、２ｎｄ側をマイコンチップ３としてワイヤボンディングを行う。すなわち、先に第１のワイヤ６ａとＳＤＲＡＭ２を接続し、その後、第１のワイヤ６ａとマイコンチップ３を接続する。なお、２ｎｄ側のマイコンチップ３上には金バンプ８が形成されているため、第１のワイヤ６ａと２ｎｄ側のマイコンチップ３との接続においても金バンプ８を介して接続することができる。このように、２ｎｄ側のワイヤボンディングが施されるパッド３ｃ上に、あらかじめ金バンプ８を形成しておくことにより、マイコンチップ３の損傷を防ぐことができ、ワイヤボンディング工程における接続性を高めて接続することができる。
その後、ステップＳ４に示すように第２のチップ−リード間接続を行う。すなわち、ＳＤＲＡＭ２とインナリード５ａとを第３のワイヤ６ｃで接続する。続いて、ステップＳ５に示す第１のチップ−リード間接続を行う。すなわち、マイコンチップ３とインナリード５ａとを第２のワイヤ６ｂで接続する。
このようにチップ間接続でＳＤＲＡＭ２（薄い半導体チップ）を１ｓｔ側とし、マイコンチップ３（厚い半導体チップ）を２ｎｄ側とすることにより、図１２のステップＳ５のＨ部に示すように、マイコンチップ３上付近での第１のワイヤ６ａと第２のワイヤ６ｂの間隔を大きく形成することができ、マイコンチップ３上付近でのワイヤ干渉を防止することができる。
次に、図１３に示す変形例のボンディング方法では、ステップＳ１１でフレーム配置を行い、ステップＳ１２でバンプ形成を行う。ここでは、ＳＤＲＡＭ２上に金バンプ８を形成する。
その後、ステップＳ１３に示すチップ間接続を行う。ここでは、ワイヤボンディングの１ｓｔ側をマイコンチップ３とし、２ｎｄ側をＳＤＲＡＭ２としてワイヤボンディングを行う。すなわち、先に第１のワイヤ６ａとマイコンチップ３を接続し、その後、第１のワイヤ６ａとＳＤＲＡＭ２を接続する。なお、２ｎｄ側のＳＤＲＡＭ２上には金バンプ８が形成されているため、第１のワイヤ６ａと２ｎｄ側のＳＤＲＡＭ２との接続においても金バンプ８を介して接続することができ、その接続性を高めて接続することができる。
その後、ステップＳ１４に示すように第２のチップ−リード間接続を行う。すなわち、ＳＤＲＡＭ２とインナリード５ａとを第３のワイヤ６ｃで接続する。続いて、ステップＳ１５に示す第１のチップ−リード間接続を行う。すなわち、マイコンチップ３とインナリード５ａとを第２のワイヤ６ｂで接続する。
このようにチップ間接続でマイコンチップ３（厚い半導体チップ）を１ｓｔ側とし、ＳＤＲＡＭ２（薄い半導体チップ）を２ｎｄ側とすることにより、図１３のステップＳ１５のＩ部に示すように、ＳＤＲＡＭ２上付近での第１のワイヤ６ａと第２のワイヤ６ｂの間隔をさらに大きく形成することができ、マイコンチップ３上付近でのワイヤ干渉をさらに防止することができる。
なお、第１のワイヤ６ａによるチップ間接続において２ｎｄ側の半導体チップ上に金バンプ８を形成するタイミングとしては、ワイヤボンディング工程に入る前、例えば、予め、前工程などのウェハ状態で所定の半導体チップの電極に金バンプ８を形成しておいてもよい。
また、図６に示すように、本実施の形態１のワイヤボンディングでは、マイコンチップ３とＳＤＲＡＭ２において両者ともパッド３ｃ，２ｃの下部にそれぞれ第１のチップ搭載部５ｄと第２のチップ搭載部５ｅが配置されているため、第１のチップ搭載部５ｄおよび第２のチップ搭載部５ｅを加熱治具であるヒートステージ９の同一の平坦面９ａで支持した状態で、ワイヤボンディングを行うことが可能である。すなわち、ヒートステージ９のマイコンチップ３とＳＤＲＡＭ２を支持する面を同一平面による平坦面９ａとすることができ、ヒートステージ９の同一の平坦面９ａでそれぞれのパッド３ｃ，２ｃの下部を支持した状態で、マイコンチップ３のパッド３ｃとＳＤＲＡＭ２のパッド２ｃを第１のワイヤ６ａでボンディングし、かつＳＤＲＡＭ２のパッド２ｃとインナリード５ａを第３のワイヤ６ｃでボンディングし、さらにマイコンチップ３のパッド３ｃとインナリード５ａを第２のワイヤ６ｂでそれぞれ接続する。
このようにヒートステージ９の半導体チップを支持する面を同一平面による平坦面９ａとすることにより、ヒートステージ９の形状を容易な形状として安価に形成できるとともに、それぞれのパッド３ｃ，２ｃの下部でヒートステージ９の平坦面９ａによってボンディング荷重を確実に支えることができる。また、ヒートステージ９による、パッド３ｃ，２ｃの加熱を確実に行うことができる。このため、ボンディング性を高めることができる。
ワイヤボンディング後、図７に示す樹脂封止を行う。ここでは、マイコンチップ３、ＳＤＲＡＭ２およびタブ５ｃ、さらに、複数の第１のワイヤ６ａ、第２のワイヤ６ｂ、第３のワイヤ６ｃおよびインナリード５ａを樹脂モールディングによって樹脂封止して封止体７を形成する。
その後、リードフレーム５から複数のアウタリード５ｂを切断分離して個片化するとともに、各アウタリード５ｂをガルウィング状に曲げ成形してＳＩＰ１の組み立て完了となる。
次に、図１４は、ＳＩＰ１において、マイコンチップ３とＳＤＲＡＭ２を横に並べて配置する際に２つの半導体チップの配置レイアウトの条件を示すものである。ここで、マイコンチップ３の長辺の長さをＡおよび短辺の長さをＢ、かつ平面方向の中心をｙとし、一方、ＳＤＲＡＭ２の長辺の長さをＤおよび短辺の長さをＣ、かつＳＩＰ１の平面方向の中心をｘとし、さらに、（ｘ−ｙ）の絶対値をＰ（Ｐは、ＳＤＲＡＭ２の短辺方向に平行な方向のｘとｙの距離）とし、マイコンチップ３とＳＤＲＡＭ２の間隔をＱとすると、Ｐ＜（Ｃ／２）であることが好ましい。
これは、マイコンチップ３とＳＤＲＡＭ２を１つのシリコンの剛体と考えて、前記剛体の中心をＳＩＰ１の中心ｘと合わせて配置したとすると、（Ｃ＋Ｑ＋Ｂ）の１／２が長さＳとなる。すなわち、Ｓ＝（Ｃ＋Ｑ＋Ｂ）×（１／２）である。また、マイコンチップ３の中心ｙとＳＩＰ１の中心ｘとのずれ量（ｘ−ｙ）は、（ｘ−ｙ）＝Ｐであり、Ｐ＝Ｓ−Ｒとなる。Ｒ＝Ｂ／２であるため、Ｐを求めると、Ｐ＝（（Ｃ＋Ｑ＋Ｂ）／２）−Ｂ／２となり、したがって、Ｐ＝（Ｃ＋Ｑ）／２となる。
そこで、マイコンチップ３の中心ｙとＳＩＰ１の中心ｘとのずれ量Ｐが、（Ｃ＋Ｑ）／２より非常に小さくなってさらに（Ｃ／２）より小さくなると、マイコンチップ３の中心ｙがＳＩＰ１の中心ｘに非常に近づいた状態となるため、Ｐ＜（Ｃ／２）とすることにより、マイコンチップ３の中心ｙをＳＩＰ１の中心ｘにより近づけることができ、その結果、マイコンチップ３の４辺周囲にボンディングする複数の第２のワイヤ６ｂの長さをほぼ等しくすることができる。これにより、樹脂モールディングの際の樹脂の流れなどのバランスを良くすることができる。
すなわち、第２のワイヤ６ｂは、ＳＩＰ１の封止体７の４辺に対応した４つの方向にそれぞれ複数配置されているため、これらの第２のワイヤ６ｂの長さをほぼ等しくすることができ、その結果、樹脂モールディングの際の樹脂の流れのバランスを向上させることができる。
さらに、図１４に示すように、マイコンチップ３の長辺とＳＤＲＡＭ２の長辺とを対向して配置することにより、マイコンチップ３とＳＤＲＡＭ２を１つのシリコンの剛体と考えた際に、前記剛体がＳＩＰ１に対してバランス良く配置されるため、内部応力のバランスが良くなり、ＳＩＰ１の反りなどを低減することができる。
なお、ＳＩＰ１においては、ＳＤＲＡＭ２はその平面形状が長方形であるが、マイコンチップ３は必ずしも長方形でなくてもよく、例えば、正方形であってもよい。
次に、図１５および図１６にそれぞれ示す変形例のリードフレーム５について説明する。
図１５に示すリードフレーム５は、そのタブ５ｃにおいて、第１のチップ搭載部５ｄと第２のチップ搭載部５ｅの間の領域にスリット５ｆが形成されている。このスリット５ｆは、第１のチップ搭載部５ｄと第２のチップ搭載部５ｅの間の領域において細長い長方形の第２のチップ搭載部５ｅの長辺に沿って細長く形成されている。
したがって、ＳＩＰ１の組み立てが完了した際には、図２に示すようにスリット５ｆ内に封止用樹脂が入り込んで硬化し、封止体７の一部がスリット５ｆ内に埋め込まれた構造となる。
封止用樹脂（例えば、エポキシ系の熱硬化樹脂）は、熱伝導率が悪いため、チップ間に封止体７の一部（スリット５ｆ内の樹脂）を配置することにより、マイコンチップ３から発生する熱の伝導をこのチップ間に配置された封止体７の前記一部によって遮断し、ＳＤＲＡＭ２に伝わらないようにすることができる。
すなわち、信号処理を多く行うＣＰＵ３ｄを有したマイコンチップ３と、メモリ回路を有したＳＤＲＡＭ２では、マイコンチップ３の方が消費電力が遥かに大きく発熱量も大きいため、マイコンチップ３から発せられる熱がＳＤＲＡＭ２に伝わらないようにスリット５ｆ内の樹脂で遮断してＳＩＰ１の特性の低下を防ぐことができる。
また、図１６に示すリードフレーム５は、第１のチップ搭載部５ｄと第２のチップ搭載部５ｅとが一体に形成されて成るタブ５ｃのパターン形状が、ＳＩＰ１の本体（封止体７）の平面方向の中心（リードフレーム５における１つのＳＩＰ１に対応したデバイス領域の中心Ｔ）に対して点対称（１８０°回転対称）に形成されているものである。
このように、打ち抜きによるフレーム加工の場合に、中心に対して点対称なパターン形状となっている方が加工精度を高めることができ、かつリードフレーム５の加工性を高めて製造し易くすることができる。さらに、ＳＩＰ１の組み立てにおいてリードフレーム５で発生する応力を、ＳＩＰ１本体の全体に亘ってほぼ均等にバランス良く付与することができる。
さらに、樹脂封止において樹脂モールディング時の封止用樹脂の流れのバランスを良くすることができるとともに、封止用樹脂の熱硬化時に発生する封止体７の反りを低減させることができる。
次に、図１７に示す変形例のＳＩＰ１０について説明する。
図１７に示すＳＩＰ１０は、図２に示すＳＩＰ１と同様の構造であるが、ＳＩＰ１との相違点は、ＳＩＰ１でＳＤＲＡＭ２より厚さが厚かったマイコンチップ３の厚さをＳＤＲＡＭ２と同じにし、かつタブ５ｃにおける第２のチップ搭載部５ｅの厚さを第１のチップ搭載部５ｄより薄く形成するものである。
すなわち、ＳＩＰ１０は、ＳＩＰ１と同様の構造であるが、その薄型化を図るために、マイコンチップ３の厚さをＳＩＰ１のものより薄くしてＳＤＲＡＭ２とほぼ同じ厚さにしている。その際、ＳＤＲＡＭ２上には、ＳＩＰ１と同様に、チップ間を接続する第１のワイヤ６ａと、ＳＤＲＡＭ２とリード間を接続する第３のワイヤ６ｃと、ＳＤＲＡＭ２を飛び越え、かつ第１のワイヤ６ａおよび第３のワイヤ６ｃより高いループを形成する第２のワイヤ６ｂとが配置されるため、両チップ間でのパッド３ｃ，２ｃの高さ位置には、ＳＩＰ１と同様に差をつける必要があり、したがって、第２のチップ搭載部５ｅの厚さを第１のチップ搭載部５ｄより薄く形成することにより、両チップ間でのパッド３ｃ，２ｃの高さ方向の位置に差をつけたものである。
例えば、ハーフエッチングもしくはスタンピング加工によってタブ５ｃにおける第２のチップ搭載部５ｅの厚さを第１のチップ搭載部５ｄの厚さの半分程度に薄く形成する。これにより、マイコンチップ３とＳＤＲＡＭ２の厚さは同じであるため、両チップ間でパッド３ｃ，２ｃの高さ方向の位置は、ＳＩＰ１と同様に、マイコンチップ３のパッド３ｃの高さよりＳＤＲＡＭ２のパッド２ｃの方が低い位置となる。すなわち、両パッド間の高さの位置に差を付けることができる。
これにより、ＳＩＰ１と同様に、マイコンチップ３とインナリード５ａとを接続する第２のワイヤ６ｂがＳＤＲＡＭ２上を飛び越え、かつ第１のワイヤ６ａのループより第２のワイヤ６ｂのループを高い位置に形成できる。その結果、ＳＤＲＡＭ２上付近での第２のワイヤ６ｂと第１のワイヤ６ａ、および第２のワイヤ６ｂと第３のワイヤ６ｃのそれぞれのワイヤ間の間隔を大きくしてワイヤ干渉を防止することができるとともに、ＳＩＰ１に比較してマイコンチップ３の厚さをＳＤＲＡＭ２と同じ程度に薄くするため、ＳＩＰ１０の薄型化を図ることができる。
次に、図１８に示す変形例について説明する。図１８は、マイコンチップ３の裏面３ｂをこの裏面３ｂより小さな面積の小タブ５ｈで支持する構造のＳＩＰ製品において、その組み立てのワイヤボンディング時のヒートステージ９によるリードフレーム５の支持形態を示すものである。
すなわち、小タブ構造のＳＩＰ製品の場合のワイヤボンディング時のヒートステージ（加熱治具）９による支持形態を示すものであり、ヒートステージ９の排気口９ｄから真空排気して小タブ５ｈによって支持されたマイコンチップ３の裏面３ｂを真空吸着することにより、マイコンチップ３の複数のパッド３ｃの下部をヒートステージ９の凸部９ｃによって支持し、かつリードフレーム５の第２のチップ搭載部５ｅをヒートステージ９の凹部９ｂで支持した状態で、マイコンチップ３の複数のパッド３ｃとＳＤＲＡＭ２の複数のパッド２ｃそれぞれを導電性の複数の第１のワイヤ６ａそれぞれで電気的に接続し、さらにＳＤＲＡＭ２のパッド２ｃとこれに対応するインナリード５ａとを第３のワイヤ６ｃで電気的に接続し、また、マイコンチップ３の複数のパッド３ｃと複数のインナリード５ａそれぞれを導電性の複数の第２のワイヤ６ｂそれぞれで電気的に接続する。
このように小タブ構造のＳＩＰ製品の場合などには、必ずしもマイコンチップ３のパッド３ｃの下部を第１のチップ搭載部５ｄで支持していなくてもよく、ワイヤボンディング時には、裏面３ｂのパッド３ｃに対応する箇所を直接ヒートステージ９の一部（凸部９ｃ）で支持することにより、小タブ構造のＳＩＰ製品においてもＳＩＰ１やＳＩＰ１０と同様にワイヤボンディングを行うことができる。
（実施の形態２）
図１９は本発明の実施の形態２の半導体装置の構造の一例を示す断面図、図２０は図１９に示す半導体装置の構造の一例を示す裏面図、図２１は図１９に示す半導体装置におけるリード配列と外部端子配列の関係の一例を示す部分平面図である。
図１９に示す本実施の形態２の半導体装置は、実施の形態１のＳＩＰ１と同様に、マイコンチップ３とＳＤＲＡＭ２が横に並べて配置されたＳＩＰ１１であり、実施の形態１のＳＩＰ１との相違点は、半導体装置の外観形状をＱＦＰ型ではなく、ＱＦＮ（Ｑｕａｄ
Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）型にしたことである。
すなわち、本実施の形態２のＳＩＰ１１は、ＱＦＮ型の半導体パッケージであり、図２０に示すように、その外部端子である複数のバンプ電極１２が封止体７の裏面７ａの周縁部に並んで配置されているものである。なお、本実施の形態２のＳＩＰ１１は、実施の形態１のＳＩＰ１と同様に多ピン化が図られたものであるため、封止体７の裏面７ａの周縁部に複数のバンプ電極１２が千鳥状に２列に並んで配置されている。
なお、図１９に示すように、それぞれのバンプ電極１２は、リード部（リード）５ｉの裏面側への突出部５ｊに接合されており、さらに、図２１に示すように、隣接するリード部５ｉ間でバンプ電極１２がショートしないように千鳥状に２列に並んでリード部５ｉに接合されている。
また、４つの角部に配置された吊りリード５ｇには、それぞれ補強用端子１３が接合されている。
本実施の形態２のＱＦＮ型のＳＩＰ１１におけるその他の構造については、実施の形態１のＱＦＰ型のＳＩＰ１と同様であるため、その重複説明は省略する。
また、本実施の形態２のＱＦＮ型のＳＩＰ１１によって得られる効果についても、実施の形態１のＱＦＰ型のＳＩＰ１の効果と同様であるため、その重複説明は省略する。
（実施の形態３）
図２２は本発明の実施の形態３の半導体装置の全体構成を示す概念図、図２３は本実施の形態３の半導体装置において、ＡＳＩＣとＳＤＲＡＭのパッケージ内の配置を示す概念図である。
まず、図２２により、本実施の形態３の半導体装置の構成の一例を説明する。本実施の形態３の半導体装置は、例えば、ＡＳＩＣ（システムチップ）１００とＳＤＲＡＭ（メモリチップ）１０１を単一パッケージ（例えばＱＦＰなど）に搭載したＳＩＰ１０２とされ、アナログ１０３，内部メモリ１０４，ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０５，ロジック部１０６，ＩＯ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）部１０７，ＭＢＩＳＴ（Ｍｅｍｏｒｙ Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）１０８，ＳＤＲＡＭＢＩＳＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）１０９などを含むＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１００と、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０１などから構成される。ＡＳＩＣ１００内のＩＯ部１０７は、複数の制御信号入力付き入出力バッファ１１０とその他のバッファなどから構成されている。
ＡＳＩＣ１００とＳＤＲＡＭ１０１の間のみで接続し、かつ、ＳＩＰ１０２の外部端子に接続する必要のない信号線（例えば、ＳＤＲＡＭ１０１のデータ信号、アドレス信号、制御信号、クロック信号など）は、ＡＳＩＣ１００内の制御信号入力付き入出力バッファ１１０に接続される。制御信号入力付き入出力バッファ１１０は、端子のＩＯリークを判定することができるバッファである。
ＭＢＩＳＴ１０８は、内部でテストパターンを生成し内部メモリ１０４のテストを行う回路である。ＳＤＲＡＭＢＩＳＴ１０９は、内部でテストパターンを生成しＳＤＲＡＭ１０１のテストを行う回路である。ＳＤＲＡＭ１０１のテスト項目としては、例えば、Ｘ−ＭＡＲＣＨ、Ｙ−ＭＡＲＣＨ、Ｐａｕｓｅ試験、Ｄｉｓｔｕｒｂ試験などを実行する。制御信号入力付き入出力バッファ１１０へのＩＯリーク判定回路の制御信号は、ＳＤＲＡＭＢＩＳＴ１０９内に設けても、テストモード回路（バウンダリスキャン回路など）に含めてもよい。
なお、システムチップとしてのＡＳＩＣ１００は、ＣＰＵ、汎用プロセッサ、ＤＳＰなど他の演算処理機能を有する半導体チップであってもよく、メモリチップとしてのＳＤＲＡＭ１０１は、通常のＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ（Ｆｌａｓｈメモリなど）など他のメモリ機能を有する半導体チップであってもよい。
図２３に、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）などの単一パッケージ内にＡＳＩＣ１００とＳＤＲＡＭ１０１を搭載したＳＩＰ１０２の各チップの配置を示す。
図２４は、ＡＳＩＣ１００とＳＤＲＡＭ１０１との信号線接続部における制御信号入力付きバッファ部の詳細を示す図である。図２４に示すように、データ信号１１１、アドレス信号１１２、制御信号１１３、クロック信号１１４は、ＡＳＩＣ１００とＳＤＲＡＭ１０１のチップ間のみで接続され、ＳＩＰ１０２の外部端子に出ない信号線である。それぞれの信号線は、ＡＳＩＣ１００側の端子（第１端子）とＳＤＲＡＭ１０１側の端子（第２端子）との間で、ワイヤボンディングなどにより接続されている。
制御信号入力付き入出力バッファ１１０は、トライステート型の出力バッファ１１７と入力バッファ１１８などから構成されている。出力バッファ１１７には、制御信号ＣＴＬＢ１，ＣＴＬＢ２が入力し、制御信号ＣＴＬＢ１，ＣＴＬＢ２のオンにより、端子１１５および端子１１６が”０”または”１”のレベルに充電または放電され、制御信号ＣＴＬＢ１，ＣＴＬＢ２のオフにより、端子１１５および端子１１６がハイインピーダンス状態となるようになっている。
また、データ信号１１１のように、入出力バッファにプルアップ回路１１９またはプルダウン回路（図示せず）がついている場合は、スイッチ１２０を設け、制御信号ＣＴＬＰによりオン／オフの制御ができるようにする。
また、入力バッファ１１８の出力は、そのまま、ＡＳＩＣ１００の端子（第３端子）を通じてＳＩＰ１０２の外部端子に出力してもよく、または、ＦＦ（フリップフロップ）１２１などにより検出信号を保持するようにしてもよい。
次に、図２４により、制御信号入力付き入出力バッファ１１０を使用したＩＯリークテスト方法を説明する。まず、ＳＩＰ１０２の外部端子と接続されているチップ（ＡＳＩＣ１００）側から、データを”０”か”１”として、制御信号ＣＴＬＢ１，ＣＴＬＢ２をオンにして、ＩＯリークを検出する部分（端子１１５，１１６）にデータ書き込みを行う。この時、プルアップ回路１１９付きの場合は、制御信号ＣＴＬＰによりスイッチ１２０をオフにする。また、データ信号１１１のように、ＳＤＲＡＭ１０１側に出力バッファ１２３がある場合は、ＳＤＲＡＭ１０１側でも制御信号ＣＳをオフにする。
また、ＡＳＩＣとＳＤＲＡＭの電源系統が別であり、おのおの独立に外部端子に割り当てられている場合は、ＳＤＲＡＭ側の電源をオフにすることで、制御信号ＣＳをオフにする場合と同様にＳＤＲＡＭの出力バッファをオフにできる。
次に、制御信号ＣＴＬＢ１，ＣＴＬＢ２をオフにすることにより、端子１１５，１１６をハイインピーダンス状態にする。
そして、ある一定時間経過後に、入力バッファ１１８により、チャージした部分（端子１１５，１１６）のデータ読み出しを行い、これをＡＳＩＣ１００の外部に出力する。その際、端子１１５，１１６において、電荷のリークが生じている場合は、期待値と異なる結果を示し、これにより、ＩＯリークの有無を判定する。
システムチップがＡＳＩＣまたはＣＰＵの場合に、制御信号入力付き入出力バッファ１１０およびその制御回路をシステムチップ内でＢＩＳＴとして入れる場合が一般的であるが、ＳＤＲＡＭやＦｌａｓｈメモリなどメモリチップ側にＣＳ端子を制御に活用して、同様の機能を挿入することも可能である。
また、制御信号入力付き入出力バッファ１１０およびその制御回路をバウンダリスキャンテスト方式に適用することも可能である。図２５に、バウンダリスキャン方式に適用した場合の構成例を示す。図２５に示すように、イネーブルＢ／ＳＲ（バウンダリスキャンレジスタ）１３０、アウトプットＢ／ＳＲ１３１、インプットＢ／ＳＲ１３２などからなるＢ／ＳチェーンをＡＳＩＣ１００内に設け、制御信号入力付き入出力バッファ１１０に接続し、出力バッファ１１７から入力バッファ１１８へのデータの回りこみを利用して、ＩＯリークテストを行う。
制御信号入力付き入出力バッファ１１０の入出力バッファサイズは、目的に応じて小さくすることが可能であり、小面積化が実現できる。
ＩＯリークテストの結果をチップの外部に出力する方法は、ＦＦ１２１などのレジスタ（ＦＦ）型でも、そのまま外部出力するスルー型でも、どちらでもよく、テスタにより、外部から検出可能である。したがって、回路上の制約は存在しない。
システムチップとしての汎用プロセッサ側に制御信号入力付き入出力バッファ１１０を取り付けた場合は、汎用プロセッサとメモリ間には、この技術が応用可能である（カスタムメモリ，機能メモリ等）。
汎用プロセッサとカスタムプロセッサ間では、仕様により、データバス、制御信号、ＳＩＯ端子等内部のみで使用される端子に対して、この手法が適用可能である。
図２６に、前記実施の形態による制御信号入力付き入出力バッファ１１０を使用したＳＩＰ１０２の全体構成例を示す。図２６は、制御信号入力付き入出力バッファ１１０およびその制御回路をＡＳＩＣ１００内でＢＩＳＴとして入れた場合を示す。図２６において、ｂｒｄｅｎ、ｂｒｄｅｎ２は、ＩＯリーク判定用の制御信号である。ｂｒｄｏは、レジスタ（ＦＦ）型のＩＯリーク検出信号出力、ｅｒｒｏｕｔは、バイパス（スルーモード）型のＩＯリーク検出信号出力である。ＳＤＲＡＭＢＩＳＴ１０９には、ＩＯリークテスト回路の他に、テストモード時に、Ｘ−ＭＡＲＣＨ、Ｙ−ＭＡＲＣＨ、Ｐａｕｓｅ試験、Ｄｉｓｔｕｒｂ試験などのＳＤＲＡＭ１０１のテストを行うテスト回路１２４が含まれている。
次に、前記実施の形態による制御信号入力付き入出力バッファ１１０を利用したＩＯリークテストの詳細を説明する。
図２７は、半導体チップの端子（ピン）におけるＩＯリークの種類を示す説明図である。半導体チップ内のピン１２５におけるＩＯリークには、（１）ピン間リーク、（２）ＩＯバッファリーク、（３）電源／ＧＮＤリークがある。（１）ピン間リークは、隣接するピン１２６との間におけるリークである。（２）ＩＯバッファリークは、出力バッファ１２７および入力バッファ１２８のリークであり、出力バッファ１２７および入力バッファ１２８を構成するトランジスタの不良などが原因となる。（３）電源／ＧＮＤリークは、電源またはＧＮＤ（グランド）１２９との間におけるリークである。
（１）ピン間リークを検出するには、例えば、テストパターンとして、各ピンに「・・・００００”１”００００・・・」または「・・・１１１１”０”１１１１・・・」のデータを書き込むことにより、リーク検出が可能となる。なお、”１”または”０”のデータは、検出対象となるピン１２５のデータを示す。
この様子を、図２８に示す。図２７において、リーク検出の対象はピン１２５である。この場合、ピン１２５に”１”を書き込み、隣接するピン１２６を含めた他のピンには”０”のデータを書き込む。すなわち、検出対象ピン１２５と隣接ピン１２６とのデータを反転して充電または放電することにより、ピン間リークを検出することができる。
（２）ＩＯバッファリークを検出するには、例えば、テストパターンとして、各ピンに「・・・ＸＸＸＸ”１”ＸＸＸＸ・・・」または「・・・ＸＸＸＸ”０”ＸＸＸＸ・・・」のデータを充電または放電することにより、リーク検出が可能となる。なお、”１”または”０”のデータは、検出対象となるピン１２５のデータを示し、「Ｘ」は１／０どちらのデータでもよいことを意味する。すなわち、隣接するピン１２６のデータとは、無関係である。
（３）電源／ＧＮＤリークを検出するには、例えば、テストパターンとして、各ピンに「・・・ＸＸＸＸ”１”ＸＸＸＸ・・・」のデータを充電することにより、ＧＮＤとのリーク検出が可能となる。また、各ピンに「・・・ＸＸＸＸ”０”ＸＸＸＸ・・・」のデータを書き込むことにより、電源とのリーク検出が可能となる。
したがって、ＳＩＰ製品の量産試験のテストパターンとして、内部接続各ピンに対して、以下の２パターンを実施する。
「・・・００００”１”００００・・・」：ピン間リークおよび電源ＶＳＳ（ＧＮＤ）リーク確認パターン。
「・・・１１１１”０”１１１１・・・」：ピン間リークおよび電源ＶＤＤリーク確認パターン。
また、効率的試験のテストパターンとして、以下の２パターンを実施する。
「・・・１０１０”１”０１０１０・・・」：隣接ピン間リークおよび電源ＶＳＳ（ＧＮＤ）リーク確認パターン。
「・・・０１０１”０”１０１０１・・・」：隣接ピン間リークおよび電源ＶＤＤリーク確認パターン。
ピン間リークは隣接ピンのみで発生すると仮定した場合、上記２パターンでＩＯリークの検出が可能となる。
次に、制御信号入力付き入出力バッファ１１０で接続端子を充電または放電した後、その接続端子をハイインピーダンス状態にして所定時間保持する際の、その所定時間の求め方について説明する。
図２９は、接続端子を電圧Ｖｃｃに充電した後、ハイインピーダンス状態にした場合のその接続端子の電圧の時間的変化を示す図である。図２９において、縦軸は、接続端子の電圧、横軸は、経過時間ｔを示す。図２９に示すように、接続端子のリーク量が規定内の場合は、時間Ｔｎｏｍ−ｌｅａｋ経過までは、接続端子の電圧がハイレベル（データ”１”）ＶＩＨ以上を保っている。しかし、接続端子のリーク量が規定外の場合は、時間Ｔｌｅａｋまでしかハイレベル（データ”１”）ＶＩＨを保つことができず、時間Ｔｎｏｍ−ｌｅａｋ経過時には、接続端子の電圧がロウレベル（データ”０”）ＶＩＬとなっている。したがって、出力バッファにより接続端子を電圧Ｖｃｃに充電した後、ハイインピーダンス状態にして、時間Ｔｎｏｍ−ｌｅａｋ経過後に、入力バッファにより接続端子の電圧を読み出すことにより、リークテストが可能となる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１，２では、マイコンチップ３とＳＤＲＡＭ２の２つの半導体チップが横に並んで配置されている場合を説明したが、実施の形態１，２の半導体装置は、２つ以上の半導体チップが横に並んで配置されていればよく、半導体チップの数は２つに限定されるものではない。
また、前記実施の形態１では、半導体装置が、ＱＦＰ型の場合を例に取り上げて説明したが、前記半導体装置は、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）型などであってもよく、リードの形状は限定されるものではない。
前記実施の形態３では、主として本発明者によってなされた発明をその属する技術分野である複数の半導体チップを単一パッケージに搭載した半導体装置に適用した場合について説明したが、これに限定されるものではなく、例えば、実装ボードに半導体製品を複数載せた場合のリーク判定などについても適用可能である。
本発明は、電子装置に好適である。
さらに、本願において開示される発明は、複数の半導体チップを単一パッケージに搭載したＳＩＰなどの半導体装置について適用可能であり、特に、低価格要求ＳＩＰ品，小面積パッケージＳＩＰ品などについては効果が大きい。
１ ＳＩＰ（半導体装置）
２ ＳＤＲＡＭ（第２の半導体チップ）
２ａ 主面
２ｂ 裏面
２ｃ パッド（電極）
３ マイコンチップ（第１の半導体チップ）
３ａ 主面
３ｂ 裏面
３ｃ パッド（電極）
３ｄ ＣＰＵ
３ｅ ロジック
３ｆ アナログ
３ｇ 内部メモリ
３ｈ ＢＩＳＴ回路（テスト回路）
３ｉ メモリ接続用入出力回路
３ｊ 外部接続用入出力回路
４ 銀ペースト
５ リードフレーム
５ａ インナリード（リード）
５ｂ アウタリード（リード）
５ｃ タブ（チップ搭載部）
５ｄ 第１のチップ搭載部
５ｅ 第２のチップ搭載部
５ｆ スリット
５ｇ 吊りリード
５ｈ 小タブ（第１のチップ搭載部）
５ｉ リード部（リード）
５ｊ 突出部
６ａ 第１のワイヤ
６ｂ 第２のワイヤ
６ｃ 第３のワイヤ
７ 封止体
７ａ 裏面
８ 金バンプ
９ ヒートステージ（加熱治具）
９ａ 平坦面
９ｂ 凹部
９ｃ 凸部
９ｄ 排気口
１０，１１ ＳＩＰ（半導体装置）
１２ バンプ電極
１３ 補強用端子
１００ ＡＳＩＣ（第１半導体チップ）
１０１ ＳＤＲＡＭ（第２半導体チップ）
１０２ ＳＩＰ
１０３ アナログ
１０４ 内部メモリ
１０５ ＣＰＵ
１０６ ロジック部
１０７ ＩＯ部
１０８ ＭＢＩＳＴ
１０９ ＳＤＲＡＭＢＩＳＴ
１１０ 制御信号入力付き入出力バッファ
１１１ データ信号
１１２ アドレス信号
１１３ 制御信号
１１４ クロック信号
１１５ 端子（第１端子）
１１６ 端子（第２端子）
１１７，１２３，１２７ 出力バッファ
１１８，１２８ 入力バッファ
１１９ プルアップ回路
１２０ スイッチ
１２１ ＦＦ
１２４ テスト回路
１２５，１２６ ピン
１２９ ＧＮＤ
１３０ イネーブルＢ／ＳＲ（バウンダリスキャンレジスタ）
１３１ アウトプットＢ／ＳＲ
１３２ インプットＢ／ＳＲ

Claims (6)

  1. チップ搭載部と、
    前記チップ搭載部上に搭載され、第１辺、複数のパッドが配置された表面、および演算処理機能を備えた第１半導体チップと、
    前記チップ搭載部上に搭載され、第２辺、複数のパッドが配置された表面、およびメモリ回路を有する第２半導体チップと、
    前記チップ搭載部の周囲に配置された複数のリードと、
    前記第１半導体チップの前記複数のパッドの一部と前記第２半導体チップの前記複数のパッドの一部とを電気的に接続する第１ワイヤと、
    前記第１半導体チップの前記複数のパッドの一部と前記複数のリードの一部とを電気的に接続する複数の第２ワイヤと、
    前記第２半導体チップの前記複数のパッドの一部と前記複数のリードの一部とを電気的に接続する複数の第３ワイヤと、
    前記チップ搭載部、前記第１半導体チップ、前記第２半導体チップ、前記複数のリードの一部、前記第１ワイヤ、前記複数の第２ワイヤ、および前記複数の第３ワイヤを封止する封止体と、を有する半導体装置であって、
    前記第１半導体チップは、メモリ接続用入出力回路を有し、
    前記第１半導体チップの前記複数のパッドの内、前記メモリ接続用入出力回路と電気的に接続された第１パッドは前記第１辺に沿って配置され、
    前記第２半導体チップの前記複数のパッドの内、前記第１半導体チップの前記メモリ接続用入出力回路と接続される第２パッドは前記第２辺に沿って配置され、
    前記第１および第２半導体チップは、それぞれの前記第１辺と前記第２辺とが対向するように前記チップ搭載部上に隣接して並んで配置され、前記第１半導体チップの前記第１パッドと前記第２半導体チップの前記第２パッドとは、前記第１ワイヤにより電気的に接続され、
    前記第１半導体チップはロジック回路を有し、前記ロジック回路には、前記第２半導体チップをテスト可能なＢＩＳＴ回路が備えられ、
    前記第１半導体チップは、ＣＰＵ、アナログ回路、および内部メモリをさらに有する半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、外部接続用入出力回路を有し、
    前記第１半導体チップの前記複数のパッドの内、前記外部接続用入出力回路と電気的に接続された第３パッドは前記第１辺以外の辺に沿って配置され、前記第２ワイヤを介して前記複数のリードの一部と電気的に接続されている半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１および第２半導体チップは、前記第１ワイヤを介してアドレス、データ、コマンド、およびクロックの信号伝達を行う半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第２半導体チップの前記第３ワイヤと接続されているパッドは、電源パッドである半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第２半導体チップの前記第３ワイヤと接続されているパッドは、ＧＮＤ用パッドである半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第１パッドの一部は、前記ＢＩＳＴ回路と電気的に接続されている半導体装置。
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JP3938617B2 (ja) * 1997-09-09 2007-06-27 富士通株式会社 半導体装置及び半導体システム
JP2000223657A (ja) * 1999-02-03 2000-08-11 Rohm Co Ltd 半導体装置およびそれに用いる半導体チップ
JP2000349226A (ja) * 1999-06-07 2000-12-15 Hitachi Ltd 半導体装置
JP4441974B2 (ja) * 2000-03-24 2010-03-31 ソニー株式会社 半導体装置の製造方法
JP2002076267A (ja) * 2000-08-22 2002-03-15 Hitachi Ltd 無線送受信装置
JP2004085526A (ja) * 2001-12-05 2004-03-18 Renesas Technology Corp 半導体装置
JP2004053276A (ja) * 2002-07-16 2004-02-19 Fujitsu Ltd 半導体装置および半導体集積回路
JP3867639B2 (ja) * 2002-07-31 2007-01-10 株式会社デンソー 混成集積回路装置
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