JP2004079571A - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP2004079571A JP2004079571A JP2002233686A JP2002233686A JP2004079571A JP 2004079571 A JP2004079571 A JP 2004079571A JP 2002233686 A JP2002233686 A JP 2002233686A JP 2002233686 A JP2002233686 A JP 2002233686A JP 2004079571 A JP2004079571 A JP 2004079571A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- chip
- fuse
- repair data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】不良アドレスを記録した回路を別のチップ化することで、小型化が可能な半導体集積回路装置を得る。
【解決手段】不良アドレスを記録したヒューズ回路２３と、アクセスしたいアドレスを出力するロジック回路２と、ロジック回路２から出力されたアドレスとヒューズ回路２３に記録された不良アドレスとの比較結果に応じて、不良アドレス以外のアドレスにアクセスされるように制御するメモリ回路２４とを備え、ヒューズ回路２３をヒューズ回路チップ２１に搭載し、ロジック回路２およびメモリ回路２４をヒューズ回路チップ２１とは異なる混載チップ２２に搭載して、ヒューズ回路チップ２１および混載チップ２２を１つのパッケージに収納した。
【選択図】 図１
【解決手段】不良アドレスを記録したヒューズ回路２３と、アクセスしたいアドレスを出力するロジック回路２と、ロジック回路２から出力されたアドレスとヒューズ回路２３に記録された不良アドレスとの比較結果に応じて、不良アドレス以外のアドレスにアクセスされるように制御するメモリ回路２４とを備え、ヒューズ回路２３をヒューズ回路チップ２１に搭載し、ロジック回路２およびメモリ回路２４をヒューズ回路チップ２１とは異なる混載チップ２２に搭載して、ヒューズ回路チップ２１および混載チップ２２を１つのパッケージに収納した。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、メモリ回路の不良ビットを救済して歩留まりを改善する用途のプログラム回路、あるいは製造パラメータの変動を補償して内部回路特性を最適値に設定する用途等のプログラム回路を有する半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
図１９は従来の半導体集積回路装置を示すブロック図であり、図において、１はチップ、２はチップ１に搭載されたロジック回路、３はヒューズ内蔵メモリ回路である。ロジック回路２において、４はメモリコントロール回路である。ヒューズ内蔵メモリ回路３において、５はヒューズ回路、６はヒューズ判定回路、７は比較回路、８はメモリ回路である。
図２０は従来のチップを示す概略図である。
図２１は従来のヒューズ内蔵メモリ回路を示す概略図であり、図において、１１はメモリセル部、１２は電源回路部、１３はロウコントロール部、１４は制御部、１５はデータバス部、１６はヒューズである。
図１９から図２１は、メモリ回路とロジック回路との混載チップにおいて、メモリの不良ビットを救済するために、不良アドレスを保存するプログラム回路を使用した例について示したものである。
従来の技術では、プログラム回路としてヒューズ回路５を使用している。そして、そのヒューズ回路５を、ロジック回路２とヒューズ内蔵メモリ回路３とを混載したチップ１と同じチップ内に、１チップで設けている。
【０００３】
次に動作について説明する。
メモリ回路８のテスト後に、ヒューズ回路５に不良救済のための不良アドレスの全体（縮退している場合は一部）であるリぺアデータをブロー（カット）により記録する。通常動作では、ロジック回路２にあるメモリコントロール回路４は、ヒューズ内蔵メモリ回路３の比較回路７にアドレスを、ヒューズ部分を除くメモリ回路（スペア回路を含む）８にコントロール信号、ライトデータを出力する。それに同期して、ヒューズ回路５、ヒューズ判定回路６からリペアデータを発生させ、比較回路７によりメモリコントロール回路４からのアドレスの全体（縮退している場合は一部）と比較し、スペアを含むアドレスをヒューズ部分を除くメモリ回路（スペア回路を含む）８に送る。
このことにより、不良アドレス以外の部分のメモリ回路８にアクセスすることができ、不良の救済ができる。
【０００４】
【発明が解決しようとする課題】
従来の半導体集積回路装置は以上のように構成されているので、ヒューズ回路５の部分には、ブローのダメージのため、別の配線をすることができなかった。この配線の制約のため、ロジック回路２およびヒューズ内蔵メモリ回路３の面積が大きくなったり、全体の配線層の数を増やす必要が生じるなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、不良アドレスを記録した回路を別のチップ化することで、小型化あるいは低コスト化が可能な半導体集積回路装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、ヒューズ回路を第１のチップに搭載し、ロジック回路およびメモリ回路を第２のチップに搭載するようにしたものである。
【０００７】
この発明に係る半導体集積回路装置は、第１のチップと第２のチップとをワイヤボンディングにより接続するようにしたものである。
【０００８】
この発明に係る半導体集積回路装置は、第１のチップと第２のチップとをバンプボンディングにより接続するようにしたものである。
【０００９】
この発明に係る半導体集積回路装置は、ヒューズ回路を、一端が第１のパッドに接続され、他端が電源あるいはグランドに接続されたヒューズから構成したものである。
【００１０】
この発明に係る半導体集積回路装置は、メモリ回路において、リセット直後に、ヒューズ回路に記録されたリペアデータをシリアルに読み出すと共に、シリアルに保存し、通常動作時に、ロジック回路から出力されるアドレスとシリアルに保存したリペアデータに対応する不良アドレスとを比較して、その比較結果に応じて制御するようにしたものである。
【００１１】
この発明に係る半導体集積回路装置は、メモリ回路において、ヒューズ回路に記録されたリペアデータをシリアルに読み出すヒューズ判定回路と、ヒューズ判定回路により読み出されたリペアデータを受け取るリペアデータロード回路と、リペアデータロード回路により受け取られたリペアデータをシリアルに保存するリペアデータラッチ回路と、ヒューズ判定回路、リペアデータロード回路およびリペアデータラッチ回路に、各種制御信号を供給するリペアデータロード制御回路と、ロジック回路から出力されるアドレスとリペアデータラッチ回路にシリアルに保存されたリペアデータに対応する不良アドレスとを比較して、その比較結果に応じて制御する比較回路とを備えたものである。
【００１２】
この発明に係る半導体集積回路装置は、ヒューズ回路を搭載した第１のチップを、最適な数だけ最適な部分に設け、第２のチップと共に１つのパッケージに収納するようにしたものである。
【００１３】
この発明に係る半導体集積回路装置は、不揮発性メモリを第１のチップに搭載し、ロジック回路およびメモリ回路を第２のチップに搭載するようにしたものである。
【００１４】
この発明に係る半導体集積回路装置は、ロジック回路において、メモリ回路に書き込んだデータと同一アドレスから読み出したデータとを比較して、一致しない場合には、その不良アドレスに対応するリペアデータを不揮発性メモリに記録するセルフテスト回路を備えるようにしたものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路装置を示すブロック図であり、図において、２１はヒューズ回路チップ（第１のチップ）、２２はメモリ回路とロジック回路の混載チップ（第２のチップ）である。
ヒューズ回路チップ２１において、２３は不良アドレスに対応するリペアデータを記録したヒューズ回路である。
また、混載チップ２２において、２はロジック回路、２４はメモリ回路である。ロジック回路２において、４はアドレス、ライトデータ、コントロール信号を出力するメモリコントロール回路である。メモリ回路２４において、６はヒューズ回路２３のヒューズカットまたはヒューズ非カットを判定し、リペアデータを読み出すヒューズ判定回路、７はメモリコントロール回路４から出力されるアドレスとヒューズ判定回路６によって読み出されたリペアデータに対応する不良アドレスとを比較して、その比較結果に応じて不良アドレス以外のアドレスにアクセスされるように制御する比較回路、２５はメモリ回路（スペア回路を含む）である。
【００１６】
次に動作について説明する。
図１に示したように、ヒューズ回路２３を独立したヒューズ回路チップ２１に搭載し、メモリ回路とロジック回路の混載チップ２２と共に１つのパッケージに収納する。
ヒューズ回路チップ２１において、ヒューズ回路２３にはメモリ回路２５の不良アドレスに対応するリペアデータが、ヒューズのカットまたは非カットにより記録されている。
混載チップ２２において、ヒューズ判定回路６は、ヒューズ回路２３におけるヒューズのカットまたは非カットを判定し、リペアデータを読み出す。比較回路７は、メモリコントロール回路４から出力されるアドレスとヒューズ判定回路６によって読み出されたリペアデータに対応する不良アドレスとを比較して、一致しない場合は、メモリ回路２５のその指定されたアドレスにアクセスし、一致する場合には、メモリ回路２５のスペア回路のアドレスにアクセスされるように制御する。その結果、メモリ回路２５の不良アドレス以外のアドレスにアクセスされるように制御し、メモリ回路の不良救済することができる。
【００１７】
以上のように、この実施の形態１によれば、従来の技術のヒューズ回路では、ブローのダメージのため、別の配線をすることができなかったが、ヒューズ回路２３を別のチップに搭載することで、メモリ回路２４上の配線の制約がなくなり、メモリ回路２４自身およびロジック回路２の配線に使用可能となり、チップサイズを縮小あるいは配線層の数を少なくできる。
なお、上記実施の形態１では、メモリ回路とロジック回路の混載チップ２２を想定したが、製造パラメータの変動を補償して内部回路特性を最適値に設定する用途等のプログラム回路を有し、そのプログラム回路としてヒューズ回路２３を使用する回路を対象としても良い。
【００１８】
実施の形態２．
図２はこの発明の実施の形態２によるチップを示す概略図であり、図において、２１は上層チップとして設けられたヒューズ回路チップ（フェイスアップ）、２２は下層チップとして設けられたメモリ回路とロジック回路の混載チップである。その混載チップ２２において、２はロジック回路、２４はメモリ回路である。２６はヒューズ、２７はパッド、２８はワイヤーである。
図３はチップを示す断面図であり、図２の断面を示したものである。
その他の構成については、実施の形態１と同一である。
【００１９】
次に動作について説明する。
この実施の形態２では、図２および図３に示したように、メモリ回路とロジック回路の混載チップ２２を下層チップとし、ヒューズ回路チップ２１を上層チップとして２段構成にし、それら混載チップ２２とヒューズ回路チップ２１とのパッド２７間をワイヤボンディングにより接続するようにしたものである。
ワイヤボンディングにより接続することにより、容易に接続することができる。
【００２０】
実施の形態３．
図４はこの発明の実施の形態３によるチップを示す概略図であり、図において、２１は上層チップとして設けられたヒューズ回路チップ（フェイスダウン）、２２は下層チップとして設けられたメモリ回路とロジック回路の混載チップである。その混載チップ２２において、２はロジック回路、２４はメモリ回路である。２９はヒューズ、３０はパッド、３１はバンプである。
図５は混載チップのみを示す概略図である。
図６はチップを示す断面図であり、図４の断面を示したものである。
その他の構成については、実施の形態１と同一である。
【００２１】
次に動作について説明する。
この実施の形態３では、図４から図６に示したように、メモリ回路とロジック回路の混載チップ２２を下層チップとし、ヒューズ回路チップ２１を上層チップとして２段構成にし、それら混載チップ２２とヒューズ回路チップ２１とのパッド３０間をバンプボンディングにより接続するようにしたものである。
バンプボンディングにより接続することにより、回路間の配線長を短く、そして低負荷で接続が可能である。ヒューズ回路２３をメモリ回路２４中で必要な回路（ヒューズ判定回路６）の近くに作成することにより、高速化に対応可能である。
【００２２】
実施の形態４．
図７はこの発明の実施の形態４による半導体集積回路装置のヒューズ回路およびヒューズ判定回路を示す回路図であり、図において、ヒューズ回路２３における３２Ａ〜３２Ｎはヒューズ、３３Ａ〜３３Ｎはヒューズ３２Ａ〜３２Ｎの一端が接続されたパッド（第１のパッド）、３４はヒューズ３２Ａ〜３２Ｎの他端が接続されたパッド、３５はパッド３４およびグランドＧＮＤに接続されたパッド、３６Ａ〜３６Ｎは混載チップ２４側のパッド（第２のパッド）、３７Ａ〜３７Ｎはパッド３３Ａ〜３３Ｎとパッド３６Ａ〜３６Ｎとを接続するワイヤーである。また、ヒューズ判定回路６において、ＶＤＤは電源、ＰＴｒ１，ＰＴｒ２はＰチャネルトランジスタ、ＮＴｒはＮチャネルトランジスタ、ＩＮＶ１，ＩＮＶ２はインバータ、ＮＡ１，ＮＢ１，ＮＡＮ，ＮＢＮはノードを示したものである。
図８はリセット時とリセット解除時における各ノードの電位レベルを示す真理値表図である。
図９はヒューズ回路チップを示す平面図であり、図において、３８ａはパッド、３８ｂはパッド開口部、３９ａはヒューズ、３９ｂはヒューズ開口部である。
図１０はヒューズ回路チップを示す断面図である。
図７から図１０に示したように、ヒューズ回路チップ２１は、ヒューズと配線とパッドのみのヒューズ回路によって構成される。
ヒューズ判定回路６は、メモリ回路とロジック回路の混載チップ２２側に配置される。図７ではヒューズ判定回路６のみを示したものである。ヒューズ回路チップ２１と混載チップ２２とのパッド間は、ワイヤー３７Ａ〜３７Ｎまたはバンプによって接続される。
【００２３】
次に動作について説明する。
メモリ回路２５のテスト後、ヒューズ回路２３に不良救済のための不良アドレス全体（縮退している場合は一部）であるリペアデータをブローにより記録する。
リセット時（ＺＲＥＳＥＴ＝“Ｌ”）には、ヒューズカットあるいはヒューズ非カットであっても、ヒューズ判定回路６のノードＮＡ１は、“Ｈ”レベルとなる（ＺＲＥＳＥＴ＝“Ｌ”により、ＮＴｒがオフ、ＰＴｒ１がオンするため）。また、ＩＮＶ１とＰＴｒ２によりデータがハーフラッチされ、ノードＮＢ１は、“Ｌ”レベルとなる。ヒューズデータ出力ＦＤＡＴＡ１は、ＩＮＶ２により“Ｈ”レベルとなる。
通常動作時にはリセット解除（ＺＲＥＳＥＴ＝“Ｈ”）され、ヒューズカットまたはヒューズ非カットにより、データが変化する。ヒューズカットの場合では、ヒューズ判定回路６のノードＮＡ１は、“Ｈ”レベルを維持し、ノードＮＢ１は、“Ｌ”レベル、ヒューズデータ出力ＦＤＡＴＡ１は、“Ｈ”レベルを維持する（ヒューズカットのため、ＮＴｒのソース側がグランドＧＮＤに接続されていないため）。ヒューズ非カットの場合では、リセット解除によりＺＲＥＳＥＴ＝“Ｈ”となり、ＮＴｒがオンし、ヒューズ３２Ａを通してグランドＧＮＤに接続されているため、ヒューズ判定回路６のノードＮＡ１は、“Ｌ”レベルとなり、ノードＮＢ１は、“Ｈ”レベル、ヒューズデータ出力ＦＤＡＴＡ１は、“Ｌ”レベルに変る。以上、図８に示した真理値表の通りである。
したがって、通常動作時にはリセット解除（ＺＲＥＳＥＴ＝“Ｈ”）され、ヒューズデータ出力ＦＤＡＴＡ１は、ヒューズカットまたはヒューズ非カットに応じた論理レベルに設定される。このヒューズデータ出力ＦＤＡＴＡ１を次段の対象回路に印加し、所望の内部回路動作を実現することができる。
【００２４】
以上のように、この実施の形態４によれば、図９および図１０に示したように、ヒューズ回路チップ２１は、トランジスタを使用せずに、１つの配線層で作成することが可能となる。ヒューズ回路チップ２１は、製作工程を最小限にすることができ、低コスト、短納期で製作が可能となる。
なお、図の例では、ヒューズには、グランドが接続される構成としたが、電源ＶＤＤとグランドＧＮＤ、ＰＴｒとＮＴｒを反対にした回路構成を採るものであっても良い。
また、図の例では、グランドＧＮＤは、メモリ回路とロジック回路の混載チップ２２より供給されているが、ヒューズ回路チップ２１よりヒューズ回路２３に直接に供給するようにしても良い。
【００２５】
実施の形態５．
図１１はこの発明の実施の形態５による半導体集積回路装置を示すブロック図であり、図において、メモリ回路２４における４１はヒューズ回路２３に記録されたリペアデータをシリアルに読み出すヒューズ判定回路、４２はヒューズ判定回路４１により読み出されたリペアデータを受け取るリペアデータロード回路、４３はリペアデータロード回路４２により受け取られたリペアデータをシリアルに保存するリペアデータラッチ回路、４４はヒューズ判定回路４１、リペアデータロード回路４２およびリペアデータラッチ回路４３に、各種制御信号を供給するリペアデータロード制御回路である。
７はメモリコントロール回路４から出力されるアドレスとリペアデータラッチ回路４３にシリアルに保存されたリペアデータに対応する不良アドレスとを比較して、その比較結果に応じてメモリ回路２５へのアクセスを制御する比較回路である。
その他の構成については、実施の形態１と同一である。
【００２６】
次に動作について説明する。
メモリ回路２５のテスト後、ヒューズ回路２３に不良救済のための不良アドレス全体（縮退している場合は一部）であるリペアデータをブローにより記録する。
リセット直後に、ヒューズ回路チップ２１のヒューズ回路２３に記録されたリペアデータを、メモリ回路とロジック回路の混載チップ２２のヒューズ判定回路４１によりシリアルにデータ判定（ヒューズカットまたはヒューズ非カットの判定）を行う。そして、その判定が行なわれたリペアデータを、リペアデータロード回路４２により受け取り、リペアデータラッチ回路４３に転送し、シリアルに保存する。
通常動作時には、ロジック回路２にあるメモリコントロール回路４は、メモリ回路２４の比較回路７にアドレスを、メモリ回路（スペア回路を含む）２５にコントロール信号、ライトデータを出力する。それに同期して、リペアデータラッチ回路４３よりリペアデータを発生させ、比較回路７によりメモリコントロール回路４よりのアドレスの全体（縮退している場合は一部）と比較し、スペアを含むアドレスをメモリ回路２５に送る。これにより不良アドレス以外の部分のメモリにアクセスすることができ、不良の救済を実施する。ヒューズ判定回路４１、リペアデータロード回路４２、リペアデータラッチ回路４３は、リペアデータロード制御回路４４からの制御信号により以上のような動作を実施する。
【００２７】
以上のように、この実施の形態５によれば、ヒューズ回路チップ２１とメモリ回路とロジック回路の混載チップ２２とを接続するパッドの数を、ヒューズの数だけ必要であったものを少なくすることができる。その結果、パッド面積を小さくすることができる。
【００２８】
実施の形態６．
図１２はこの発明の実施の形態６による半導体集積回路装置を示すブロック図であり、図のヒューズ回路チップ２１において、Ｈ１１〜Ｈ１４，Ｈ２１〜Ｈ２４，ＨＮ１〜ＨＮ４はそれぞれ並列接続されたヒューズ、３３−１〜３３−ＮはヒューズＨ１１〜Ｈ１４〜ＨＮ１〜ＨＮ４に接続されたパッドである。
メモリ回路とロジック回路の混載チップ２２において、３６−１〜３６−Ｎはパッド３３−１〜３３−Ｎに対応するパッド、３７−１〜３７−Ｎはワイヤーである。４１−１〜４１−Ｎはヒューズ判定回路、Ｂ１〜ＢＮはノードである。４２はリペアデータロード回路、４３−１〜４３−Ｎはリペアデータラッチ回路である。
４４はリペアデータロード制御回路であり、そのリペアデータロード制御回路４４において、４４ａは２ｂｉｔカウンタ、４４ｂはデコーダ、ＮＴｒ１〜ＮＴｒ４はＮチャネルトランジスタ、４４ｃはアンド回路である。Ａ１〜Ａ４はノードである。
以上、図１１に示した半導体集積回路装置をより具体化して示したものであり、その他の構成については図１１と同一である。
図１３はヒューズ判定回路の詳細を示す回路図であり、図７において示したヒューズ判定回路の内部構成と同一のものである。
図１４はこの発明の実施の形態６による半導体集積回路装置の動作を示すタイミングチャートである。
【００２９】
次に動作について説明する。
メモリ回路２５のテスト後、ヒューズ回路２３に不良救済のための不良アドレス全体（縮退している場合は一部）であるリペアデータをブローにより記録する。
混載チップ２２のリペアデータロード制御回路４４は、リペアデータを転送する時に使用するクロック信号であるＬＣＬＫを生成する。ＬＣＬＫはクロック信号ＣＬＫとリセット信号ＺＲＥＳＥＴとリペアデータ転送ｅｎａｂｌｅ信号ＺＬＯＡＤＥのアンドで作成される。ＺＬＯＡＤＥのノーマル状態は、“Ｈ”レベルとする。リセット直後、ＺＲＥＳＥＴが“Ｈ”レベルとなり、ＬＣＬＫがＣＬＫと同じ動作を始める。ＬＣＬＫに同期して、２ｂｉｔカウンタ４４ａは、出力ＣＯＵＴをカウントアップしていき、その出力ＣＯＵＴが入力されたデコーダ４４ｂはＤＯＵＴ１〜ＤＯＵＴ４の順番で“Ｈ”レベルのデータを出力し、ＮＴｒ１〜ＮＴｒ４の順番でオンさせ、ノードＡ１〜Ａ４の順番で“Ｌ”レベルにする。
ノードＡ１〜Ａ４の“Ｌ”レベルは、パッドとワイヤーを通じてヒューズ回路チップ２１に伝わる。ヒューズＨ１１〜Ｈ１４は順番に、ヒューズカット時にはハイインピーダンスを、ヒューズ非カット時には“Ｌ”レベルを、パッド３３−１に伝える。パッド３３−１の信号は、ワイヤー３７−１を通じて混載チップ２２のパッド３６−１にヒューズＨ１１〜Ｈ１４の順番で伝えられる。
ヒューズ判定回路４１−１では、シリアルにデータ判定（ヒューズカットまたはヒューズ非カットの判定）を行う。ヒューズ判定回路４１−１の動作は、上記実施の形態４に示したように、ヒューズデータ出力ＦＤＡＴＡ１は、ヒューズＨ１１〜Ｈ１４のヒューズカットまたはヒューズ非カットに応じた論理レベルとしてＬＣＬＫに同期して順番に出力される。同様に、ヒューズデータ出力ＦＤＡＴＡ２〜ＦＤＡＴＡＮは、ヒューズＨ２１〜Ｈ２４、ＨＮ１〜ＨＮ４のヒューズカットまたはヒューズ非カットに応じた論理レベルとしてＬＣＬＫに同期して順番に出力される。
図１４では一例として、ヒューズデータ出力ＦＤＡＴＡ１の信号の流れをタイミングチャートで示している。図１４の例では、ヒューズＨ１１とＨ１２を非カット、Ｈ１３とＨ１４をカットした場合を示している。その判定を行ったリペアデータをリペアデータロード回路４２により受け取り、リペアデータラッチ回路４３に転送し、シリアルに保存していく。通常動作時の動作は、上記実施の形態５と同様である。
【００３０】
以上のように、この実施の形態６によれば、ヒューズ回路チップ２１とメモリ回路とロジック回路の混載チップ２２とを接続するパッドの数を、ヒューズの数だけ必要であったものを少なくすることができる。その結果、パッド総面積を小さくすることができる。そして、上記実施の形態４と同様に、ヒューズ回路チップ２１は、トランジスタを使用せずに１つの配線層で作成することが可能である。ヒューズ回路チップ２１は、製作工程を最小限にすることができ、低コスト、短納期での製作が可能である。
なお、図１２ではヒューズにグランドが接続された構成にしたが、グランドの代わりに電源を接続し、ＮＴｒの代わりにＰＴｒを接続した構成にしても良い。
【００３１】
実施の形態７．
図１５はこの発明の実施の形態７による半導体集積回路装置を示すブロック図であり、図において、２１ａ，２１ｂはヒューズ回路チップ（第１のチップ）、ヒューズ回路チップ２１ａ，２１ｂにおいて、２３ａ，２３ｂは不良アドレスに対応するリペアデータを記録したヒューズ回路である。
また、６ａ，６ｂはヒューズ回路２３ａ，２３ｂに対応して設けられ、ヒューズ回路２３ａ，２３ｂのヒューズカットまたはヒューズ非カットを判定し、リペアデータを読み出すヒューズ判定回路である。
図１６はチップを示す概略図であり、図において、２１ａ〜２１ｃは上層チップとして設けられたヒューズ回路チップ（フェイスアップ）、２２は下層チップとして設けられたメモリ回路とロジック回路の混載チップである。その混載チップ２２において、２はロジック回路、２４はメモリ回路である。２６はヒューズ、２７はパッド、２８はワイヤーである。
その他の構成については実施の形態１と同一である。
【００３２】
次に動作について説明する。
図１５に示したように、それぞれヒューズ回路２３ａ，２３ｂを搭載した複数のヒューズ回路チップ２１ａ，２１ｂを作成し、メモリ回路とロジック回路の混載チップ２２と共に１つのパッケージに収納する。
【００３３】
以上のように、この実施の形態７によれば、ヒューズ回路２３を搭載したヒューズ回路チップ２１を、最適な数だけ最適な部分に設け、混載チップ２２と共に１つのパッケージに収納するようにしたので、最適な数だけ最適な部分に設けることで、チップの面積を縮小することができる。また、ヒューズ回路チップ２１は、混載チップ２２に合わせてヒューズの位置をカスタマイズする必要がなく、ヒューズを規則的に置いたチップで対応できるため、汎用化が可能になる。
【００３４】
実施の形態８．
図１７はこの発明の実施の形態８による半導体集積回路装置を示すブロック図であり、図において、５１は不揮発性メモリチップ（第１のチップ）である。不揮発性メモリチップ５１において、５２は不良アドレスに対応するリペアデータを記録した不揮発性メモリである。
また、ロジック回路２において、５３は不揮発性メモリ５２に不揮発性メモリアドレス、不揮発性メモリコントロール信号を出力する不揮発性メモリコントロール回路である。
この実施の形態８では、フラッシュＥＥＰＲＯＭ、ＭＲＡＭ、ＦｅＲＡＭ等の不揮発性メモリを独立したチップで作成し、メモリ回路とロジック回路の混載チップ２２と１パッケージ化する。そして、メモリ（メモリ回路）の不良ビットを救済して歩留まりを改善する、内部回路特性を製造パラメータの変動を補償して最適値に設定する等の用途のプログラム回路として使用する。図では、メモリ回路２５の不良ビットを救済するために使用するリペアデータを格納するプログラム回路として不揮発性メモリ５２を使用している。
その他の構成については、実施の形態１と同一である。
【００３５】
次に動作について説明する。
メモリ回路２５のテスト後に、不揮発性メモリ５２に不良救済のための不良アドレスの全体（縮退している場合は一部）であるリペアデータを記録させる。通常動作では、ロジック回路２にあるメモリコントロール回路４は、メモリ回路２４にアドレス、コントロール信号、ライトデータを出力する。それに同期して、ロジック回路２にある不揮発性メモリコントロール回路５３は、不揮発性メモリ５２に不揮発性メモリアドレスと不揮発性メモリコントロール信号を出力し、不揮発性メモリ５２よりリペアデータを発生させる。
比較回路７は、メモリコントロール回路４から出力されるアドレスと不揮発性メモリ５２からのリペアデータに対応する不良アドレスとを比較して、一致しない場合は、メモリ回路２５のその指定されたアドレスにアクセスし、一致する場合には、メモリ回路２５のスペア回路のアドレスにアクセスされるように制御する。その結果、メモリ回路２５の不良アドレス以外のアドレスにアクセスされるように制御し、メモリ回路の不良救済することができる。
【００３６】
以上のように、この実施の形態８によれば、１チップで不揮発性メモリを含めて搭載した場合は、プロセスが複雑になるため、コストが高く納期も長くなり性能も最適化できなかったが、その不揮発性メモリ５２を別のチップ化することで、低コストで短納期で性能を最適化できる。
【００３７】
実施の形態９．
図１８はこの発明の実施の形態９による半導体集積回路装置を示すブロック図であり、図において、５４はメモリ回路２５に書き込んだデータと同一アドレスから読み出したデータとを比較して、一致しない場合には、その不良アドレスに対応するリペアデータを不揮発性メモリ５２に記録するＢＩＳＴ回路（セルフテスト回路）、５５〜５７はマルチプレクサ、５８は比較回路である。
その他の構成については、実施の形態８と同一である。
【００３８】
次に動作について説明する。
欠陥救済方法は、セルフテストモード、通常モードの２段階よりなっている。セルフテストモードへの変換は、メモリコントロール回路４からのＢＩＳＴイネーブル信号をｅｎａｂｌｅとすることにより制御される。セルフテストモードへの変換後、ＢＩＳＴ回路５４は、各マルチプレクサを通して、メモリ回路２５にＢＩＳＴ用アドレス（スペアを含む）、ＢＩＳＴ用ライトデータ、ＢＩＳＴ用コントロール信号を出力し、メモリ回路２５に対してデータのライトとリードを行う。ＢＩＳＴ回路５４は、メモリ回路２５よりマルチプレクサ５６を通してリードデータを読み、ライトデータと比較する。一致しなければ（不良と判定すれば）、そのアドレス（冗長している場合はアドレスの一部となる）であるリペアデータとＦＡＩＬ信号とを不揮発性メモリコントロール回路５３に送る。ＦＡＩＬ信号は、不揮発性メモリコントロール回路５３の不揮発性メモリ５２への書き込みをイネーブルにする信号の役目をする。不揮発性メモリコントロール回路５３よりリペアデータ、不揮発性メモリアドレス、不揮発性メモリコントロール信号が不揮発性メモリ５２に出力され、リペアデータを不揮発性メモリ５２で保存する。
通常モードでは、メモリコントロール回路４は、マルチプレクサ５５を通してメモリ回路２５にライトデータ、コントロール信号を出力する。そして、メモリコントロール回路４は、不揮発性メモリコントロール回路５３にアドレスを出力する。不揮発性メモリコントロール回路５３は、不揮発性メモリアドレス、不揮発性メモリコントロール信号を不揮発性メモリ５２に出力し、不揮発性メモリ５２は、リペアデータを比較回路５８に出力する。比較回路５８では、メモリコントロール回路４からのアドレスと比較し、スペアを含むアドレスデータをマルチプレクサ５７を通してメモリ回路２５に送る。
このことにより、不良アドレス以外の部分のメモリ回路２５にアクセスすることができ、不良の救済ができる。
【００３９】
以上のように、この実施の形態９によれば、ＢＩＳＴ回路（セルフテスト回路）５４をロジック回路２に内蔵することにより、パッケージ後のＢＩＳＴ結果に従い、半導体集積回路装置の変動に対して不揮発性メモリ５２の内容変更を行い、不良を救済することができる。すなわち、パッケージ後の不良状況をフォローすることができる。
【００４０】
【発明の効果】
以上のように、この発明によれば、ヒューズ回路を第１のチップに搭載し、ロジック回路およびメモリ回路を第２のチップに搭載するように構成したので、不良アドレスに対応するリペアデータを記録したヒューズ回路は、ブロー（カット）のダメージのため別の配線をすることができなかったが、そのヒューズ回路を別のチップ化することで、ロジック回路およびメモリ回路の配線に制約がなくなり、チップサイズの縮小あるいは配線層の数を少なくでき、小型化できる効果がある。
【００４１】
この発明によれば、第１のチップと第２のチップとをワイヤボンディングにより接続するように構成したので、容易に接続することができる効果がある。
【００４２】
この発明によれば、第１のチップと第２のチップとをバンプボンディングにより接続するように構成したので、配線長を短く、低負荷で接続可能となり、ヒューズ回路とメモリ回路とを近くに配置することで、高速化に対応できる効果がある。
【００４３】
この発明によれば、ヒューズ回路を、一端が第１のパッドに接続され、他端が電源あるいはグランドに接続されたヒューズから構成したので、ヒューズ回路を搭載する第１のチップは、トランジスタを使用せずに、１つの配線層で作成することができ、製作工程を最小限にし、低コスト、短納期で製作できる効果がある。
【００４４】
この発明によれば、メモリ回路において、リセット直後に、ヒューズ回路に記録されたリペアデータをシリアルに読み出すと共に、シリアルに保存し、通常動作時に、ロジック回路から出力されるアドレスとシリアルに保存したリペアデータに対応する不良アドレスとを比較して、その比較結果に応じて制御するように構成したので、第１のチップと第２のチップとを接続するパッドの数を、ヒューズの数だけ必要であったものを少なくすることができ、その結果、パッド総面積を小さくすることができる効果がある。
【００４５】
この発明によれば、メモリ回路において、ヒューズ回路に記録されたリペアデータをシリアルに読み出すヒューズ判定回路と、ヒューズ判定回路により読み出されたリペアデータを受け取るリペアデータロード回路と、リペアデータロード回路により受け取られたリペアデータをシリアルに保存するリペアデータラッチ回路と、ヒューズ判定回路、リペアデータロード回路およびリペアデータラッチ回路に、各種制御信号を供給するリペアデータロード制御回路と、ロジック回路から出力されるアドレスとリペアデータラッチ回路にシリアルに保存されたリペアデータに対応する不良アドレスとを比較して、その比較結果に応じて制御する比較回路とを備えるように構成したので、第１のチップと第２のチップとを接続するパッドの数を、ヒューズの数だけ必要であったものを少なくすることができ、その結果、パッド総面積を小さくすることができる効果がある。
【００４６】
この発明によれば、ヒューズ回路を搭載した第１のチップを、最適な数だけ最適な部分に設け、第２のチップと共に１つのパッケージに収納するように構成したので、最適な数だけ最適な部分に設けることで、チップの面積を縮小することができる。また、第１のチップは、第２のチップに合わせてヒューズの位置をカスタマイズする必要がなく、ヒューズを規則的に置いたチップで対応できるため、汎用化が可能になる効果がある。
【００４７】
この発明によれば、不揮発性メモリを第１のチップに搭載し、ロジック回路およびメモリ回路を第２のチップに搭載するように構成したので、１チップで不揮発性メモリを含めて搭載した場合は、プロセスが複雑になるため、コストが高く納期も長くなり性能も最適化できなかったが、その不揮発性メモリを別のチップ化することで、低コストで短納期で性能を最適化できる効果がある。
【００４８】
この発明によれば、ロジック回路において、メモリ回路に書き込んだデータと同一アドレスから読み出したデータとを比較して、一致しない場合には、その不良アドレスに対応するリペアデータを不揮発性メモリに記録するセルフテスト回路を備えるように構成したので、パッケージ後のセルフテスト結果に従い、装置の変動に対して不揮発性メモリの内容変更を行い、不良を救済することができる。すなわち、パッケージ後の不良状況をフォローすることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体集積回路装置を示すブロック図である。
【図２】この発明の実施の形態２によるチップを示す概略図である。
【図３】チップを示す断面図である。
【図４】この発明の実施の形態３によるチップを示す概略図である。
【図５】混載チップのみを示す概略図である。
【図６】チップを示す断面図である。
【図７】この発明の実施の形態４による半導体集積回路装置のヒューズ回路およびヒューズ判定回路を示す回路図である。
【図８】リセット時とリセット解除時における各ノードの電位レベルを示す真理値表図である。
【図９】ヒューズ回路チップを示す平面図である。
【図１０】ヒューズ回路チップを示す断面図である。
【図１１】この発明の実施の形態５による半導体集積回路装置を示すブロック図である。
【図１２】この発明の実施の形態６による半導体集積回路装置を示すブロック図である。
【図１３】ヒューズ判定回路の詳細を示す回路図である。
【図１４】この発明の実施の形態６による半導体集積回路装置の動作を示すタイミングチャートである。
【図１５】この発明の実施の形態７による半導体集積回路装置を示すブロック図である。
【図１６】チップを示す概略図である。
【図１７】この発明の実施の形態８による半導体集積回路装置を示すブロック図である。
【図１８】この発明の実施の形態９による半導体集積回路装置を示すブロック図である。
【図１９】従来の半導体集積回路装置を示すブロック図である。
【図２０】従来のチップを示す概略図である。
【図２１】従来のヒューズ内蔵メモリ回路を示す概略図である。
【符号の説明】
２ ロジック回路、４ メモリコントロール回路、６，６ａ，６ｂ，４１，４１−１〜４１−Ｎ ヒューズ判定回路、７，５８ 比較回路、２１，２１ａ〜２１ｃ ヒューズ回路チップ（第１のチップ）、２２ 混載チップ（第２のチップ）、２３，２３ａ，２３ｂ ヒューズ回路、２４ メモリ回路、２５ メモリ回路（スペア回路を含む）、２６，２９，３２Ａ〜３２Ｎ，３９ａ，Ｈ１１〜Ｈ１４，Ｈ２１〜Ｈ２４，ＨＮ１〜ＨＮ４ ヒューズ、２７，３０，３４，３５，３８ａ，３３−１〜３３−Ｎ，３６−１〜３６−Ｎ パッド、２８，３７Ａ〜３７Ｎ，３７−１〜３７−Ｎ ワイヤー、３１ バンプ、３３Ａ〜３３Ｎ パッド（第１のパッド）、３６Ａ〜３６Ｎ パッド（第２のパッド）、３８ｂ パッド開口部、３９ｂ ヒューズ開口部、４２ リペアデータロード回路、４３，４３−１〜４３−Ｎ リペアデータラッチ回路、４４ リペアデータロード制御回路、４４ａ ２ｂｉｔカウンタ、４４ｂ デコーダ、４４ｃ アンド回路、５１ 不揮発性メモリチップ（第１のチップ）、５２ 不揮発性メモリ、５３ 不揮発性メモリコントロール回路、５４ ＢＩＳＴ回路（セルフテスト回路）、５５〜５７ マルチプレクサ、Ａ１〜Ａ４，Ｂ１〜ＢＮ，ＮＡ１，ＮＢ１，ＮＡＮ，ＮＢＮ ノード、ＩＮＶ１，ＩＮＶ２ インバータ、ＮＴｒ，ＮＴｒ１〜ＮＴｒ４ Ｎチャネルトランジスタ、ＰＴｒ１，ＰＴｒ２ Ｐチャネルトランジスタ、ＶＤＤ 電源。
【発明の属する技術分野】
この発明は、メモリ回路の不良ビットを救済して歩留まりを改善する用途のプログラム回路、あるいは製造パラメータの変動を補償して内部回路特性を最適値に設定する用途等のプログラム回路を有する半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
図１９は従来の半導体集積回路装置を示すブロック図であり、図において、１はチップ、２はチップ１に搭載されたロジック回路、３はヒューズ内蔵メモリ回路である。ロジック回路２において、４はメモリコントロール回路である。ヒューズ内蔵メモリ回路３において、５はヒューズ回路、６はヒューズ判定回路、７は比較回路、８はメモリ回路である。
図２０は従来のチップを示す概略図である。
図２１は従来のヒューズ内蔵メモリ回路を示す概略図であり、図において、１１はメモリセル部、１２は電源回路部、１３はロウコントロール部、１４は制御部、１５はデータバス部、１６はヒューズである。
図１９から図２１は、メモリ回路とロジック回路との混載チップにおいて、メモリの不良ビットを救済するために、不良アドレスを保存するプログラム回路を使用した例について示したものである。
従来の技術では、プログラム回路としてヒューズ回路５を使用している。そして、そのヒューズ回路５を、ロジック回路２とヒューズ内蔵メモリ回路３とを混載したチップ１と同じチップ内に、１チップで設けている。
【０００３】
次に動作について説明する。
メモリ回路８のテスト後に、ヒューズ回路５に不良救済のための不良アドレスの全体（縮退している場合は一部）であるリぺアデータをブロー（カット）により記録する。通常動作では、ロジック回路２にあるメモリコントロール回路４は、ヒューズ内蔵メモリ回路３の比較回路７にアドレスを、ヒューズ部分を除くメモリ回路（スペア回路を含む）８にコントロール信号、ライトデータを出力する。それに同期して、ヒューズ回路５、ヒューズ判定回路６からリペアデータを発生させ、比較回路７によりメモリコントロール回路４からのアドレスの全体（縮退している場合は一部）と比較し、スペアを含むアドレスをヒューズ部分を除くメモリ回路（スペア回路を含む）８に送る。
このことにより、不良アドレス以外の部分のメモリ回路８にアクセスすることができ、不良の救済ができる。
【０００４】
【発明が解決しようとする課題】
従来の半導体集積回路装置は以上のように構成されているので、ヒューズ回路５の部分には、ブローのダメージのため、別の配線をすることができなかった。この配線の制約のため、ロジック回路２およびヒューズ内蔵メモリ回路３の面積が大きくなったり、全体の配線層の数を増やす必要が生じるなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、不良アドレスを記録した回路を別のチップ化することで、小型化あるいは低コスト化が可能な半導体集積回路装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、ヒューズ回路を第１のチップに搭載し、ロジック回路およびメモリ回路を第２のチップに搭載するようにしたものである。
【０００７】
この発明に係る半導体集積回路装置は、第１のチップと第２のチップとをワイヤボンディングにより接続するようにしたものである。
【０００８】
この発明に係る半導体集積回路装置は、第１のチップと第２のチップとをバンプボンディングにより接続するようにしたものである。
【０００９】
この発明に係る半導体集積回路装置は、ヒューズ回路を、一端が第１のパッドに接続され、他端が電源あるいはグランドに接続されたヒューズから構成したものである。
【００１０】
この発明に係る半導体集積回路装置は、メモリ回路において、リセット直後に、ヒューズ回路に記録されたリペアデータをシリアルに読み出すと共に、シリアルに保存し、通常動作時に、ロジック回路から出力されるアドレスとシリアルに保存したリペアデータに対応する不良アドレスとを比較して、その比較結果に応じて制御するようにしたものである。
【００１１】
この発明に係る半導体集積回路装置は、メモリ回路において、ヒューズ回路に記録されたリペアデータをシリアルに読み出すヒューズ判定回路と、ヒューズ判定回路により読み出されたリペアデータを受け取るリペアデータロード回路と、リペアデータロード回路により受け取られたリペアデータをシリアルに保存するリペアデータラッチ回路と、ヒューズ判定回路、リペアデータロード回路およびリペアデータラッチ回路に、各種制御信号を供給するリペアデータロード制御回路と、ロジック回路から出力されるアドレスとリペアデータラッチ回路にシリアルに保存されたリペアデータに対応する不良アドレスとを比較して、その比較結果に応じて制御する比較回路とを備えたものである。
【００１２】
この発明に係る半導体集積回路装置は、ヒューズ回路を搭載した第１のチップを、最適な数だけ最適な部分に設け、第２のチップと共に１つのパッケージに収納するようにしたものである。
【００１３】
この発明に係る半導体集積回路装置は、不揮発性メモリを第１のチップに搭載し、ロジック回路およびメモリ回路を第２のチップに搭載するようにしたものである。
【００１４】
この発明に係る半導体集積回路装置は、ロジック回路において、メモリ回路に書き込んだデータと同一アドレスから読み出したデータとを比較して、一致しない場合には、その不良アドレスに対応するリペアデータを不揮発性メモリに記録するセルフテスト回路を備えるようにしたものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路装置を示すブロック図であり、図において、２１はヒューズ回路チップ（第１のチップ）、２２はメモリ回路とロジック回路の混載チップ（第２のチップ）である。
ヒューズ回路チップ２１において、２３は不良アドレスに対応するリペアデータを記録したヒューズ回路である。
また、混載チップ２２において、２はロジック回路、２４はメモリ回路である。ロジック回路２において、４はアドレス、ライトデータ、コントロール信号を出力するメモリコントロール回路である。メモリ回路２４において、６はヒューズ回路２３のヒューズカットまたはヒューズ非カットを判定し、リペアデータを読み出すヒューズ判定回路、７はメモリコントロール回路４から出力されるアドレスとヒューズ判定回路６によって読み出されたリペアデータに対応する不良アドレスとを比較して、その比較結果に応じて不良アドレス以外のアドレスにアクセスされるように制御する比較回路、２５はメモリ回路（スペア回路を含む）である。
【００１６】
次に動作について説明する。
図１に示したように、ヒューズ回路２３を独立したヒューズ回路チップ２１に搭載し、メモリ回路とロジック回路の混載チップ２２と共に１つのパッケージに収納する。
ヒューズ回路チップ２１において、ヒューズ回路２３にはメモリ回路２５の不良アドレスに対応するリペアデータが、ヒューズのカットまたは非カットにより記録されている。
混載チップ２２において、ヒューズ判定回路６は、ヒューズ回路２３におけるヒューズのカットまたは非カットを判定し、リペアデータを読み出す。比較回路７は、メモリコントロール回路４から出力されるアドレスとヒューズ判定回路６によって読み出されたリペアデータに対応する不良アドレスとを比較して、一致しない場合は、メモリ回路２５のその指定されたアドレスにアクセスし、一致する場合には、メモリ回路２５のスペア回路のアドレスにアクセスされるように制御する。その結果、メモリ回路２５の不良アドレス以外のアドレスにアクセスされるように制御し、メモリ回路の不良救済することができる。
【００１７】
以上のように、この実施の形態１によれば、従来の技術のヒューズ回路では、ブローのダメージのため、別の配線をすることができなかったが、ヒューズ回路２３を別のチップに搭載することで、メモリ回路２４上の配線の制約がなくなり、メモリ回路２４自身およびロジック回路２の配線に使用可能となり、チップサイズを縮小あるいは配線層の数を少なくできる。
なお、上記実施の形態１では、メモリ回路とロジック回路の混載チップ２２を想定したが、製造パラメータの変動を補償して内部回路特性を最適値に設定する用途等のプログラム回路を有し、そのプログラム回路としてヒューズ回路２３を使用する回路を対象としても良い。
【００１８】
実施の形態２．
図２はこの発明の実施の形態２によるチップを示す概略図であり、図において、２１は上層チップとして設けられたヒューズ回路チップ（フェイスアップ）、２２は下層チップとして設けられたメモリ回路とロジック回路の混載チップである。その混載チップ２２において、２はロジック回路、２４はメモリ回路である。２６はヒューズ、２７はパッド、２８はワイヤーである。
図３はチップを示す断面図であり、図２の断面を示したものである。
その他の構成については、実施の形態１と同一である。
【００１９】
次に動作について説明する。
この実施の形態２では、図２および図３に示したように、メモリ回路とロジック回路の混載チップ２２を下層チップとし、ヒューズ回路チップ２１を上層チップとして２段構成にし、それら混載チップ２２とヒューズ回路チップ２１とのパッド２７間をワイヤボンディングにより接続するようにしたものである。
ワイヤボンディングにより接続することにより、容易に接続することができる。
【００２０】
実施の形態３．
図４はこの発明の実施の形態３によるチップを示す概略図であり、図において、２１は上層チップとして設けられたヒューズ回路チップ（フェイスダウン）、２２は下層チップとして設けられたメモリ回路とロジック回路の混載チップである。その混載チップ２２において、２はロジック回路、２４はメモリ回路である。２９はヒューズ、３０はパッド、３１はバンプである。
図５は混載チップのみを示す概略図である。
図６はチップを示す断面図であり、図４の断面を示したものである。
その他の構成については、実施の形態１と同一である。
【００２１】
次に動作について説明する。
この実施の形態３では、図４から図６に示したように、メモリ回路とロジック回路の混載チップ２２を下層チップとし、ヒューズ回路チップ２１を上層チップとして２段構成にし、それら混載チップ２２とヒューズ回路チップ２１とのパッド３０間をバンプボンディングにより接続するようにしたものである。
バンプボンディングにより接続することにより、回路間の配線長を短く、そして低負荷で接続が可能である。ヒューズ回路２３をメモリ回路２４中で必要な回路（ヒューズ判定回路６）の近くに作成することにより、高速化に対応可能である。
【００２２】
実施の形態４．
図７はこの発明の実施の形態４による半導体集積回路装置のヒューズ回路およびヒューズ判定回路を示す回路図であり、図において、ヒューズ回路２３における３２Ａ〜３２Ｎはヒューズ、３３Ａ〜３３Ｎはヒューズ３２Ａ〜３２Ｎの一端が接続されたパッド（第１のパッド）、３４はヒューズ３２Ａ〜３２Ｎの他端が接続されたパッド、３５はパッド３４およびグランドＧＮＤに接続されたパッド、３６Ａ〜３６Ｎは混載チップ２４側のパッド（第２のパッド）、３７Ａ〜３７Ｎはパッド３３Ａ〜３３Ｎとパッド３６Ａ〜３６Ｎとを接続するワイヤーである。また、ヒューズ判定回路６において、ＶＤＤは電源、ＰＴｒ１，ＰＴｒ２はＰチャネルトランジスタ、ＮＴｒはＮチャネルトランジスタ、ＩＮＶ１，ＩＮＶ２はインバータ、ＮＡ１，ＮＢ１，ＮＡＮ，ＮＢＮはノードを示したものである。
図８はリセット時とリセット解除時における各ノードの電位レベルを示す真理値表図である。
図９はヒューズ回路チップを示す平面図であり、図において、３８ａはパッド、３８ｂはパッド開口部、３９ａはヒューズ、３９ｂはヒューズ開口部である。
図１０はヒューズ回路チップを示す断面図である。
図７から図１０に示したように、ヒューズ回路チップ２１は、ヒューズと配線とパッドのみのヒューズ回路によって構成される。
ヒューズ判定回路６は、メモリ回路とロジック回路の混載チップ２２側に配置される。図７ではヒューズ判定回路６のみを示したものである。ヒューズ回路チップ２１と混載チップ２２とのパッド間は、ワイヤー３７Ａ〜３７Ｎまたはバンプによって接続される。
【００２３】
次に動作について説明する。
メモリ回路２５のテスト後、ヒューズ回路２３に不良救済のための不良アドレス全体（縮退している場合は一部）であるリペアデータをブローにより記録する。
リセット時（ＺＲＥＳＥＴ＝“Ｌ”）には、ヒューズカットあるいはヒューズ非カットであっても、ヒューズ判定回路６のノードＮＡ１は、“Ｈ”レベルとなる（ＺＲＥＳＥＴ＝“Ｌ”により、ＮＴｒがオフ、ＰＴｒ１がオンするため）。また、ＩＮＶ１とＰＴｒ２によりデータがハーフラッチされ、ノードＮＢ１は、“Ｌ”レベルとなる。ヒューズデータ出力ＦＤＡＴＡ１は、ＩＮＶ２により“Ｈ”レベルとなる。
通常動作時にはリセット解除（ＺＲＥＳＥＴ＝“Ｈ”）され、ヒューズカットまたはヒューズ非カットにより、データが変化する。ヒューズカットの場合では、ヒューズ判定回路６のノードＮＡ１は、“Ｈ”レベルを維持し、ノードＮＢ１は、“Ｌ”レベル、ヒューズデータ出力ＦＤＡＴＡ１は、“Ｈ”レベルを維持する（ヒューズカットのため、ＮＴｒのソース側がグランドＧＮＤに接続されていないため）。ヒューズ非カットの場合では、リセット解除によりＺＲＥＳＥＴ＝“Ｈ”となり、ＮＴｒがオンし、ヒューズ３２Ａを通してグランドＧＮＤに接続されているため、ヒューズ判定回路６のノードＮＡ１は、“Ｌ”レベルとなり、ノードＮＢ１は、“Ｈ”レベル、ヒューズデータ出力ＦＤＡＴＡ１は、“Ｌ”レベルに変る。以上、図８に示した真理値表の通りである。
したがって、通常動作時にはリセット解除（ＺＲＥＳＥＴ＝“Ｈ”）され、ヒューズデータ出力ＦＤＡＴＡ１は、ヒューズカットまたはヒューズ非カットに応じた論理レベルに設定される。このヒューズデータ出力ＦＤＡＴＡ１を次段の対象回路に印加し、所望の内部回路動作を実現することができる。
【００２４】
以上のように、この実施の形態４によれば、図９および図１０に示したように、ヒューズ回路チップ２１は、トランジスタを使用せずに、１つの配線層で作成することが可能となる。ヒューズ回路チップ２１は、製作工程を最小限にすることができ、低コスト、短納期で製作が可能となる。
なお、図の例では、ヒューズには、グランドが接続される構成としたが、電源ＶＤＤとグランドＧＮＤ、ＰＴｒとＮＴｒを反対にした回路構成を採るものであっても良い。
また、図の例では、グランドＧＮＤは、メモリ回路とロジック回路の混載チップ２２より供給されているが、ヒューズ回路チップ２１よりヒューズ回路２３に直接に供給するようにしても良い。
【００２５】
実施の形態５．
図１１はこの発明の実施の形態５による半導体集積回路装置を示すブロック図であり、図において、メモリ回路２４における４１はヒューズ回路２３に記録されたリペアデータをシリアルに読み出すヒューズ判定回路、４２はヒューズ判定回路４１により読み出されたリペアデータを受け取るリペアデータロード回路、４３はリペアデータロード回路４２により受け取られたリペアデータをシリアルに保存するリペアデータラッチ回路、４４はヒューズ判定回路４１、リペアデータロード回路４２およびリペアデータラッチ回路４３に、各種制御信号を供給するリペアデータロード制御回路である。
７はメモリコントロール回路４から出力されるアドレスとリペアデータラッチ回路４３にシリアルに保存されたリペアデータに対応する不良アドレスとを比較して、その比較結果に応じてメモリ回路２５へのアクセスを制御する比較回路である。
その他の構成については、実施の形態１と同一である。
【００２６】
次に動作について説明する。
メモリ回路２５のテスト後、ヒューズ回路２３に不良救済のための不良アドレス全体（縮退している場合は一部）であるリペアデータをブローにより記録する。
リセット直後に、ヒューズ回路チップ２１のヒューズ回路２３に記録されたリペアデータを、メモリ回路とロジック回路の混載チップ２２のヒューズ判定回路４１によりシリアルにデータ判定（ヒューズカットまたはヒューズ非カットの判定）を行う。そして、その判定が行なわれたリペアデータを、リペアデータロード回路４２により受け取り、リペアデータラッチ回路４３に転送し、シリアルに保存する。
通常動作時には、ロジック回路２にあるメモリコントロール回路４は、メモリ回路２４の比較回路７にアドレスを、メモリ回路（スペア回路を含む）２５にコントロール信号、ライトデータを出力する。それに同期して、リペアデータラッチ回路４３よりリペアデータを発生させ、比較回路７によりメモリコントロール回路４よりのアドレスの全体（縮退している場合は一部）と比較し、スペアを含むアドレスをメモリ回路２５に送る。これにより不良アドレス以外の部分のメモリにアクセスすることができ、不良の救済を実施する。ヒューズ判定回路４１、リペアデータロード回路４２、リペアデータラッチ回路４３は、リペアデータロード制御回路４４からの制御信号により以上のような動作を実施する。
【００２７】
以上のように、この実施の形態５によれば、ヒューズ回路チップ２１とメモリ回路とロジック回路の混載チップ２２とを接続するパッドの数を、ヒューズの数だけ必要であったものを少なくすることができる。その結果、パッド面積を小さくすることができる。
【００２８】
実施の形態６．
図１２はこの発明の実施の形態６による半導体集積回路装置を示すブロック図であり、図のヒューズ回路チップ２１において、Ｈ１１〜Ｈ１４，Ｈ２１〜Ｈ２４，ＨＮ１〜ＨＮ４はそれぞれ並列接続されたヒューズ、３３−１〜３３−ＮはヒューズＨ１１〜Ｈ１４〜ＨＮ１〜ＨＮ４に接続されたパッドである。
メモリ回路とロジック回路の混載チップ２２において、３６−１〜３６−Ｎはパッド３３−１〜３３−Ｎに対応するパッド、３７−１〜３７−Ｎはワイヤーである。４１−１〜４１−Ｎはヒューズ判定回路、Ｂ１〜ＢＮはノードである。４２はリペアデータロード回路、４３−１〜４３−Ｎはリペアデータラッチ回路である。
４４はリペアデータロード制御回路であり、そのリペアデータロード制御回路４４において、４４ａは２ｂｉｔカウンタ、４４ｂはデコーダ、ＮＴｒ１〜ＮＴｒ４はＮチャネルトランジスタ、４４ｃはアンド回路である。Ａ１〜Ａ４はノードである。
以上、図１１に示した半導体集積回路装置をより具体化して示したものであり、その他の構成については図１１と同一である。
図１３はヒューズ判定回路の詳細を示す回路図であり、図７において示したヒューズ判定回路の内部構成と同一のものである。
図１４はこの発明の実施の形態６による半導体集積回路装置の動作を示すタイミングチャートである。
【００２９】
次に動作について説明する。
メモリ回路２５のテスト後、ヒューズ回路２３に不良救済のための不良アドレス全体（縮退している場合は一部）であるリペアデータをブローにより記録する。
混載チップ２２のリペアデータロード制御回路４４は、リペアデータを転送する時に使用するクロック信号であるＬＣＬＫを生成する。ＬＣＬＫはクロック信号ＣＬＫとリセット信号ＺＲＥＳＥＴとリペアデータ転送ｅｎａｂｌｅ信号ＺＬＯＡＤＥのアンドで作成される。ＺＬＯＡＤＥのノーマル状態は、“Ｈ”レベルとする。リセット直後、ＺＲＥＳＥＴが“Ｈ”レベルとなり、ＬＣＬＫがＣＬＫと同じ動作を始める。ＬＣＬＫに同期して、２ｂｉｔカウンタ４４ａは、出力ＣＯＵＴをカウントアップしていき、その出力ＣＯＵＴが入力されたデコーダ４４ｂはＤＯＵＴ１〜ＤＯＵＴ４の順番で“Ｈ”レベルのデータを出力し、ＮＴｒ１〜ＮＴｒ４の順番でオンさせ、ノードＡ１〜Ａ４の順番で“Ｌ”レベルにする。
ノードＡ１〜Ａ４の“Ｌ”レベルは、パッドとワイヤーを通じてヒューズ回路チップ２１に伝わる。ヒューズＨ１１〜Ｈ１４は順番に、ヒューズカット時にはハイインピーダンスを、ヒューズ非カット時には“Ｌ”レベルを、パッド３３−１に伝える。パッド３３−１の信号は、ワイヤー３７−１を通じて混載チップ２２のパッド３６−１にヒューズＨ１１〜Ｈ１４の順番で伝えられる。
ヒューズ判定回路４１−１では、シリアルにデータ判定（ヒューズカットまたはヒューズ非カットの判定）を行う。ヒューズ判定回路４１−１の動作は、上記実施の形態４に示したように、ヒューズデータ出力ＦＤＡＴＡ１は、ヒューズＨ１１〜Ｈ１４のヒューズカットまたはヒューズ非カットに応じた論理レベルとしてＬＣＬＫに同期して順番に出力される。同様に、ヒューズデータ出力ＦＤＡＴＡ２〜ＦＤＡＴＡＮは、ヒューズＨ２１〜Ｈ２４、ＨＮ１〜ＨＮ４のヒューズカットまたはヒューズ非カットに応じた論理レベルとしてＬＣＬＫに同期して順番に出力される。
図１４では一例として、ヒューズデータ出力ＦＤＡＴＡ１の信号の流れをタイミングチャートで示している。図１４の例では、ヒューズＨ１１とＨ１２を非カット、Ｈ１３とＨ１４をカットした場合を示している。その判定を行ったリペアデータをリペアデータロード回路４２により受け取り、リペアデータラッチ回路４３に転送し、シリアルに保存していく。通常動作時の動作は、上記実施の形態５と同様である。
【００３０】
以上のように、この実施の形態６によれば、ヒューズ回路チップ２１とメモリ回路とロジック回路の混載チップ２２とを接続するパッドの数を、ヒューズの数だけ必要であったものを少なくすることができる。その結果、パッド総面積を小さくすることができる。そして、上記実施の形態４と同様に、ヒューズ回路チップ２１は、トランジスタを使用せずに１つの配線層で作成することが可能である。ヒューズ回路チップ２１は、製作工程を最小限にすることができ、低コスト、短納期での製作が可能である。
なお、図１２ではヒューズにグランドが接続された構成にしたが、グランドの代わりに電源を接続し、ＮＴｒの代わりにＰＴｒを接続した構成にしても良い。
【００３１】
実施の形態７．
図１５はこの発明の実施の形態７による半導体集積回路装置を示すブロック図であり、図において、２１ａ，２１ｂはヒューズ回路チップ（第１のチップ）、ヒューズ回路チップ２１ａ，２１ｂにおいて、２３ａ，２３ｂは不良アドレスに対応するリペアデータを記録したヒューズ回路である。
また、６ａ，６ｂはヒューズ回路２３ａ，２３ｂに対応して設けられ、ヒューズ回路２３ａ，２３ｂのヒューズカットまたはヒューズ非カットを判定し、リペアデータを読み出すヒューズ判定回路である。
図１６はチップを示す概略図であり、図において、２１ａ〜２１ｃは上層チップとして設けられたヒューズ回路チップ（フェイスアップ）、２２は下層チップとして設けられたメモリ回路とロジック回路の混載チップである。その混載チップ２２において、２はロジック回路、２４はメモリ回路である。２６はヒューズ、２７はパッド、２８はワイヤーである。
その他の構成については実施の形態１と同一である。
【００３２】
次に動作について説明する。
図１５に示したように、それぞれヒューズ回路２３ａ，２３ｂを搭載した複数のヒューズ回路チップ２１ａ，２１ｂを作成し、メモリ回路とロジック回路の混載チップ２２と共に１つのパッケージに収納する。
【００３３】
以上のように、この実施の形態７によれば、ヒューズ回路２３を搭載したヒューズ回路チップ２１を、最適な数だけ最適な部分に設け、混載チップ２２と共に１つのパッケージに収納するようにしたので、最適な数だけ最適な部分に設けることで、チップの面積を縮小することができる。また、ヒューズ回路チップ２１は、混載チップ２２に合わせてヒューズの位置をカスタマイズする必要がなく、ヒューズを規則的に置いたチップで対応できるため、汎用化が可能になる。
【００３４】
実施の形態８．
図１７はこの発明の実施の形態８による半導体集積回路装置を示すブロック図であり、図において、５１は不揮発性メモリチップ（第１のチップ）である。不揮発性メモリチップ５１において、５２は不良アドレスに対応するリペアデータを記録した不揮発性メモリである。
また、ロジック回路２において、５３は不揮発性メモリ５２に不揮発性メモリアドレス、不揮発性メモリコントロール信号を出力する不揮発性メモリコントロール回路である。
この実施の形態８では、フラッシュＥＥＰＲＯＭ、ＭＲＡＭ、ＦｅＲＡＭ等の不揮発性メモリを独立したチップで作成し、メモリ回路とロジック回路の混載チップ２２と１パッケージ化する。そして、メモリ（メモリ回路）の不良ビットを救済して歩留まりを改善する、内部回路特性を製造パラメータの変動を補償して最適値に設定する等の用途のプログラム回路として使用する。図では、メモリ回路２５の不良ビットを救済するために使用するリペアデータを格納するプログラム回路として不揮発性メモリ５２を使用している。
その他の構成については、実施の形態１と同一である。
【００３５】
次に動作について説明する。
メモリ回路２５のテスト後に、不揮発性メモリ５２に不良救済のための不良アドレスの全体（縮退している場合は一部）であるリペアデータを記録させる。通常動作では、ロジック回路２にあるメモリコントロール回路４は、メモリ回路２４にアドレス、コントロール信号、ライトデータを出力する。それに同期して、ロジック回路２にある不揮発性メモリコントロール回路５３は、不揮発性メモリ５２に不揮発性メモリアドレスと不揮発性メモリコントロール信号を出力し、不揮発性メモリ５２よりリペアデータを発生させる。
比較回路７は、メモリコントロール回路４から出力されるアドレスと不揮発性メモリ５２からのリペアデータに対応する不良アドレスとを比較して、一致しない場合は、メモリ回路２５のその指定されたアドレスにアクセスし、一致する場合には、メモリ回路２５のスペア回路のアドレスにアクセスされるように制御する。その結果、メモリ回路２５の不良アドレス以外のアドレスにアクセスされるように制御し、メモリ回路の不良救済することができる。
【００３６】
以上のように、この実施の形態８によれば、１チップで不揮発性メモリを含めて搭載した場合は、プロセスが複雑になるため、コストが高く納期も長くなり性能も最適化できなかったが、その不揮発性メモリ５２を別のチップ化することで、低コストで短納期で性能を最適化できる。
【００３７】
実施の形態９．
図１８はこの発明の実施の形態９による半導体集積回路装置を示すブロック図であり、図において、５４はメモリ回路２５に書き込んだデータと同一アドレスから読み出したデータとを比較して、一致しない場合には、その不良アドレスに対応するリペアデータを不揮発性メモリ５２に記録するＢＩＳＴ回路（セルフテスト回路）、５５〜５７はマルチプレクサ、５８は比較回路である。
その他の構成については、実施の形態８と同一である。
【００３８】
次に動作について説明する。
欠陥救済方法は、セルフテストモード、通常モードの２段階よりなっている。セルフテストモードへの変換は、メモリコントロール回路４からのＢＩＳＴイネーブル信号をｅｎａｂｌｅとすることにより制御される。セルフテストモードへの変換後、ＢＩＳＴ回路５４は、各マルチプレクサを通して、メモリ回路２５にＢＩＳＴ用アドレス（スペアを含む）、ＢＩＳＴ用ライトデータ、ＢＩＳＴ用コントロール信号を出力し、メモリ回路２５に対してデータのライトとリードを行う。ＢＩＳＴ回路５４は、メモリ回路２５よりマルチプレクサ５６を通してリードデータを読み、ライトデータと比較する。一致しなければ（不良と判定すれば）、そのアドレス（冗長している場合はアドレスの一部となる）であるリペアデータとＦＡＩＬ信号とを不揮発性メモリコントロール回路５３に送る。ＦＡＩＬ信号は、不揮発性メモリコントロール回路５３の不揮発性メモリ５２への書き込みをイネーブルにする信号の役目をする。不揮発性メモリコントロール回路５３よりリペアデータ、不揮発性メモリアドレス、不揮発性メモリコントロール信号が不揮発性メモリ５２に出力され、リペアデータを不揮発性メモリ５２で保存する。
通常モードでは、メモリコントロール回路４は、マルチプレクサ５５を通してメモリ回路２５にライトデータ、コントロール信号を出力する。そして、メモリコントロール回路４は、不揮発性メモリコントロール回路５３にアドレスを出力する。不揮発性メモリコントロール回路５３は、不揮発性メモリアドレス、不揮発性メモリコントロール信号を不揮発性メモリ５２に出力し、不揮発性メモリ５２は、リペアデータを比較回路５８に出力する。比較回路５８では、メモリコントロール回路４からのアドレスと比較し、スペアを含むアドレスデータをマルチプレクサ５７を通してメモリ回路２５に送る。
このことにより、不良アドレス以外の部分のメモリ回路２５にアクセスすることができ、不良の救済ができる。
【００３９】
以上のように、この実施の形態９によれば、ＢＩＳＴ回路（セルフテスト回路）５４をロジック回路２に内蔵することにより、パッケージ後のＢＩＳＴ結果に従い、半導体集積回路装置の変動に対して不揮発性メモリ５２の内容変更を行い、不良を救済することができる。すなわち、パッケージ後の不良状況をフォローすることができる。
【００４０】
【発明の効果】
以上のように、この発明によれば、ヒューズ回路を第１のチップに搭載し、ロジック回路およびメモリ回路を第２のチップに搭載するように構成したので、不良アドレスに対応するリペアデータを記録したヒューズ回路は、ブロー（カット）のダメージのため別の配線をすることができなかったが、そのヒューズ回路を別のチップ化することで、ロジック回路およびメモリ回路の配線に制約がなくなり、チップサイズの縮小あるいは配線層の数を少なくでき、小型化できる効果がある。
【００４１】
この発明によれば、第１のチップと第２のチップとをワイヤボンディングにより接続するように構成したので、容易に接続することができる効果がある。
【００４２】
この発明によれば、第１のチップと第２のチップとをバンプボンディングにより接続するように構成したので、配線長を短く、低負荷で接続可能となり、ヒューズ回路とメモリ回路とを近くに配置することで、高速化に対応できる効果がある。
【００４３】
この発明によれば、ヒューズ回路を、一端が第１のパッドに接続され、他端が電源あるいはグランドに接続されたヒューズから構成したので、ヒューズ回路を搭載する第１のチップは、トランジスタを使用せずに、１つの配線層で作成することができ、製作工程を最小限にし、低コスト、短納期で製作できる効果がある。
【００４４】
この発明によれば、メモリ回路において、リセット直後に、ヒューズ回路に記録されたリペアデータをシリアルに読み出すと共に、シリアルに保存し、通常動作時に、ロジック回路から出力されるアドレスとシリアルに保存したリペアデータに対応する不良アドレスとを比較して、その比較結果に応じて制御するように構成したので、第１のチップと第２のチップとを接続するパッドの数を、ヒューズの数だけ必要であったものを少なくすることができ、その結果、パッド総面積を小さくすることができる効果がある。
【００４５】
この発明によれば、メモリ回路において、ヒューズ回路に記録されたリペアデータをシリアルに読み出すヒューズ判定回路と、ヒューズ判定回路により読み出されたリペアデータを受け取るリペアデータロード回路と、リペアデータロード回路により受け取られたリペアデータをシリアルに保存するリペアデータラッチ回路と、ヒューズ判定回路、リペアデータロード回路およびリペアデータラッチ回路に、各種制御信号を供給するリペアデータロード制御回路と、ロジック回路から出力されるアドレスとリペアデータラッチ回路にシリアルに保存されたリペアデータに対応する不良アドレスとを比較して、その比較結果に応じて制御する比較回路とを備えるように構成したので、第１のチップと第２のチップとを接続するパッドの数を、ヒューズの数だけ必要であったものを少なくすることができ、その結果、パッド総面積を小さくすることができる効果がある。
【００４６】
この発明によれば、ヒューズ回路を搭載した第１のチップを、最適な数だけ最適な部分に設け、第２のチップと共に１つのパッケージに収納するように構成したので、最適な数だけ最適な部分に設けることで、チップの面積を縮小することができる。また、第１のチップは、第２のチップに合わせてヒューズの位置をカスタマイズする必要がなく、ヒューズを規則的に置いたチップで対応できるため、汎用化が可能になる効果がある。
【００４７】
この発明によれば、不揮発性メモリを第１のチップに搭載し、ロジック回路およびメモリ回路を第２のチップに搭載するように構成したので、１チップで不揮発性メモリを含めて搭載した場合は、プロセスが複雑になるため、コストが高く納期も長くなり性能も最適化できなかったが、その不揮発性メモリを別のチップ化することで、低コストで短納期で性能を最適化できる効果がある。
【００４８】
この発明によれば、ロジック回路において、メモリ回路に書き込んだデータと同一アドレスから読み出したデータとを比較して、一致しない場合には、その不良アドレスに対応するリペアデータを不揮発性メモリに記録するセルフテスト回路を備えるように構成したので、パッケージ後のセルフテスト結果に従い、装置の変動に対して不揮発性メモリの内容変更を行い、不良を救済することができる。すなわち、パッケージ後の不良状況をフォローすることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体集積回路装置を示すブロック図である。
【図２】この発明の実施の形態２によるチップを示す概略図である。
【図３】チップを示す断面図である。
【図４】この発明の実施の形態３によるチップを示す概略図である。
【図５】混載チップのみを示す概略図である。
【図６】チップを示す断面図である。
【図７】この発明の実施の形態４による半導体集積回路装置のヒューズ回路およびヒューズ判定回路を示す回路図である。
【図８】リセット時とリセット解除時における各ノードの電位レベルを示す真理値表図である。
【図９】ヒューズ回路チップを示す平面図である。
【図１０】ヒューズ回路チップを示す断面図である。
【図１１】この発明の実施の形態５による半導体集積回路装置を示すブロック図である。
【図１２】この発明の実施の形態６による半導体集積回路装置を示すブロック図である。
【図１３】ヒューズ判定回路の詳細を示す回路図である。
【図１４】この発明の実施の形態６による半導体集積回路装置の動作を示すタイミングチャートである。
【図１５】この発明の実施の形態７による半導体集積回路装置を示すブロック図である。
【図１６】チップを示す概略図である。
【図１７】この発明の実施の形態８による半導体集積回路装置を示すブロック図である。
【図１８】この発明の実施の形態９による半導体集積回路装置を示すブロック図である。
【図１９】従来の半導体集積回路装置を示すブロック図である。
【図２０】従来のチップを示す概略図である。
【図２１】従来のヒューズ内蔵メモリ回路を示す概略図である。
【符号の説明】
２ ロジック回路、４ メモリコントロール回路、６，６ａ，６ｂ，４１，４１−１〜４１−Ｎ ヒューズ判定回路、７，５８ 比較回路、２１，２１ａ〜２１ｃ ヒューズ回路チップ（第１のチップ）、２２ 混載チップ（第２のチップ）、２３，２３ａ，２３ｂ ヒューズ回路、２４ メモリ回路、２５ メモリ回路（スペア回路を含む）、２６，２９，３２Ａ〜３２Ｎ，３９ａ，Ｈ１１〜Ｈ１４，Ｈ２１〜Ｈ２４，ＨＮ１〜ＨＮ４ ヒューズ、２７，３０，３４，３５，３８ａ，３３−１〜３３−Ｎ，３６−１〜３６−Ｎ パッド、２８，３７Ａ〜３７Ｎ，３７−１〜３７−Ｎ ワイヤー、３１ バンプ、３３Ａ〜３３Ｎ パッド（第１のパッド）、３６Ａ〜３６Ｎ パッド（第２のパッド）、３８ｂ パッド開口部、３９ｂ ヒューズ開口部、４２ リペアデータロード回路、４３，４３−１〜４３−Ｎ リペアデータラッチ回路、４４ リペアデータロード制御回路、４４ａ ２ｂｉｔカウンタ、４４ｂ デコーダ、４４ｃ アンド回路、５１ 不揮発性メモリチップ（第１のチップ）、５２ 不揮発性メモリ、５３ 不揮発性メモリコントロール回路、５４ ＢＩＳＴ回路（セルフテスト回路）、５５〜５７ マルチプレクサ、Ａ１〜Ａ４，Ｂ１〜ＢＮ，ＮＡ１，ＮＢ１，ＮＡＮ，ＮＢＮ ノード、ＩＮＶ１，ＩＮＶ２ インバータ、ＮＴｒ，ＮＴｒ１〜ＮＴｒ４ Ｎチャネルトランジスタ、ＰＴｒ１，ＰＴｒ２ Ｐチャネルトランジスタ、ＶＤＤ 電源。
Claims (9)
- 不良アドレスに対応するリペアデータを記録したヒューズ回路と、
読み出したいあるいは書き込みたいアドレスを出力するロジック回路と、
上記ロジック回路から出力されたアドレスと上記ヒューズ回路に記録されたリペアデータに対応する不良アドレスとの比較結果に応じて、それら不良アドレス以外のアドレスにアクセスされるように制御するメモリ回路とを備え、
上記ヒューズ回路を第１のチップに搭載し、上記ロジック回路および上記メモリ回路を第１のチップとは異なる第２のチップに搭載して、それら第１のチップおよび第２のチップを１つのパッケージに収納したことを特徴とする半導体集積回路装置。 - 第１のチップと第２のチップとをワイヤボンディングにより接続したことを特徴とする請求項１記載の半導体集積回路装置。
- 第１のチップと第２のチップとをバンプボンディングにより接続したことを特徴とする請求項１記載の半導体集積回路装置。
- ヒューズ回路は、一端が第１のパッドに接続され、他端が電源あるいはグランドに接続されたヒューズからなり、
メモリ回路は、
上記第１のパッドに接続された第２のパッドと、
上記第２のパッドの電位から上記ヒューズのカットまたは非カットを判定し、リペアデータを読み出すヒューズ判定回路とを備えたことを特徴とする請求項１記載の半導体集積回路装置。 - メモリ回路は、リセット直後に、ヒューズ回路に記録されたリペアデータをシリアルに読み出すと共に、シリアルに保存し、通常動作時に、ロジック回路から出力されるアドレスとシリアルに保存したリペアデータに対応する不良アドレスとを比較して、その比較結果に応じて制御することを特徴とする請求項１記載の半導体集積回路装置。
- メモリ回路は、
制御信号に同期して、ヒューズ回路に記録されたリペアデータをシリアルに読み出すヒューズ判定回路と、
制御信号に同期して、上記ヒューズ判定回路により読み出されたリペアデータを受け取るリペアデータロード回路と、
制御信号に同期して、上記リペアデータロード回路により受け取られたリペアデータをシリアルに保存するリペアデータラッチ回路と、
上記ヒューズ判定回路、上記リペアデータロード回路、および上記リペアデータラッチ回路に、各種制御信号を供給するリペアデータロード制御回路と、
ロジック回路から出力されるアドレスと上記リペアデータラッチ回路にシリアルに保存されたリペアデータに対応する不良アドレスとを比較して、その比較結果に応じて制御する比較回路とを備えたことを特徴とする請求項５記載の半導体集積回路装置。 - ヒューズ回路を搭載した第１のチップを、最適な数だけ最適な部分に設け、第２のチップと共に１つのパッケージに収納したことを特徴とする請求項１記載の半導体集積回路装置。
- 不良アドレスに対応するリペアデータを記録した不揮発性メモリと、
読み出したいあるいは書き込みたいアドレス、および上記不揮発性メモリに不揮発性メモリアドレスを出力するロジック回路と、
上記ロジック回路から出力されたアドレスと上記不揮発性メモリの不揮発性メモリアドレスに記録されたリペアデータに対応する不良アドレスとの比較結果に応じて、それら不良アドレス以外のアドレスにアクセスされるように制御するメモリ回路とを備え、
上記不揮発性メモリを第１のチップに搭載し、上記ロジック回路および上記メモリ回路を第１のチップとは異なる第２のチップに搭載して、それら第１のチップおよび第２のチップを１つのパッケージに収納したことを特徴とする半導体集積回路装置。 - ロジック回路は、
メモリ回路に書き込んだデータと同一アドレスから読み出したデータとを比較して、一致しない場合には、その不良アドレスに対応するリペアデータを不揮発性メモリに記録するセルフテスト回路を備えたことを特徴とする請求項８記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233686A JP2004079571A (ja) | 2002-08-09 | 2002-08-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233686A JP2004079571A (ja) | 2002-08-09 | 2002-08-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004079571A true JP2004079571A (ja) | 2004-03-11 |
| JP2004079571A5 JP2004079571A5 (ja) | 2005-09-29 |
Family
ID=32018760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002233686A Pending JP2004079571A (ja) | 2002-08-09 | 2002-08-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004079571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2285189A1 (en) | 2004-09-01 | 2011-02-16 | Masakazu Ushijima | Module for parallel lighting and balancer coil for discharge lamp |
| JP2012080118A (ja) * | 2011-12-16 | 2012-04-19 | Renesas Electronics Corp | 半導体装置 |
-
2002
- 2002-08-09 JP JP2002233686A patent/JP2004079571A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2285189A1 (en) | 2004-09-01 | 2011-02-16 | Masakazu Ushijima | Module for parallel lighting and balancer coil for discharge lamp |
| JP2012080118A (ja) * | 2011-12-16 | 2012-04-19 | Renesas Electronics Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7391634B2 (en) | Semiconductor memory devices having controllable input/output bit architectures | |
| US6711042B2 (en) | Semiconductor device whereon memory chip and logic chip are mounted, making testing of memory chip possible | |
| JP3803050B2 (ja) | 半導体記憶装置、ダイナミックランダムアクセスメモリおよび半導体装置 | |
| US8648339B2 (en) | Semiconductor device including first semiconductor chip including first pads connected to first terminals, and second semiconductor chip including second pads connected to second terminals | |
| US8110892B2 (en) | Semiconductor device having a plurality of repair fuse units | |
| JP4868345B2 (ja) | 半導体記憶素子のリダンダンシー回路 | |
| US7859933B2 (en) | Semiconductor memory device and operating method thereof | |
| US10600498B1 (en) | Reduced footprint fuse circuit | |
| JP3828473B2 (ja) | 積層型半導体装置及びその製造方法 | |
| JP2007048394A (ja) | 電気ヒューズモジュールを備えた半導体記憶装置 | |
| US8837240B2 (en) | Semiconductor memory device and defective cell relieving method | |
| US6586823B2 (en) | Semiconductor device that can have a defective bit found during or after packaging process repaired | |
| US7924646B2 (en) | Fuse monitoring circuit for semiconductor memory device | |
| KR101889509B1 (ko) | 반도체 장치 및 이를 포함하는 반도체 시스템 | |
| US20080130388A1 (en) | Semiconductor device having a system in package structure and method of testing the same | |
| US20040233721A1 (en) | Semiconductor memory device capable of being mounted on a single package regardless of bit organization | |
| JP2004079571A (ja) | 半導体集積回路装置 | |
| JP4951304B2 (ja) | 半導体装置 | |
| US7506234B2 (en) | Signature circuit, semiconductor device having the same and method of reading signature information | |
| JPH0917976A (ja) | 半導体メモリ装置 | |
| US11293972B2 (en) | Semiconductor device, test method, and system including the same | |
| CN113362883A (zh) | 可配置软封装后修复(sppr)方案 | |
| JP4375668B2 (ja) | 半導体集積回路装置 | |
| JP2000048594A (ja) | フリ―デコ―ダ | |
| US8184494B2 (en) | Cell inferiority test circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050421 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050421 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090602 |