JP4375668B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、例えば複数のＲＡＭマクロを持つ半導体集積回路装置の欠陥救済技術に利用して有効な技術に関するものである。

ヒューズ手段を用いてメモリ回路の欠陥救済を行うようにした半導体メモリ装置の例として、特開２００３−１３２６９４公報がある。かかる半導体メモリ装置では、レーザートリミング装置を用いてヒューズ手段に不良情報を書き込むようにするものである。
特開２００３−１３２６９４

上記のようにレーザートリミング装置を用いてヒューズ手段を切断するものでは、置き換えられた予備メモリにタイミングマージン不良があった場合には、再度救済することが困難である。例えば、事前に予備メモリの良否の判定を行うようにしてもタイミングマージン不良までも正しく判定することが極めて難しく、選別条件で検出されるようなタイミングマージン不良が救済できず、動作周波数の高速化及び歩留りに影響を及ぼしている。つまり、タイミングマージン不良を回避するために動作周波数を低くしたり、あるいは不良とされたりするものである。また、レーザートリミング装置を用いてヒューズ手段を切断した場合には切断不良が発生したときに、正しくヒューズ情報が読み出されない結果予備メモリへの切り替えが行われない等の検出を行うことができない。

この発明の目的は、ヒューズ回路の高信頼性を図った半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。前段からの信号を第１クロックに対応して取り込み、又は第１タイミング信号に対応して自己のヒューズ信号を取り込む第１ラッチ回路と、その保持信号を第２クロックに対応して取り込んで次段に伝える第２ラッチ回路及び上記第１ラッチ回路の保持信号を第２タイミング信号に対応して取り込んでヒューズ手段に書き込む入力回路と、上記ヒューズ手段の記憶情報に対応したヒューズ信号を出力させる出力回路とからなるヒューズ回路からなる複数のスキャン機能付ヒューズ回路をチェーン状に接続し、上記第１クロックと第２クロックに対応して各スキャン機能付ヒューズ回路にヒューズ切断信号をシリアルにスキャンインさせて書き込み、上記ヒューズ信号をスキャンアウトさせて書き込みベリファイを行う。

選別結果に応じてスキャンイン動作によって再設定によりタイミングマージン等の不良も救済でき、ヒューズ手段の切断情報がスキャンアウトによってベリファイできる。

図１には、この発明に係るスキャン機能付ヒューズ回路の一実施例の概略ブロック図が示されている。スキャン機能付ヒューズ回路は、ＦＦ（フリップフロップ）回路とヒューズ回路ＦＣとから構成される。ＦＦ回路は、後述する２つのラッチ回路Ｌ１とＬ２を備え、ラッチ回路Ｌ１に対応した入力端子Ｄ２［Ｌ１］にはスキャンチェーンの前段からのシリアル入力信号ＳＩＤが供給され、クロック端子Ｃ２［Ｌ１］にはそれに対応したクロック信号ＣＬＫ−Ａが供給される。上記チッチ回路Ｌ１に対応した入力端子Ｄ１［Ｌ１］には、ヒューズ回路ＦＣの出力信号ＦＵＳＥＢ（ヒューズ信号）が入力信号Ｄとして入力され、クロック端子Ｃ１にはクロック信号ＣＬＫ−Ｃが供給される。上記ラッチ回路Ｌ２に対応したクロック端子Ｃ１［Ｌ２］には、ラッチ回路Ｌ１の保持信号を取り込むクロック信号ＣＬＫ−Ｂが供給され、ラッチ回路Ｌ２の出力Ｑ［Ｌ２］からはスキャンチェーンの次段へ伝えられるシリアル出力信号ＳＯＤが送出される。

ヒューズ回路ＦＣは、上記ラッチ回路Ｌ１の出力Ｑ［Ｌ１］からの保持信号が書き込み信号ＷＤとして入力され、ヒューズ手段の切断の有無に用いられる。タイミング信号ＦＳＥＴに対応して、上記ヒューズ手段の切断の有無に対応した記憶情報が読み出されてヒューズ信号ＦＵＳＥＢとして、図示しない内部回路に伝えられる。

図２には、図１のヒューズ回路ＦＣの一実施例の回路図が示されている。前記図１のラッチ回路の出力信号Ｑ［Ｌ１］に対応した書き込み信号ＷＤは、インバータ回路ＮＶ１を通してＮチャネルＭＯＳＦＥＴＱ１のゲートに伝えられる。このＭＯＳＦＥＴＱ１のソースは、回路の接地電位ＶＳＳに接続される。上記ＭＯＳＦＥＴＱ１のドレインは、抵抗Ｒ１の一端に接続され、他端には書き込み用電源供給パッドＶＰＦに接続される。上記書き込み用電源供給パッドＶＰＦと回路の接地電位ＶＳＳとの間には、ＰチャネルＭＯＳＦＥＴＱ２とヒューズ手段ＦＵＳＥとが直列形態に設けられる。上記ＭＯＳＦＥＴＱ１のドレイン出力は、上記ＭＯＳＦＥＴＱ２のゲートに伝えられる。ＭＯＳＦＥＴＱ２は、上記ＭＯＳＦＥＴＱ１のドレイン出力によりオン状態にされたときに上記ヒューズ手段ＦＵＳＥを切断する書き込み電流Ｉｗを形成する。

上記書き込み用電源供給パッドＶＰＦと回路の電源電圧ＶＤＤとの間には、抵抗Ｒ２が設けられており、通常動作のときにはかかる電源電圧ＶＤＤが上記抵抗Ｒ２を介して供給される。上記ヒューズ手段ＦＵＳＥの切断の有無を読み出し、その読み出し情報を保持するために次の回路が設けられる。ナンド（ＮＡＮＤ）ゲート回路Ｇ１の一方の入力と回路の接地電位ＶＳＳとの間には、リセット用のＮチャネルＭＯＳＦＥＴＱ４が設けられる。上記ＭＯＳＦＥＴＱ４のゲートには、リセット信号ＲＴＥＳＥＴＢを受けるインバータ回路ＮＶ３の出力信号が供給される。また、上記ナンドゲート回路Ｇ１の他方には、上記リセット信号ＲＥＳＥＴＢが供給される。

上記ナンドゲート回路Ｇ１の出力信号は、ＮチャネルＭＯＳＦＥＴＱ３とＰチャネルＭＯＳＦＥＴＱ６のゲートに伝えられる。上記ＭＯＳＦＥＴＱ６には、並列形態にＰチャネルＭＯＳＦＥＴＱ５が設けられる。上記ＰチャネルＭＯＳＦＥＴＱ５のゲートには、ヒューズ読み出しを指示するセット信号ＦＳＥＴを受けるインバータ回路ＮＶ２の出力信号が供給されている。これら並列形態のＰチャネルＭＯＳＦＥＴＱ５とＱ６と上記ナンドゲート回路Ｇ１の一方の入力との間には、抵抗Ｒ３が設けられる。上記ナンドゲート回路Ｇ１の一方の入力と上記ヒューズ手段ＦＵＳＥの前記ＭＯＳＦＥＴＱ２と接続された一端側との間には、上記ＭＯＳＦＥＴＱ３が設けられる。上記ヒューズ手段ＦＵＳＥの他端は前記のように接地電位ＶＳＳが与えられている。上記ナンドゲート回路Ｇ１の出力信号は、インバータ回路ＮＶ４とＮＶ５を通してヒューズ信号ＦＵＳＥＢとして出力される。

この実施例のヒューズ回路の書き込み動作は、次の通りである。書き込み信号ＷＤがロウレベルのとき、インバータ回路ＮＶ１の出力信号がハイレベルとなり、ＮチャネルＭＯＳＦＥＴＱ１がオン状態となる。これにより、ＰチャネルＭＯＳＦＥＴＱ２のゲートにロウレベルが伝えられてオン状態となり、ヒューズ手段ＦＵＳＥに書き込み電流Ｉｗが流れる。特に制限されないが、上記ヒューズ手段ＦＵＳＥは、ＭＯＳＦＥＴのゲート電極を構成する第１層目の導電性ポリシリコンＦＧからなり、その切断（溶断）のために約５０ｍＡのような比較的大きな書き込み電流Ｉｗを流す必要がある。このような電流Ｉｗを流すために、前記書き込み用電源供給パッドＶＰＦが設けられており、３〜６Ｖのような比較的高い書き込み用電圧がプローブを介してテスターから供給されている。また、書き込み信号ＷＤがハイレベルのとき、インバータ回路ＮＶ１の出力信号がロウレベルとなり、ＮチャネルＭＯＳＦＥＴＱ１がオフ状態となる。これにより、ＰチャネルＭＯＳＦＥＴＱ２のゲートにハイレベル（ＶＰＦ）が伝えられてオフ状態となる。

この実施例のヒューズ回路の読み出し動作は、次の通りである。まず、リセット信号ＲＥＳＥＴＢがロウレベルにされる。リセット信号ＲＥＳＥＴＢのロウレベル（論理０）により、ナンドゲート回路Ｇ１の他方の入力はリセット信号ＲＥＳＥＴＢのロウレベルとされる。また、インバータ回路ＮＶ３の出力信号がハイレベルとなってＮチャネルＭＯＳＦＥＴＱ４をオン状態にするので、上記ナンドゲート回路Ｇ１の一方の入力もロウレベルにされる。上記ナンドゲート回路Ｇ１の出力信号は、上記入力信号によりハイレベルとなっており、ＮチャネルＭＯＳＦＥＴＱ３をオン状態にしている。上記リセット信号ＲＥＳＥＴＢをハイレベルに戻すと、もしもヒューズ手段ＦＵＳＥが切断されていないときには、上記ナンドゲート回路Ｇ１の一方の入力には、ヒューズ手段ＦＵＳＥと上記ＭＯＳＦＥＴＱ３を通してロウレベルが伝えられるので、その出力信号をハイレベルに維持する。このような正帰還ループによってナントゲート回路Ｇ１の出力信号はハイレベルを維持する。上記ヒューズ手段ＦＵＳＥが切断されていたなら、上記ヒューズ手段ＦＵＳＥ側がハイインピーダンス（フローティング状態）になっている。

ヒューズ読み出しを指示するセット信号ＦＳＥＴをハイレベルにすると、インバータ回路ＮＶ２の出力信号がロウレベルとなり、ＰチャネルＭＯＳＦＥＴＱ５をオン状態にする。これにより、ＭＯＳＦＥＴＱ５−抵抗Ｒ３−ＭＯＳＦＥＴＱ３−ヒューズ手段ＦＵＳＥの電流経路が形成され、上記のようにヒューズ手段ＦＵＳＥが切断されていないときには、上記抵抗Ｒ３に比べてヒューズ手段ＦＵＳＥの抵抗値が小さく設定されていることにより、上記ナンドゲート回路Ｇ１の一方の入力をロウレベルに維持させる。逆に、ヒューズ手段ＦＵＳＥが切断されているときには、上記電流経路が形成されないから上記ナンドゲート回路Ｇ１の一方の入力がハイレベルに変化する。これにより、ナンドゲート回路Ｇ１の出力信号がハイレベルからロウレベルに変化し、ＰチャネルＭＯＳＦＥＴＱ６をオン状態にして上記ナンドゲート回路Ｇ１の一方の入力をハイレベルに維持させる。

したがって、上記セット信号ＦＳＥＴをロウレベルに戻したとき、上記のようにヒューズ手段ＦＵＳＥが切断されていないときには、ナンドゲート回路Ｇ１の出力信号のハイレベルにより上記ＭＯＳＦＥＴＱ３がオン状態となり、上記ヒューズ手段ＦＵＳＥを通したロウレベルがナンドゲート回路Ｇ１の一方の入力に伝えられて上記状態を維持する。逆に、ヒューズ手段ＦＵＳＥが切断されているときには、ナンドゲート回路Ｇ１のハイレベルによってＰチャネルＭＯＳＦＥＴＱ６をオン状態にして上記ＭＯＳＦＥＴＱ３をオフ状態にし、抵抗Ｒ３を通して上記ナンドゲート回路Ｇ１の一方の入力をハイレベルに維持させるという正帰還ループを形成する。電源投入等のような半導体集積回路装置の初期設定時に上記リセット信号ＲＥＳＥＴＢ及びセット信号ＦＳＥＴを発生させることにより、上記ヒューズ手段ＦＵＳＥの切断の有無に対応したヒューズ信号ＦＵＳＥＢを形成することができる。

図３には、上記図１のＦＦ回路の一実施例の説明図が示されている。図３（Ａ）は、回路構成が示され、図３（Ｂ）にはキャインイン動作波形が示され、図３（Ｃ）にはクロックアドバンスの動作波形が示され、図３（Ｄ）にはスキャンアウト動作波形が示されている。図３（Ａ）のように、ＦＦ回路は２つのラッチ回路Ｌ１とＬ２から構成される。ラッチ回路Ｌ１は、データ入力端子Ｄ２に供給されたシリアル入力データＳＩＤをクロックＣＬＫ−Ａに対応して取り込む動作と、データ入力端子Ｄ１に供給された前記ヒューズ回路ＦＣのシューズ信号をクロックＣＬＫ−Ｃに対応して取り込む動作とを行う。ラッチ回路Ｌ２は、データ入力端子Ｄ１に供給された上記チッチ回路Ｌ１の保持出力Ｑ１をクロックＣＬＫ−Ｂに対応して取り込む動作を行う。上記ラッチ回路Ｌ１の保持出力Ｑ２は、前記ヒューズ回路ＦＣに伝えられる書き込みデータＷＤとして出力される。特に制限されないが、保持出力Ｑ２はラッチ回路Ｌ１非反転出力とされ、保持出力Ｑ１はラッチ回路Ｌ１の反転出力とされる。それ故、同図のようにデータ入力端子Ｄ２は、シリアル入力データＳＩＤを反転して取り込む入力端子とされる。

図３（Ｂ）に示すように、スキャンイン動作はクロックＣＬＫ−ＡとＣＬＫ−Ｂからなる２相クロックに同期して、ヒューズの切断信号がシリアルに入力される。つまり、クロックＣＬＫ−Ａによってシリアル入力データＳＩＤをラッチ回路Ｌ１に取り込み、クロックＣＬＫ−Ｂに同期して上記ラッチ回路Ｌ１の保持信号Ｑ１をラッチ回路Ｌ２が取り込んで次段に伝える。このような動作の繰り返しによって、複数ビットからなるヒューズ切断信号がシリアルに取り込まれる。そして、図示しないが、各ヒューズ回路ＦＣに対応したヒューズ切断信号が取り込まれると、図示しない書き込みタイミング信号によって前記のような書き込みデータＷＤが発生されて、前記のようにヒューズ手段に選択的に書き込み電流Ｉｗが流れてヒューズ手段ＦＵＳＥの選択的な切断動作が実施される。

図３（Ｃ）に示すように、上記のようなヒューズ手段ＦＵＳＥの選択的な切断動作が終了すると、図示しないが前記のようにリセット信号ＲＥＳＥＴＢ及びセット信号ＦＳＥＴによってヒューズ手段の切断の有無に対応した読み出し動作が実施されてヒューズ信号ＦＵＳＥＢが形成される。これにより、上記ヒューズ信号ＦＵＳＥＢが入力データＤとしてラッチ回路Ｌ１のデータ入力端子Ｄ１に供給されているので、同図のようにクロックＣＬＫ−Ｃを発生すると、上記ヒューズ信号ＦＵＳＥＢがラッチ回路Ｌ１に取り込まれるというクロックアドバンス動作が実施される。

図３（Ｄ）に示すように、スキャンアウト動作はクロックＣＬＫ−ＢとＣＬＫ−Ａからなる２相クロックに同期して、つまり、最初にクロックＣＬＫ−Ｂが発生されて、ラッチ回路Ｌ１に取り込まれた上記ヒューズ信号ＦＵＳＥＢをラッチ回路Ｌ２に取り込んで次段に伝える。そして、クロックＣＬＫ−Ａに同期して次段回路では、前段のラッチ回路Ｌ２から出力されるヒューズ信号ＦＵＳＥＢをラッチ回路Ｌ１が取り込んで保持する。このような動作の繰り返しによって、複数ビットからなるヒューズ信号ＦＵＳＥＢがシリアルデータＳＯＤとして出力される。

図４には、この発明に係る半導体集積回路装置に設けられるスキャンチェーンの一実施例の概略ブロック図が示されている。前記図１のスキャン機能付ヒューズ回路のうち、ＦＦ回路部がチャーン状に縦列接続される。シリアル入力信号ＳＩＤは、入力回路ＩＢを通して初段のＦＦ回路の１つの入力端子（Ｄ２［Ｌ１］）に伝えられる。このＦＦ回路の他の入力端子（Ｄ１［Ｌ１］）には、前記のようにヒューズ回路ＦＣで形成されたヒューズ信号が伝えられている。最終段のＦＦ回路の出力信号は出力回路ＯＢを通してシリアル出力信号ＳＯＤとして出力される。

例えば、欠陥救済のための予備回路が複数存在する場合、それぞれの予備回路に対応して複数のスキャン機能付ヒューズ回路が設けられる。これらの複数の予備回路に対応した全てのスキャン機能付ヒューズ回路が上記チェーン状に接続されており、一部の予備回路のみを使用する場合には、使用しない予備回路が存在する場合にはそれに対応してヒューズを切断しない信号を入力するようにして前記スキャン動作によってヒューズ切断信号が入力される。

上記ヒューズ切断信号によりヒューズの選択的な切断が行われ後は、前記クロックアドバンス動作によってＦＦ回路にヒューズ信号を取り込み、それをスキャン動作によって出力させることにより、上記ヒューズ切断動作のベリファイを実施することができる。前記のように使用しない予備回路に対応したヒューズ信号は切断されない信号として出力されるものである。

制御回路ＣＯＮＴは、クロックＣＬＫと動作制御信号Ｒ／Ｗを受けて、前記スキャンイン動作のためのクロックＣＬＫ−Ａ，Ｂ、前記クロックアンドバイス動作のためのクロックＣＬＫ−Ｃ、及び前記スキャンアウト動作のためのクロックＣＬＫ−Ｂ，Ａの発生や、ヒューズ回路ＦＣに対するヒューズ信号を取り出すためのタイミング信号ＲＥＳＥＴＢ，ＦＳＥＴを発生させる。また、図示していが、書き込み電流Ｉｗを一定期間流すように制御する１ショットパルスも生成し、上記書き込みデータＷＤを形成する。

図５には、この発明を説明するための半導体集積回路装置のテスト方法のフローチャート図が示されている。この実施例の半導体集積回路装置は、ＤＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）のようなメモリ回路に向けられており、後述するようなメモリの欠陥救済のためにヒューズ回路が用いられる。同図には、前記特許文献１のような従来方式も本発明との対比のために示されている。

前記のような従来方式では、半導体集積回路装置を半導体ウェハ上に完成した時のプロービング工程でのＬＳＩテスター（LSI Tester) により、メモリテスト（Test memory)を実施して不良セルを検出する。そして、上記半導体ウェハをレーザートリミング装置（Laser Equipment)にセットし、不良アドレスに対応してヒューズ手段の切断（Brow fuse)を行う。そして、再度ＬＳＩテスター（LSI Tester) により、再メモリテスト（Re-test memory) を実施する。

これに対して、本願発明では、前記プロービング工程でのＬＳＩテスター（LSI Tester) により、メモリテスト（Test memory)を実施して不良セルを検出する。そして、そのままの状態で不良アドレスに対応したヒューズデータをスキャンインしてヒューズ手段（ＦＧ）を電気的に溶断させる。この後に、ヒューズ手段（ＦＧ）の切断の有無に対応したヒューズ信号を前記のようにクロックアンバンス動作によってＦＦ回路に取り込み、スキャンアウトさせることによって書き込みベリファイを行う。この書き込みベリファイの結果を受けて、上記再メモリテスト（Re-test memory) を実施する。

本願発明においては、上記書き込みベリファイによって、上記ヒューズデータが正しく書き込まれていないときには、再度電気的な書き込みを行うことも可能であるし、正しく書き込むことが出来ないと判定したなら、予備ヒューズがあることを条件として、別のヒューズを切断させるようにヒューズデータ形成してそれをスキャンインして別のヒューズ手段（ＦＧ）を電気的に溶断させることもできる。このようにして、上記のような書き込みベリファイ後の再メモリテスト（Re-test memory) では、正しく切り替えられた予備回路のテストのみを実施することができる。更に、切り替えられた予備回路でのタイミングマージン不良を検出すると、別に予備ヒューズ及び予備回路があることを条件として、別の予備回路に切り替えることも可能となる。

図６には、この発明が適用される論理混載メモリ集積回路（半導体集積回路装置）の一実施例の基板配置図が示されている。この実施例の半導体集積回路装置は、公知の半導体技術により、１個の半導体基板上において形成される。特に制限されないが、この実施例の半導体集積回路装置は、コンピュータシステムの所定のボードに搭載されて例えばそのキャッシュメモリを構成する。

図６において、本実施例の論理混載メモリ集積回路は、特に制限されないが、半導体基板ＣＨＩＰの上辺側に配置される４個の回路ブロックつまりＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ３と、下辺側に配置される４個の回路ブロックつまりＤＲＡＭマクロセルＤＲＡＭ４〜ＤＲＡＭ７からなる合計８個のメモリバンクを備える。メモリバンク（ＤＲＡＭマクロセル）のそれぞれは、後述するようにそれぞれが独立してメモリアクセスができるようにアドレスバッファ（ラッチ）を備える。

論理混載メモリ集積回路は、さらに、各ＤＲＡＭマクロセルの内側にそれぞれ配置される８個のＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ７と、半導体基板ＣＨＩＰの中央部に配置されるもう１個のＳＲＡＭマクロセルＳＲＡＭ８とを備える。ＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ３ならびにＳＲＡＭ４〜ＳＲＡＭ７の内側には、半導体基板ＣＨＩＰの横の中心線に沿って、多数の入出力セルＩＯＣが列状に配置され、これらの入出力セルＩＯＣ及びＳＲＡＭマクロセルの間には、図示されない多数のゲートアレイとチップ端子に対応するパッドＰＡＤとを含む論理部ＬＣが配置される。論理部ＬＣのゲートアレイは、ユーザ仕様に基づいて組み合わされ、所定の論理回路を構成する。また、パッドＰＡＤは、パッケージに形成された配線層を介して対応するバンプに結合される。

上記入出力セルＩＯＣを介した上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対するデータの入出力、つまり上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対する書き込みと読み出しは、上記ＳＲＡＭマクロセルを介して行われる。このようなＳＲＡＭマクロセルを介在させてバッファとして使用することにより、高速なデータの書き込みと読み出しが可能にされる。データの記憶にＤＲＡＭマクロセルを用いることにより、大きな記憶容量を実現することができる。

外部からは直接にはＳＲＡＭ８に対して行われる。ＳＲＡＭ８に対してミスヒットのときには、ＳＲＡＭ０〜７のいずれかにアクセスし、更にミスヒットのときにはＤＲＡＭ０〜７のいずれかにアクセスする。つまり、ＳＲＡＭ８が一時キャッシュとして動作し、ＳＲＡＭ０〜７が二次キャッシュとして動作し、ＤＲＡＭ０〜７が３次キャッシュとして動作する。これらのヒット／ミスヒットの判定等を行う制御動作は、キャッシュコントロール回路は論理回路ＬＣにより行われる。

この実施例では、上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対して共通に用いられる冗長レジスタＲＥＧが設けられる。つまり、上記ＤＲＡＭ０〜ＤＲＡＭ７からなるメモリバンクのそれぞれは、後述するような冗長回路を備えるが、冗長レジスタＲＥＧは、個々のメモリバンクに設けられた冗長回路では救済できないものの救済や、あるいは半導体集積回路装置に組み立てられた後の救済に用いられる。特に制限されないが、上記レジスタＲＥＧにヒューズ切断信号が保持され、かかるレジスタＲＥＧを通して上記スキャンイン動作に対応したシリアルデータが形成される。また、スキャンアウト信号がレジスタの保持信号と比較されて、上記書き込みベリファイに用いられる。

図７には、上記ＤＲＡＭマクロセル（メモリバンク）の一実施例のブロック図が示されている。各メモリバンクは、Ｘ，Ｙアドレスバッファ又はアドレスラッチを備える。これにより、１つのメモリバンクに対してアドレスを供給し、そのメモリ動作とは無関係に異なるメモリバンクに対して引き続きアドレスを供給することができる。つまり、ＤＲＡＭではアドレスを入力してからデータが取り出すまでに時間がかかるので、複数のメモリバンクに対してパイプライン的にメモリアクセスを行うようにすることにより、個々のメモリバンクでの読み出し動作に費やされる時間をみかけ上ゼロにすることができる。

この実施例では、特に制限されないが、メモリバンクは複数のセルアレイから構成される。特に制限されないが、セルアレイは、セルアレイの左右に設けられた１２８本のサブワードドライバ（ＤＶ）により全体で２５６本のサブワード線の選択が行われる。上記２５６本のサブワード線と２５６対のビット線の交差部にダイナミック型メモリセルが配置され、上下に設けられた１２８個ずつのセンスアンプにより増幅される。センスアンプはシェアードセンスアンプ方式とされ、隣接するメモリアレイに共通に用いられる。同様に、サブワードＤＶも隣接するメモリアレイのサブワード線の選択に共用される。

上記正規のセルアレイと同様な冗長アレイが設けられる。この冗長アレイは、前記のような２５６本の冗長ワード線、２５６対の冗長ビット線を備えることとなる。このようなＸ，Ｙ冗長に加えて、正規のサブアレイには、特に制限されないが、冗長ビット線を備える。それ故、上記ビット線不良は、個々の正規セルアレイ内で救済することも可能とされる。

Ｘアドレスバッファに取り込まれたＸアドレスは、一方でＸプリデコーダ回路によりデコードされ、それと並行して上記ＸアドレスがＸ系ＦＵＳＥ（ヒューズ）に記憶させられた不良アドレスとアドレス比較回路で比較される。Ｘ系ＦＵＳＥ（ヒューズ）は前記図４等に示したようにスキャン機能付ヒューズ回路のチェーンから構成される。Ｘプリデコーダの出力信号は、正規用マットのＸデコーダと冗長マット用のＸデコーダに供給される。Ｙアドレスバッファに取り込まれたＹアドレスは、上記と同様なＹ系ＦＵＳＥ（ヒューズ）に記憶させられた不良アドレスとアドレス比較回路で比較され、前記Ｘ系の不良アドレスの一致情報とにより、正規マットを使うか冗長マットを使うかの判定が行われる。この判定結果により、正規マットでの救済か冗長マットでの救済かに対応したＸデコーダ回路及びＹデコーダ回路の動作が行われる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図３において、クロックＣＬＫ−Ａ〜Ｃの３つクロックは、それぞれ独立に形成するもの他、クロックＣＬＫ−Ｃは、クロックＣＬＫ−ＡとＣＬＫ−Ｂとを同時にハイレベルにしたときに発生させたり、あるいは他の制御信号とクロックＣＬＫ−Ａ又はＢとを組み合わせて生成させたりする等種々の実施形態を取ることができる。ヒューズ手段ＦＵＳＥの切断は、前記のようなＰチャネルＭＯＳＦＥＴを用いるもの他、ＮチャネルＭＯＳＦＥＴを用いる構成としてもよい。

ヒューズ手段は、前記のようなＦＧを用いるもの他、電流を流すことにより切断される配線材料を利用するもの他、あるいは電気的に書き込みが行われる不揮発性メモリ、例えばフラッシュメモリを用いるものであってもよい。この場合、フラッシュメモリ素子の複数個を並列接続して信頼性を高くするようにすることが望ましい。このような不揮発性のメモリ素子をヒューズ手段として用いた場合には、出荷前のテストによって不良になったものも救済することができる。ヒューズ手段は、前記のような欠陥救済のためのものの他、例えば抵抗トリミング回路に設けられたスイッチ信号を形成するもの等種々の実施形態を取ることができる。この発明は、ヒューズ回路を備えた半導体集積回路装置に広く利用できる。

この発明に係るスキャン機能付ヒューズ回路の一実施例を示す概略ブロック図である。 図１のヒューズ回路ＦＣの一実施例を示す回路図である。 図１のＦＦ回路の一実施例を示す説明図である。 この発明に係る半導体集積回路装置に設けられるスキャンチェーンの一実施例を示す概略ブロック図である。 この発明を説明するための半導体集積回路装置のテスト方法のフローチャート図である。 この発明が適用される論理混載メモリ集積回路の一実施例を示す基板配置図である。 図６のＤＲＡＭマクロセル（メモリバンク）の一実施例を示す雌ブロック図である。

符号の説明

ＦＣ…ヒューズ回路、Ｌ１，Ｌ２…ラッチ回路、Ｇ１…ナンドゲート回路、Ｒ１〜Ｒ３…抵抗、Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、ＮＶ１〜ＮＶ５…インバータ回路、ＩＢ…入力回路、ＯＢ…出力回路、ＣＨＩＰ…半導体基板（チップ）、ＤＲＡＭ０〜ＤＲＡＭ７…ＤＲＡＭマクロセル、ＤＦＴ…ＤＦＴ回路、ＳＲＡＭ０〜ＳＲＡＭ７…ＳＲＡＭマクロセル、ＬＣ…論理部、ＰＡＤ…パッド、ＩＯＣ…入出力セル、ＲＥＧ…冗長レジスタ。

Claims (4)

1. チェーン状に接続された複数のスキャン機能付ヒューズ回路と、
   上記複数の各スキャン機能付ヒューズ回路から出力されるヒューズ信号を受ける内部回路とを備え、
   上記スキャン機能付ヒューズ回路は、
   前段からの信号を第１クロックに対応して取り込み、又は第１タイミング信号に対応して自己のヒューズ信号を取り込む第１ラッチ回路と、
   上記第１ラッチ回路の保持信号を第２クロックに対応して取り込んで次段に伝える第２ラッチ回路と、
   上記第１ラッチ回路の保持信号を第２タイミング信号に対応して取り込んでヒューズ手段に書き込む入力回路と、上記ヒューズ手段の記憶情報に対応したヒューズ信号を出力させる出力回路とからなるヒューズ回路とを備え、
   上記第１クロックと第２クロックに対応して各スキャン機能付ヒューズ回路にヒューズ切断信号をシリアルにスキャンインさせる第１動作と、
   上記第１タイミング信号により上記ヒューズ信号を第１ラッチ回路に取り込む第２動作と、
   上記第１クロックと第２クロックに対応して上記第１ラッチ回路に取り込まれた各ヒューズ信号をシリアルにスキャンアウトさせる第３動作とを行うことを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記ヒューズ手段は、電流による選択的な切断の有無により記憶情報の書き込みが行われるものであり、
   上記入力回路は、
   書き込み用電源電圧が供給される電源パッドを備え、
   上記電源バッドと回路の電源端子との間には抵抗手段が設けられ、
   上記電源パッドから上記ヒューズ手段を溶断させる電流が供給されるものであることを特徴とする半導体集積回路装置。
3. 請求項２において、
   上記出力回路は、第４タイミング信号に対応してヒューズ手段に電流を供給する電流経路を形成して、その切断の有無に対応した２値信号を取り込むラッチ回路を備えるものであることを特徴とする半導体集積回路装置。
4. 請求項１において、
   上記内部回路は、複数のメモリセルが行列配置されてなる正規メモリ回路と、正規メモリ回路の行又は列に対応した予備メモリ回路とを備え、
   上記ヒューズ信号は、上記正規回路における行又は列の欠陥部分をそれに対応した行又は列の予備メモリ回路に置き換えるものであることを特徴とする半導体集積回路装置。
   

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