JP2004079571A5 - - Google Patents

Claims (8)

1. 不良アドレスに対応するリペアデータを記録するヒューズ回路と、
   読み出しまたは書き込みアドレスを出力するロジック回路と、
   上記ロジック回路から出力されたアドレスと上記ヒューズ回路に記録されたリペアデータに対応する不良アドレスとを比較し、それらが一致しない場合は、上記アドレスにアクセスされ、それらが一致する場合は、スペア回路のアドレスにアクセスされるように制御されるメモリ回路とを備え、
   上記ヒューズ回路を第１のチップに搭載し、上記ロジック回路および上記メモリ回路を第１のチップとは異なる第２のチップに搭載して、それら第１のチップおよび第２のチップを１つのパッケージに収納したことを特徴とする半導体集積回路装置。
2. 第１のチップと第２のチップとをワイヤボンディングにより接続したことを特徴とする請求項１記載の半導体集積回路装置。
3. 第１のチップと第２のチップとをバンプボンディングにより接続したことを特徴とする請求項１記載の半導体集積回路装置。
4. ヒューズ回路は、一端が第１のパッドに接続され、他端が電源あるいはグランドに接続されたヒューズからなり、
   メモリ回路は、
   上記第１のパッドに接続された第２のパッドと、
   上記第２のパッドの電位から上記ヒューズのカットまたは非カットを判定し、リペアデータを読み出すヒューズ判定回路とを備えたことを特徴とする請求項１記載の半導体集積回路装置。
5. メモリ回路は、リセット直後に、ヒューズ回路に記録されたリペアデータをシリアルに読み出すと共に、シリアルに保存し、ロジック回路から出力されるアドレスとシリアルに保存したリペアデータに対応する不良アドレスとを比較して、その比較結果に応じてアクセス場所を制御することを特徴とする請求項１記載の半導体集積回路装置。
6. メモリ回路は、
   制御信号に同期して、ヒューズ回路に記録されたリペアデータをシリアルに読み出すヒューズ判定回路と、
   制御信号に同期して、上記ヒューズ判定回路により読み出されたリペアデータを受け取るリペアデータロード回路と、
   制御信号に同期して、上記リペアデータロード回路により受け取られたリペアデータをシリアルに保存するリペアデータラッチ回路と、
   上記ヒューズ判定回路、上記リペアデータロード回路、および上記リペアデータラッチ回路に、各種制御信号を供給するリペアデータロード制御回路と、
   ロジック回路から出力されるアドレスと上記リペアデータラッチ回路にシリアルに保存されたリペアデータに対応する不良アドレスとを比較して、その比較結果に応じてアクセス場所を制御する比較回路とを備えたことを特徴とする請求項５記載の半導体集積回路装置。
7. 不良アドレスに対応するリペアデータを記録する不揮発性メモリと、
   読み出しまたは書き込みアドレス、および上記不揮発性メモリに不揮発性メモリアドレスを出力するロジック回路と、
   上記ロジック回路から出力されたアドレスと上記不揮発性メモリの不揮発性メモリアドレスに記録されたリペアデータに対応する不良アドレスとを比較し、それらが一致しない場合は、上記アドレスにアクセスされ、それらが一致する場合は、スペア回路のアドレスにアクセスされるように制御されるメモリ回路とを備え、
   上記不揮発性メモリを第１のチップに搭載し、上記ロジック回路および上記メモリ回路を第１のチップとは異なる第２のチップに搭載して、それら第１のチップおよび第２のチップを１つのパッケージに収納したことを特徴とする半導体集積回路装置。
8. ロジック回路は、
   メモリ回路に書き込んだデータと同一アドレスから読み出したデータとを比較して、一致しない場合には、そのアドレスに対応するリペアデータを不揮発性メモリに記録するセルフテスト回路を備えたことを特徴とする請求項８記載の半導体集積回路装置。