JP2000194598A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のベアチップのみが実装されたＳＳＦＤ
Ｃの場合、ＳＳＦＤＣの総記憶容量を示す識別信号を出
力することができなかった。 【解決手段】 チップは識別信号を切り換えるためのオ
プションパッド１２ｂを有している。このオプションパ
ッド１２ｂには識別信号設定回路３８が接続されてい
る。この識別信号設定回路３８はオプションパッド１２
ｂの電位に応じて識別信号の下位ビットの値を切り換え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＳＳＦＤＣ
（Solid-State Floppy Disk Card）に適用される半導体
集積回路装置に関する。

【０００２】

【従来の技術】例えばＳＳＦＤＣは半導体チップのパッ
ドをそのまま外部接続端子に接続したメモリカードであ
り、前記半導体チップの実装方法としては１チップのみ
を実装する場合と、複数チップの入出力パッドを相互接
続して実装する場合とがある。後者の場合、各チップを
認識するためのチップアドレスが供給されるオプション
パッドに対するワイヤボンディングの組合わせによりチ
ップのアドレスを指定し、カード外部からのアドレス指
定に対してはあたかもアドレスを拡張したかのような使
用方法がある。このような複数チップ実装モードをＳＳ
ＦＤＣに適用することにより、大容量のＳＳＦＤＣを実
現することができる。

【０００３】

【発明が解決しようとする課題】図７は、例えば５１２
Ｍビットの記憶容量を有するＳＳＦＤＣの例を示してい
る。カード本体５１の内部には、２５６Ｍビットの記憶
容量を有する２つのチップ５２、５３が設けられてい
る。これらチップ５２、５３は同一構成であり、各チッ
プにはアドレス信号や各種制御信号を入力するためのパ
ッド、及びデータを入出力するためのパッドが配置され
ている。これらパッドはパッド５２ａ，５３ａのように
互いに共通接続されており、このＳＳＦＤＣは５１２Ｍ
ビットの記憶容量を有するメモリとして機能する。

【０００４】この種のＳＳＦＤＣは、ＳＳＦＤＣが装着
される電子装置本体からの要求に応じて、ＳＳＦＤＣの
記憶容量を電子装置本体へ供給するように構成されてい
る。

【０００５】図８は、各チップに設けられた記憶容量を
示す識別信号の発生回路を示している。データを入出力
するための入出力パッドＩＯ０〜ＩＯ７はそれぞれ出力
バッファ６１ａ〜６１ｈの一方の出力端に接続されてい
る。これら出力バッファ６１ａ〜６１ｈの出力端はトラ
ンスファーゲート６２ａ〜６２ｈを介してセンスアンプ
Ｓ／Ａに接続される。尚、トランスファーゲート６２ｂ
〜６２ｈ及びセンスアンプは図示していない。センスア
ンプは図示せぬビット線に接続され、メモリセルから読
み出されたデータを検知し増幅する。トランスファーゲ
ート６２ａ〜６２ｈは制御信号φ、／φに応じて導通さ
れ、データの読み出し時にセンスアンプにより増幅され
たデータを出力バッファ６１ａ〜６１ｈに転送する。

【０００６】さらに、出力バッファ６１ａ〜６１ｈの入
力端はトランスファーゲート６３ａ〜６３ｈの一端に接
続される。これらトランスファーゲート６３ａ〜６３ｈ
の他端には電源電圧Ｖｃｃ又は接地電位Ｖｓｓが供給さ
れている。トランスファーゲート６３ａ〜６３ｈに対す
る電源電圧Ｖｃｃ又は接地電位Ｖｓｓの供給は、チップ
の記憶容量を示す識別信号に応じて設定される。この場
合、２５６Ｍビットの識別信号を示す“１０１０１１１
０”（“７５”１６進数）に応じて、図示のように電源
電圧Ｖｃｃ又は接地電位Ｖｓｓの供給箇所が設定されて
いる。

【０００７】上記構成において、電子装置本体から供給
される識別信号の読み出し要求信号ＩＤ、／ＩＤに応じ
て、トランスファーゲート６３ａ〜６３ｈが導通される
と、各トランスファーゲートを介して設定された各電位
が出力バッファ６１ａ〜６１ｈを介して入出力パッドＩ
Ｏ０〜ＩＯ７に出力される。

【０００８】ところで、上記各チップに設定された識別
信号は、例えば各チップ単体の記憶容量を示している。
このため、図７に示すように、複数のチップが実装され
た場合においても、電子装置本体からの識別信号読み出
し要求信号に応じて、各チップは各チップの記憶容量を
示す識別信号を出力するだけである。したがって、電子
装置本体はカードの総記憶容量を知ることができない。
尚、カード内に制御回路を有するメモリカードの場合、
各チップから出力される識別信号とチップの数とから総
記憶容量を算出して出力することも可能である。しか
し、メモリのベアチップのみが実装されたＳＳＦＤＣの
場合、電子装置本体はＳＳＦＤＣの総記憶容量を知るこ
とができなかった。

【０００９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは簡単な構成
で、製造工程も大きく変更することなく、チップに識別
信号を設定することができ、しかも、この設定された識
別信号を容易に出力することが可能な半導体集積回路装
置を提供しようとするものである。

【００１０】

【課題を解決するための手段】本発明は、上記課題を解
決するため、半導体チップに設けられた複数のパッド
と、前記半導体チップ内に設けられ、前記半導体チップ
を識別するための識別信号を設定する少なくとも１つの
設定手段と、一端が前記設定手段に接続され、他端が前
記パッドにバッファ回路を介して接続され、前記設定手
段の出力信号を転送する少なくとも１つの転送回路とを
具備している。

【００１１】前記設定手段は、複数のオプションパッド
と、前記半導体チップの外部に設けられ、前記オプショ
ンパッドにワイヤボンディングにより接続され、前記オ
プションパッドに所定の電位を設定する外部接続パッド
と、前記各オプションパッドに設定された電位より、前
記識別信号を生成する生成回路とを具備している。

【００１２】前記設定手段は、第１の電源と、この第１
の電源と異なる第２の電源と、これら第１、第２の電源
の相互間に直列接続された抵抗と記憶素子とを具備して
いる。

【００１３】また、本発明は、半導体チップに設けられ
信号を出力する複数の出力パッドと、前記半導体チップ
内に設けられた少なくとも１つのオプションパッドと、
前記オプションパッドに接続され、オプションパッドに
供給される電圧に応じて前記半導体チップを識別する識
別信号の少なくとも一部を設定する設定手段と、一端が
前記設定手段に接続され、他端が前記複数の出力パッド
のうちの少なくとも１つに接続され、前記半導体チップ
の外部から供給される前記識別信号の読み出し要求信号
に応じて導通され、前記設定手段により生成された識別
信号を前記出力パッドにバッファ回路を介して転送する
少なくとも１つの第１の転送手段とを具備している。

【００１４】前記設定手段は、前記オプションパッドに
供給された電位をデコードするデコーダにより構成され
ている。

【００１５】さらに、本発明は、カード本体と、前記カ
ード本体内に設けられ、複数のパッドを有する複数の半
導体チップと、前記各半導体チップ内に設けられ、前記
半導体チップを識別する識別信号の少なくとも一部を設
定する設定手段と、一端が前記設定手段に接続され、他
端が前記複数のパッドのうちの少なくとも１つにバッフ
ァ回路を介して接続され、前記半導体チップの外部から
供給される前記識別信号の読み出し要求信号に応じて導
通され、前記設定手段により設定された識別信号を前記
少なくとも１つのパッドに転送する第１の転送手段とを
具備している。

【００１６】また、本発明は、一端が第１又は第２の電
源に接続され、他端が前記複数の出力パッドのうちの一
部に接続され、前記半導体チップの外部から供給される
前記識別信号の読み出し要求信号に応じて導通され、前
記識別信号の一部を前記出力パッドに転送する複数の第
２の転送手段をさらに具備している。

【００１７】前記設定手段は、第１の電源と、この第１
の電源と異なる第２の電源の相互間に直列接続された抵
抗と記憶素子とを具備している。

【００１８】前記記憶素子はフューズ素子により構成さ
れている。

【００１９】前記記憶素子は書き換え可能な不揮発性半
導体記憶素子により構成されている。

【００２０】前記各半導体チップはチップを選択するた
めのチップアドレスを有し、このチップアドレスにより
選択された半導体チップのみから前記識別信号を出力す
る。

【００２１】また、本発明は、半導体チップと、前記半
導体チップ内の設けられ、複数のメモリセルを有するメ
モリセルアレイと、このメモリセルアレイの前記メモリ
セルを選択する選択回路と、前記メモリセルアレイに設
けられ、前記チップを識別する識別信号が記憶された記
憶領域と、前記選択回路に前記識別信号の読み出し要求
信号が供給されたとき、前記記憶領域に記憶された識別
信号を読み出し出力する読み出し回路とを具備してい
る。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 （第1の実施例）図２は、例えば５１２Ｍビットの記憶
容量を有するＳＳＦＤＣの例を示している。カード本体
１１の内部には、２５６Ｍビットの記憶容量を有する２
つのチップ１２、１３が設けられている。これらチップ
１２、１３は同一構成の例えばフラッシュＥＥＰＲＯＭ
からなり、各チップ１２、１３にはアドレス信号や各種
制御信号、及び後述する識別信号の読み出し要求信号
（ＩＤ、／ＩＤ）等を入力するためのパッド、さらにデ
ータを入出力するためのパッドが配置されている。これ
らパッドはパッド１２ａ、１３ａのように互いに共通接
続され、例えば外部接続パッド１１ａにワイヤボンディ
ングされる。さらに、各チップ１２、１３は識別信号を
切り換えるためのオプションパッド１２ｂ、１３ｂを有
している。これらオプションパッド１２ｂ、１３ｂはＳ
ＳＦＤＣが５１２Ｍビットの記憶容量を有するメモリと
して機能する場合、ＳＳＦＤＣの例えば電源電位Ｖｃｃ
が供給される外部接続パッド１１ｂにワイヤボンディン
グされる。

【００２３】図１は、本発明の第1の実施例を示すもの
であり、各チップ１２、１３に設けられた記憶容量を示
す識別信号の発生回路を示している。データを入出力す
るための入出力パッドＩＯ０〜ＩＯ７はそれぞれ出力バ
ッファ３１ａ〜３１ｈの出力端に接続されている。これ
ら出力バッファ３１ａ〜３１ｈの入力端はトランスファ
ーゲート３２ａ〜３２ｈを介してセンスアンプＳ／Ａに
接続される。尚、トランスファーゲート３２ｂ〜３２ｈ
及びセンスアンプは図示していない。センスアンプは図
示せぬビット線に接続され、メモリセルから読み出され
たデータを検知し増幅する。トランスファーゲート３２
ａ〜３２ｈは制御信号φ、／φに応じて導通され、デー
タの読み出し時にセンスアンプにより増幅されたデータ
を出力バッファ３１ａ〜３１ｈに転送する。

【００２４】さらに、出力バッファ３１ａ〜３１ｈの入
力端はトランスファーゲート３３ａ〜３３ｈの一端に接
続される。これらトランスファーゲート３３ａ〜３３ｈ
のうち、トランスファーゲート３３ａ、３３ｂの他端に
は設定手段を構成する識別信号設定回路３８が接続さ
れ、トランスファーゲート３３ｃ〜３３ｈの他端には、
電源電圧Ｖｃｃ又は接地電位Ｖｓｓが供給される。これ
らトランスファーゲート３３ａ〜３３ｈの他端に供給さ
れる電源のレベルは、チップの記憶容量を示す識別信
号、あるいはＳＳＦＤＣの記憶容量を示す識別信号に応
じて設定される。この識別信号は例えば下位２ビットの
電位を変えることにより切り換えられる。この下位２ビ
ットの電位は前記オプションパッドに接続された識別信
号設定回路３８を用いて設定される。

【００２５】この２ビット分の識別信号設定回路３８
は、抵抗３４、インバータ回路３５、３６、３７により
構成されている。すなわち、オプションパッド１２ｂは
高抵抗を有する抵抗３４を介して接地されるとともに、
インバータ回路３５、３６、３７を介して前記トランス
ファーゲート３３ａの他端に接続される。また、インバ
ータ回路３６とインバータ回路３７の接続点は前記トラ
ンスファーゲート３３ｂの他端に接続される。その他の
トランスファーゲート３３ｃ〜３３ｈの他端には図８と
同様の電位が供給される。図１はチップ１２の識別信号
の発生回路について示しているが、チップ１３について
も同様の構成とされている。前記抵抗３４としては、例
えばトランジスタや拡散抵抗素子あるいはポリシリコン
からなる抵抗素子を適用できる。

【００２６】前記オプションパッド１２ｂ、１３ｂに
は、この実施の形態の場合、電源電圧Ｖｃｃが供給され
ている。このため、インバータ回路３７の出力端はロー
レベル“０”、インバータ回路３６の出力端はハイレベ
ル“１”となる。

【００２７】上記構成において、電子装置本体から供給
される識別信号の読み出し要求信号ＩＤ、／ＩＤに応じ
て、トランスファーゲート３３ａ〜３３ｈが導通される
と、設定された各電位が各トランスファーゲート３３ａ
〜３３ｈ、及び出力バッファ３１ａ〜３１ｈを介して入
出力パッドＩＯ０〜ＩＯ７に出力される。したがって、
この実施の形態の場合、各チップは電子装置本体からの
読み出し要求信号ＩＤ、／ＩＤに応じて、図３に示すよ
うに、データ入出力パッドＩＯ０〜ＩＯ７から５１２Ｍ
ビットを示す識別信号“０１１０１１１０”（“７６”
１６進数）を出力する。

【００２８】一方、ＳＳＦＤＣに例えば１チップのみを
実装する場合、オプションパッド１２ｂには何も接続せ
ずオープンとする。この場合、オプションパッド１２ｂ
は抵抗３４を介して接地されるため、インバータ回路３
７の出力端はハイレベル“１”、インバータ回路３６の
出力端はローレベル“０”となる。したがって、電子装
置本体から供給される読み出し要求信号ＩＤ、／ＩＤに
応じて、トランスファーゲート３３ａ〜３３ｈが導通さ
れると、図３に示すように、１チップの記憶容量として
の２５６Ｍビットを示す識別信号“１０１０１１１０”
（“７５”１６進数）がデータ入出力パッドＩＯ０〜Ｉ
Ｏ７から出力される。

【００２９】図４（ａ）（ｂ）は、上記識別信号設定回
路３８の変形例を示すものであり、図１と同一部分には
同一符号を付し異なる部分についてのみ説明する。図１
に示す例の場合、オプションパッドを設け、このオプシ
ョンパッドに対する電源供給の有無をワイヤボンディン
グの有無により切り換え、識別信号を切換えた。これに
対して、この変形例はオプションパッド及びワイヤボン
ディングを使用せずに識別信号を切換えている。

【００３０】図４（ａ）は電源電圧Ｖｃｃが供給される
電源端子４１と接地間に高抵抗を有する抵抗４２とフュ
ーズ素子４３を直列接続し、これらの接続ノードに前記
インバータ回路３５の入力端を接続している。このよう
な構成によれば、フューズ素子４３を切断すると、イン
バータ回路３５の入力端に抵抗４２を介して電源電圧Ｖ
ｃｃが供給されるため、５１２Ｍビットを示す識別信号
を出力することができる。また、フューズ素子４３を切
らなければ、インバータ回路３５の入力端はフューズ素
子４３を介して接地されるため、２５６Ｍビットを示す
識別信号を出力することができる。

【００３１】図４（ｂ）は図４（ａ）に示す抵抗４２と
フューズ素子４３の接続位置を変えたものであり、電源
端子４１と接地間にフューズ素子４３と抵抗４２がこの
順序で直列接続され、これらの接続ノードに前記インバ
ータ回路３５の入力端が接続されている。この構成によ
れば、フューズ素子４３を切らなければ、インバータ回
路３５の入力端にフューズ素子４３を介して電源電圧Ｖ
ｃｃが供給されるため、５１２Ｍビットを示す識別信号
を出力することができる。また、フューズ素子４３を切
断すると、インバータ回路３５の入力端は抵抗４２を介
して接地されるため、２５６Ｍビットを示す識別信号を
出力することができる。

【００３２】尚、図４（ａ）（ｂ）では、フューズ素子
を用いたが、これに限定されるものではなく、例えば書
き換え可能な不揮発性半導体記憶素子を用いることも可
能である。この例では、チップの識別信号のうち下位２
ビットを変更する場合について説明したが、これに限定
されるものではなく、ＩＯ０〜７までの任意の出力に対
し、トランスファーゲート３３ａ〜３３ｈを介して、識
別信号設定回路３８の出力端を接続することが可能であ
る。

【００３３】さらに、トランスファーゲート３３ａ〜３
３ｈの一端に“１”又は“０”の情報を記憶するフュー
ズ素子や半導体記憶素子を接続し、これらフューズ素子
や半導体記憶素子により識別信号の全ビットを設定して
もよい。

【００３４】また、上記実施の形態では、電子装置本体
の要求信号に応じて２つのチップから識別信号を出力し
たが、これに限定されるものではない。この例では、チ
ップにはチップアドレスを入力するためのパッドが設け
られており、このチップアドレスを用いて複数のチップ
から特定のチップを選択することが可能となっている。
したがって、このチップアドレスに応じて選択されたチ
ップのみから識別信号を出力するようにしてもよい。 （第２の実施例）図５は、本発明の第２の実施例を示し
ており、図1と同一部分には同一符号を付す。この実施
例は、複数ビットで構成される識別信号のうちの例えば
数ビットを、デコーダを用いて設定する回路を示してい
る。

【００３５】オプションパッド２１ａ、２１ｂは、高抵
抗を有する抵抗２２ａ、２２ｂを介してそれぞれ接地さ
れるとともに、デコーダ２３に接続されている。このデ
コーダ２３は、例えばアンド回路２３ａ、２３ｂ、２３
ｃ、２３ｄ及びインバータ回路２３ｅ、２３ｆにより構
成されている。前記オプションパッド２１ａはアンド回
路２３ａ、２３ｃの一方入力端に接続されるとともに、
インバータ回路２３ｅを介してアンド回路２３ｂ、２３
ｄの一方入力端に接続されている。前記オプションパッ
ド２１ｂはアンド回路２３ａ、２３ｂの他方入力端に接
続されるとともに、インバータ回路２３ｆを介してアン
ド回路２３ｃ、２３ｄの一方入力端に接続されている。
このデコーダ２３はオプションパッド２１ａ、２１ｂに
供給される信号をデコードする。

【００３６】前記アンド回路２３ａ、２３ｂ、２３ｃの
出力端はオア回路２４に接続されている。このオア回路
２４の出力信号は読み出し要求信号ＩＤとともに、アン
ド回路２５ａに供給されている。このアンド回路２５ａ
の出力端はトランスファーゲート２６ａを構成するＮチ
ャネルトランジスタのゲートに接続されとともに、イン
バータ回路２７ａを介してトランスファーゲート２６ａ
を構成するＰチャネルトランジスタのゲートに接続され
ている。このトランスファーゲート２６ａの入力端には
電源電圧Ｖｃｃが供給され、出力端は出力バッファ３１
ａに接続されている。

【００３７】前記アンド回路２３ｄの出力信号は読み出
し要求信号ＩＤとともに、アンド回路２５ｂに供給され
ている。このアンド回路２５ｂの出力端はトランスファ
ーゲート２６ｂを構成するＮチャネルトランジスタのゲ
ートに接続されとともに、インバータ回路２７ｂを介し
てトランスファーゲート２６ｂを構成するＰチャネルト
ランジスタのゲートに接続されている。このトランスフ
ァーゲート２６ｂの入力端には接地電位Ｖｓｓが供給さ
れ、出力端は前記入出力バッファ３１ａに接続されてい
る。

【００３８】上記構成において、オプションパッド２１
ａ、２１ｂには高抵抗２２ａ、２２ｂを介して接地され
ているため、オプションパッド２１ａ、２１ｂを電源電
圧Ｖｃｃにボンディングを行わなかった場合、接地電位
Ｖｓｓが接続されたと等価となる。このため、オプショ
ンパッド２１ａ、２１ｂに対する入力信号の組み合わせ
は電源電圧（Ｖｃｃ、Ｖｃｃ）、（Ｖｃｃ、Ｖｓｓ）、
（Ｖｓｓ、Ｖｃｃ）、（Ｖｓｓ、Ｖｓｓ）の４通りとな
る。デコーダ２３は、この４通りの入力信号に応じて出
力信号ａ、ｂ、ｃ、ｄのいずれか１つをハイレベルとす
る。このデコーダ２３の出力信号は、読み出し要求信号
ＩＤに応じてアンド回路２５ａ、２５ｂのいずれかに供
給される。例えば出力信号ａ、ｂ、ｃはオア回路２４、
アンド回路２５ａを介してトランスファーゲート２６ａ
に供給され、出力信号ｄはオア回路２５ｂ、２６ｂを介
してトランスファーゲート２６ｂに供給される。このた
め、アンド回路２５ａの出力信号に応じてトランスファ
ーゲート２６ａが導通された場合、電源電圧Ｖｃｃがト
ランスファーゲート２６ａ、出力バッファ３１ａを介し
て出力パッドＩＯ０に出力される。また、アンド回路２
５ｂの出力信号に応じてトランスファーゲート２６ｂが
導通された場合、接地電位Ｖｓｓがトランスファーゲー
ト２６ｂ、出力バッファ３１ａを介して出力パッドＩＯ
０に出力される。

【００３９】上記第２の実施例によれば、２つのオプシ
ョンパッド２１ａ、２１ｂを電源電圧が供給されるパッ
ドにボンディングするか否かにより、出力パッドから出
力される識別信号を設定できる。したがって、デコーダ
２３の出力信号ａ〜ｄの組み合わせを各出力パッドに応
じて変えることにより、４通りの識別信号を出力するこ
とができる。

【００４０】尚、第２の実施例においても、第１の実施
例と同様に、オプションパッド２１ａ、２１ｂを使用せ
ず、抵抗とフューズ、あるいは抵抗と記憶素子とからな
る回路により構成することも可能である。 （第３の実施例）図６は、本発明の第３の実施例を示し
ている。

【００４１】この実施例は、識別信号を書き換え可能な
不揮発性メモリセルアレイに記憶し、読み出し要求信号
ＩＤに応じて、この記憶した識別信号を読み出し出力す
る。

【００４２】図６において、カード本体１１の内部には
メモリセルアレイ７１、このメモリセルアレイ７１の行
を選択するロウデコーダ７２、列を選択するカラムデコ
ーダ７３、これらロウデコーダ７２、カラムデコーダ７
３により選択されたメモリセルから読み出されたデータ
を増幅するセンスアンプ７４、このセンスアンプ７４の
出力信号を増幅する出力バッファ７５、この出力バッフ
ァ７５に接続された出力パッド７６が設けられている。
これら出力バッファ７５、出力パッド７６は実際には複
数個配置されている。

【００４３】前記メモリセルアレイ７１は、例えばカー
ド本体１１に設定された記憶容量を示す識別信号が予め
記憶される記憶領域７１ａを有している。識別信号は前
記記憶領域７１ａに例えば一度だけ書き込まれる。ま
た、ロウデコーダ７２、カラムデコーダ７３には、アド
レスの他に読み出し要求信号ＩＤが供給されている。

【００４４】上記構成において、読み出し要求信号ＩＤ
が供給されると、ロウデコーダ７２、カラムデコーダ７
３により記憶領域７１ａが選択され、この記憶領域７１
ａに記憶されている識別信号が読み出される。この読み
出された識別信号はセンスアンプ７４、出力バッファ７
５を介して出力パッド７６に供給される。

【００４５】上記第３の実施例によれば、メモリセルア
レイ７１の記憶領域７１ａに予め識別信号を記憶し、こ
れを読み出し要求信号ＩＤに応じて読み出している。し
たがって、別途識別信号を設定するための識別信号設定
回路を必要としないため、回路構成を簡単化できる。し
かも、ワイヤボンディングも必要としないため、製造を
簡単化できる。

【００４６】尚、記憶領域７１ａはメモリセルアレイ７
１に設ける必要はなく、メモリセルアレイ７１と別に設
けてもよい。この場合、読み出し要求信号ＩＤは、ロウ
デコーダ７２、カラムデコーダ７３に代えて記憶領域７
１ａの読み出し回路に供給すればよい。

【００４７】また、上記各実施例では、識別信号として
チップの記憶容量を出力したが、これに限定されるもの
ではなく、例えばビット幅、消去ブロックのサイズやペ
ージサイズ、個々のチップを識別する信号等を出力する
ことも可能である。

【００４８】その他、この発明は上記実施例に限定され
るものではなく、発明の要旨を変えない範囲で種々変形
実施可能なことは勿論である。

【００４９】

【発明の効果】以上、詳述したようにこの発明によれ
ば、簡単な構成で、製造工程も大きく変更することな
く、チップに識別信号を設定することができ、しかも、
この設定された識別信号を容易に出力することが可能な
半導体集積回路装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第1の実施例を示す回路図。

【図２】本発明の半導体集積回路装置を概略的に示す構
成図。

【図３】識別信号の例を示す図。

【図４】図４（ａ）（ｂ）はそれぞれ図１に示す識別信
号生成回路の変形例を示す要部の回路図。

【図５】本発明の第２の実施例を示す回路図。

【図６】本発明の第３の実施例を示す回路図。

【図７】従来の半導体集積回路装置を概略的に示す構成
図。

【図８】従来の半導体集積回路装置を示す回路図。

【符号の説明】

１１…カード本体、 １２、１３…チップ、 １２ｂ、１３ｂ…オプションパッド、 ＩＯ０〜ＩＯ７…入出力パッド、 ＩＤ、／ＩＤ…読み出し要求信号、 ２１ａ、２１ｂ…オプションパッド、 ２２ａ、２２ｂ…抵抗、 ２３…デコーダ、 ３３ａ〜３３ｈ…トランスファーゲート、 ３８…識別信号生成回路、 ３４、４２…抵抗、 ３５、３６、３７…インバータ回路、 ４３…フューズ素子、 ７１…メモリセルアレイ、 ７１ａ…記憶領域、 ７２…ロウデコーダ、 ７３…カラムデコーダ、 ７４…センスアンプ。

フロントページの続き (72)発明者 杉浦 義久 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5B025 AD05 AE03 5B060 MM06 MM07

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体チップに設けられた複数のパッド
   と、 前記半導体チップ内に設けられ、前記半導体チップを識
   別するための識別信号を設定する少なくとも１つの設定
   手段と、 一端が前記設定手段に接続され、他端が前記パッドにバ
   ッファ回路を介して接続され、前記設定手段の出力信号
   を転送する少なくとも１つの転送回路とを具備すること
   を特徴とする半導体集積回路装置。
2. 【請求項２】 前記設定手段は、 複数のオプションパッドと、 前記半導体チップの外部に設けられ、前記オプションパ
   ッドにワイヤボンディングにより接続され、前記オプシ
   ョンパッドに所定の電位を設定する外部接続パッドと、 前記各オプションパッドに設定された電位より、前記識
   別信号を生成する生成回路とを具備することを特徴とす
   る請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記設定手段は、 第１の電源と、 この第１の電源と異なる第２の電源と、 これら第１、第２の電源の相互間に直列接続された抵抗
   と記憶素子とを具備することを特徴とする請求項１記載
   の半導体集積回路装置。
4. 【請求項４】 半導体チップに設けられ信号を出力する
   複数の出力パッドと、 前記半導体チップ内に設けられた少なくとも１つのオプ
   ションパッドと、 前記オプションパッドに接続され、オプションパッドに
   供給される電圧に応じて前記半導体チップを識別する識
   別信号の少なくとも一部を設定する設定手段と、 一端が前記設定手段に接続され、他端が前記複数の出力
   パッドのうちの少なくとも１つに接続され、前記半導体
   チップの外部から供給される前記識別信号の読み出し要
   求信号に応じて導通され、前記設定手段により生成され
   た識別信号を前記出力パッドにバッファ回路を介して転
   送する少なくとも１つの第１の転送手段とを具備するこ
   とを特徴とする半導体集積回路装置。
5. 【請求項５】 前記設定手段は、前記オプションパッド
   に供給された電位をデコードするデコーダにより構成さ
   れていることを特徴とする請求項４記載の半導体集積回
   路装置。
6. 【請求項６】 カード本体と、 前記カード本体内に設けられ、複数のパッドを有する複
   数の半導体チップと、 前記各半導体チップ内に設けられ、前記半導体チップを
   識別する識別信号の少なくとも一部を設定する設定手段
   と、 一端が前記設定手段に接続され、他端が前記複数のパッ
   ドのうちの少なくとも１つにバッファ回路を介して接続
   され、前記半導体チップの外部から供給される前記識別
   信号の読み出し要求信号に応じて導通され、前記設定手
   段により設定された識別信号を前記少なくとも１つのパ
   ッドに転送する第１の転送手段とを具備することを特徴
   とする半導体集積回路装置。
7. 【請求項７】 一端が第１又は第２の電源に接続され、
   他端が前記複数の出力パッドのうちの一部に接続され、
   前記半導体チップの外部から供給される前記識別信号の
   読み出し要求信号に応じて導通され、前記識別信号の一
   部を前記出力パッドに転送する複数の第２の転送手段を
   さらに具備することを特徴とする請求項４又は６記載の
   半導体集積回路装置。
8. 【請求項８】 前記設定手段は、第１の電源と、この第
   １の電源と異なる第２の電源の相互間に直列接続された
   抵抗と記憶素子とを具備することを特徴とする請求項６
   記載の半導体集積回路装置。
9. 【請求項９】 前記記憶素子はフューズ素子からなるこ
   とを特徴とする請求項３又は８記載の半導体集積回路装
   置。
10. 【請求項１０】 前記記憶素子は書き換え可能な不揮発
    性半導体記憶素子からなることを特徴とする請求項３又
    は８記載の半導体集積回路装置。
11. 【請求項１１】 前記各半導体チップはチップを選択す
    るためのチップアドレスを有し、このチップアドレスに
    より選択された半導体チップのみから前記識別信号を出
    力することを特徴とする請求項７記載の半導体集積回路
    装置。
12. 【請求項１２】 半導体チップと、 前記半導体チップ内の設けられ、複数のメモリセルを有
    するメモリセルアレイと、 このメモリセルアレイの前記メモリセルを選択する選択
    回路と、 前記メモリセルアレイに設けられ、前記チップを識別す
    る識別信号が記憶された記憶領域と、 前記選択回路に前記識別信号の読み出し要求信号が供給
    されたとき、前記記憶領域に記憶された識別信号を読み
    出し出力する読み出し回路とを具備することを特徴とす
    る半導体集積回路装置。