KR950010305B1 - 비휘발성 메모리장치의 시그네쳐(signature)회로 - Google Patents

비휘발성 메모리장치의 시그네쳐(signature)회로 Download PDF

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내용 없음.

Description

비휘발성 메모리장치의 시그네쳐(signature)회로
제 1 도는 종래의 시그네쳐회로의 일예를 구비한 PROM의 일반구성을 나타내는 시스템 개통도.
제 2 도는 제 1 도에 보인 PROM의 요부회로도.
제 3 도는 본 발명에 의한 시그네쳐회로의 제 1 실시예가 적용된 PROM의 일반구성을 나타내는 시스템 개통도.
제 4 도는 본 발명에 의한 시그네쳐회로의 제 1 실시예의 회로도.
제 5 도는 제 3 도에 나타낸 PROM의 어드레스버퍼회로의 회로도.
제 6 도는 본 발명에 의한 시그네쳐회로의 제 2 실시예가 적용된 PROM의 일반구성을 나타내는 시스템 개통도.
제 7 도는 본 발명에 의한 시그네쳐회로의 제 2 실시예의 회로도.
본 발명은 시그네쳐회로(signature circuit)에 관한 것으로 보다 구체적으로는 비휘발성 메모리 장치의 디바이스기능(device function)을 기억하는 시그네쳐회로에 관한 것이다.
프로그램가능 독출전용 메모리(PROM)와 같은 비휘발성 메모리장치에 있어서, 기입기능등의 디바이스기능은 비록 동일한 기본 칩(PROM)을 사용하더라도 칩에 따라 다르다. 그 때문에 칩의 디바이스기능을 사용자에게 명확하게 지시해주기 위해 PROM의 시그네쳐정보, 즉 디바이스기능을 설명하는 정보를 미리 기억시켜 두는 시그네쳐회로를 구비하고 있다.
종래에는 단일 기본칩으로 복수의 디바이스기능을 실현시키기 위해 다음과 같은 조치를 취했다. 예를들어 제 1 디바이스기능을 실현시킬때는 기본칩에 대해 하나의 본딩와이어 배선을 만들고 제 2 디바이스기능을 실현시킬때는 동일 기본칩에 대해 다른 본딩와이어 배선을 만들었다. 결과적으로, 동일한 기본칩을 사용하여 상이한 디바이스기능을 갖는 칩을 제조하는 것이 가능하게 되었다. 각 칩의 디바이스기능은 시그네쳐정보의 형태로 시그네쳐회로에 기억된다.
제 1 도는 종래의 시그네쳐회로의 일예를 구비한 PROM을 나타낸 도면이다. 제 1 도에서 PROM은 메모리 셀 어레이(1), 로우 디코더(2), 컬럼디코더(3) 및 센스증폭기(4)를 포함한다.
제 2 도는 제 1 도에 보인 PROM의 관련 부분과 함께 종래의 시그네쳐회로를 보인 도면이다. 비트라인(b0∼bn) 각각은 어드레스 신호에 응답하여 n-채널 전계효과 트랜지스터(FET)(Q4∼Qn)에 입력된 비트라인 선택신호(Y0∼Yn)중 상응하는 것에 의해 선택되고, 선택된 비트라인은 센스증폭기(4)에 연결된다. 워드라인(W0∼Wn+2) 각각은 어드레스신호에 응답하여 워드라인 선택신호(X0∼Xn+2)중 상응하는 것에 의해 선택된다. 실제 정보를 기억하는 메모리셀들에 연결된 워드라인(W0∼Wn)에 대해서는 제 1 도에 단하나의 워드라인과 메모리셀(MS0∼MSn)만을 나타낸다. "1"값으로 기입된 메모리셀은 그에 연결된 워드라인이 선택될때 전류가 흐르는 한편 정보가 기입안된("0"값으로 기입된) 메모리셀은 그에 연결된 워드라인이 선택될때 전류가 흐르지 않는다.
제 1 시그네쳐정보를 기억하기 위한 복수의 ROM셀은 워드라인(Wn+1)에 연결되며, 제 2 시그네쳐정보를 기억하기 위한 복수의 ROM셀은 워드라인(Wn+2)에 연결된다. 이 예에서, ROM셀의 드레인과 그에 상응하는 비트라인 사이에는 "1"값을 기억하도록 표식 "X"로 나타낸 단락회로가 형성되며 ROM셀의 드레인과 그에 상응하는 비트라인간에는 "0"값을 기억하도록 표식 "0"으로 나타낸 개방회로가 형성된다. 제1 및 제 2 시그네쳐정보를 기억하도록 워드라인(Wn+1)과 (Wn+2)에 연결된 ROM셀들에 "0"과 "1"값이 기입된다. 워드라인(W0∼Wn)에 연결된 메모리셀들(MS)로의 정보기입등의 정보기입은 제1 및 제 2 시그네쳐정보를 기억시키기 위한 ROM셀에 대해 수행되지 않는다.
종래의 시그네쳐회로에 의하면 제 1 시그네쳐정보는 워드라인 선택신호(X0∼Xn)과 (Xx+1)를 저레벨로 세팅하고 또한 워드라인선택신호(Xn+1)을 고레벨로 세팅해서 비트라인(b0∼bn)을 연속적으로 선택함으로써 독출된다. 마찬가지로 제 2 시그네쳐정보는 워드라인선택신호(X0∼Xn)과 (Xn+1)을 저레벨로 세팅하고 또한 워드라인 선택신호(Xn+2)를 고레벨로 세팅해서 비트라인(b0∼bn)을 연속적으로 선택함으로써 독출된다.
그러므로, 종래의 시그네쳐회로는 시그네쳐회로 전용으로 수많은 워드라인들을 필요로 한다. 여기서 워드라인의 수는 기억될 시그네쳐정보의 수와 동일하다. 제 1 도에 보인 예에서 2워드라인(Xn+1)과 (Xn+2)는 제1 및 제 2 시그네쳐정보를 기억시키기 위한 것이기 때문에 시그네쳐회로 전용으로 구비된다. 따라서, 시그네쳐회로 전용으로 제공된 워드라인들의 수는 기억될 시그네쳐정보의 수에 따라 증가하므로 워드라인과 관련 배선에 의한 큰 면적이 점유되는 문제점이 있다.
따라서, 본 발명의 목적은 상술한 문제점이 제거된 신규하고도 유용한 시그네쳐회로를 제공하는데 있다.
본 발명의 또다른 보다 구체적인 목적은 복수의 비트라인 각각과 복수의 워드라인 각각에 제각기 결합되는 제 1 메모리셀들과 상기 비트라인들에 제각기 연결되는 제 2 메모리셀들을 포함하는 비휘발성 메모리장치의 복수의 디바이스기능 각각을 나타내는 시그네쳐정보를 기억하기 위한 시그네쳐회로에 있어서, 상기 비트라인은 복수의 블럭으로 그룹화되며, 또한 상기 제 2 메모리셀들 전용으로 구비되어 상기 제 2 메모리셀들 각각에 연결되는 적어도 하나의 워드라인과, 상기 블럭들 중 하나는 선택하기 위한 선택수단을 포함하며, 상기 각 블럭들내의 제 2 메모리셀들은 1종의 시그네쳐정보를 기억하며, 상기 블럭들의 수는 상기 시그네쳐회로에 기억될 수 있는 시그네쳐정보의 종류수와 동일한 것이 특징인 비휘발성 메모리장치의 시그네쳐회로를 제공하는데 있다. 본 발명의 시그네쳐회로에 의하면, 시그네쳐정보를 기억하기 위해 전용으로 소요되는 워드라인들의 수를 최소화할 수 있으며, 또한 시그네쳐회로에 의해 점유되는 면적을 최소화할 수 있다.
본 발명의 기타 목적 및 특징들을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
제 3 도는 본 발명에 의한 시그네쳐회로의 제 1 실시예가 적용된 PROM을 나타낸다. 제 3 도에 보인 PROM을 메모리셀어레이(11), 로우디코더(12), 컬럼디코더(13), 센스증폭기(14) 및 버스라인 선택회로(15)를 포함한다.
제 4 도는 제 3 도에 보인 PROM의 관련부분과 함께 제 1 실시예의 요부를 나타낸다. 이 실시예에서는 편의상 2종류의 시그네쳐정보가 기억되는 것으로 본다. 이러한 이유때문에 비트라인(b0∼b2m+1)은 2블럭으로 분할된다.
비트라인(b0∼bm)은 그에 상응하는 비트라인 선택신호(Y0∼Ym)을 수신하는 각 FET(Q0∼Qm)을 통해 버스라인(BUS1)에 연결된다. 비트라인(bm+1∼b2m+1)은 그에 상응하는 비트라인 선택신호(Y0∼Ym)을 수신하는 각 FET(Qm+1∼Q2m+1)을 통해 버스라인(BUS2)에 연결된다. 버스라인(BUS1과 BUS2)는 각각의 n-채널 FET(Qx와 Qx+1) 및 버스라인(BUS3)을 통해 센스증폭기(14)에 연결된다. FET(Qx와 Qx+1)은 각각 버스라인 선택신호(Z0와 Z1)을 수신한다.
정보를 기억시키기 위한 메모리셀(MS1∼MS2m+1)은 각 워드라인선택신호(X0∼Xn)을 각각 수신하는 워드라인(W0∼Wn)에 연결된다. 제1 및 제 2 시그네쳐정보를 기억하기 위한 ROM셀(SS0∼SS2m+1)은 워드라인선택신호(Xn+1)을 수신하는 워드라인(Wn+1)에 연결된다. 제 1 시그네쳐정보는 비트라인(b0∼bm)에 상응하는 ROM셀(SS0∼SSm)에 기억되며, 제 2 시그네쳐정보는 비트라인(bm+1∼b2m+1)에 상응하는 ROM셀(SSm+1∼SS2m+1)에 기억된다.
제 1 시그네쳐정보를 독출하기 위해서는 워드라인 선택신호(X0∼Xn+1)중 워드라인 선택신호(Xn+1)만을 어드레스신호에 응답하여 고레벨로 세트하고 다른 워드라인 선택신호들은 저레벨로 세트한다. 그밖에 버스라인 선택신호(Z0)만을 어드레스신호에 응답하여 고레벨로 세트하고 다른 버스라인 선택신호(Z1)은 저레벨로 세트한다. 그 결과로서 FET(Qx)가 온되고, 제 1 시그네쳐정보가 비트라인 선택신호(Y0∼Ym)에 의해 비트라인(b0∼bm)을 연속적으로 선택함으로써 ROM셀(SS0∼SSm)으로부터 독출된다.
마찬가지로, 제 2 시그네쳐정보를 독출할때는 워드라인 선택신호(X0∼Xn+1)중 워드라인 선택신호(Xn+1)만을 어드레스신호에 응답하여 고레벨로 세트하고 다른 워드라인 선택신호들은 저레벨로 선택한다. 그밖에도 버스라인선택신호(Z1)만을 어드레스신호에 응답하여 고레벨로 세트하고 다른 버스라인 선택신호(Z0)는 저레벨로 세트한다. 그 결과로서, FET(Qx+1)이 온되고, 제 2 시그네쳐정보가 비트라인 선택신호(Ym+1∼Y2m+1)에 의해 비트라인(bm+1∼b2m+1)을 연속적으로 선택함으로써 ROM셀(SSm+1∼SS2m+1)로부터 독출된다.
버스라인 선택신호(Z0와 Z1)은 제 5 도에 보인 어드레스 버퍼회로(19)에 의해 발생된다. 스탠드 바이 모드(stand by mode)에서 고레벨인 신호 PD는 단자(20)에 입력되고, 메모리 억센스 모드동안 버스라인 선택신호(Z0와 Z1)중 하나를 선택하기 위한 어드레스신호(Ain)은 단자(21)에 입력된다. 신호(PD와 Ain)은 NOR회로(22)에 공급되고, NOR회로(22)의 출력신호는 인버터(23과 24)를 통해 버퍼부(25)에 공급된다.
버퍼부(25)는 p-채널 FET(P1∼P3)과 n-채널 FET(N1∼N3)을 포함한다. 버퍼부(25)는 메모리 억센스 모드에서 저레벨신호(A)와 고레벨신호(B)를 수신한다. 그러므로, 인버터(24)의 출력신호는 FET(P1과 N1)으로 구성되는 인버터에 의해 반전된 후 인버터(26)을 통해 단자(27)에 공급된다. 한편, 버퍼부(25)의 인버터의 출력신호는 인버터(28과 29)를 통해 단자(30)으로 공급된다. 버스라인 선택신호(Z0)는 단자(27)로부터 출력되고 또한 버스라인 선택신호(Z1)는 단자(30)으로부터 출력된다.
제 1 시그네쳐정보를 독출할때는 신호(A와 B)가 둘 다 고레벨로 세트되어 FET(P2와 P3)가 오프되는 한편 FET(N2와 N3)는 온된다. 따라서 이 경우에 버스라인 선택신호(Z0)는 저레벨이고, 버스라인선택신호(Z1)은 고레벨이다.
그러므로, 이 실시예에서는 2시그네쳐정보가 단일 워드라인(Wn+1)에 연결된 ROM셀들내에 기억되며, 또한 이 워드라인(Wn+1)을 선택하는 한편, 버스라인 선택신호(Z0와 Z1)에 의해 1비트라인블럭을 선택함으로써 소망하는 시그네쳐정보가 독출된다. 그러므로 시그네쳐회로 전용으로 단하나의 워드라인만 소요되므로 시그네쳐회로에 의해 점유되는 면적을 효과적으로 줄일 수 있다.
물론, 기억될 수 있는 시그네쳐정보는 둘로 제한되지 않으며 단일 워드라인(Wn+1)을 사용하여 2이상의 시그네쳐정보를 기억할 수 있다. 한편, 스그네쳐 회로용으로 1이상의 워드라인을 제공할 수도 있다. 다시말해, 중요한 것은 1워드라인을 사용하여 복수의 시그네쳐정보를 기억시키는 것이다.
그다음, 본 발명에 의한 시그네쳐회로의 제 2 실시예에 대해 설명하겠다.
제 6 도는 본 발명에 의한 시그네쳐회로의 제 2 실시예가 적용된 PROM을 나타낸다. 제 6 도에서 제 3 도에서와 동일부분에 대해서는 동D리부호를 부여하고 그에 대한 설명을 생략한다.
제 7 도는 제 6 도에 보인 PROM의 관련부와 제 2 실시예의 요부를 나타내는 도면이다. 이 실시예에서, 비트라인(b0∼b2n+1)은 서브블럭쌍으로 나뉘며 그러한 서브블럭쌍이 복수개 구비된다. 버스 라인쌍(BUS1a와 BUS2a, …BUS1x와 BUS2x)은 버스라인 선택신호(Z0와 Z1)을 통해 각각 수신하는 FET(Q1a와 Q2a, …, Q1x와 Q2x)를 통해 버스라인(BUS3a, …, BUS3x)에 제각기 연결된다. 그밖에도 FET(T1a와 T2a, …, T1x와 T2x)는 시그네쳐정보를 기억하기 위한 ROM셀들로서 버스라인쌍(BUS1a와 BUS2a, …, BUS1x와 BUS2x)에 제각기 연결된다. 버스라인(BUS3a∼BUS3x)는 각 FET(Q3a∼Q3x)와 버스라인(BUS4)를 통해 센스증폭기(14)에 연결된다. FET(Q3a∼Q3x)는 각각 버스라인 선택신호(Z2와 Z3)를 수신한다.
시그네쳐정보를 기억하기 위한 FET(T1a와 T2a, …T1x와 T2x)의 게이트들은 워드라인(Xn+1)에 제각기 연결된다. 시그네쳐정보는 FET(T1a와 T2a, …T1x와 T2x)의 드레인들과 버스라인(BUS1a와 BUS2a, …BUS1x와 BUS2x)의 상응하는 것 사이에 단락회로 또는 개방회로를 형성함으로써 기억된다. 또는 개방회로를 형성함으로써 기억된다. 단락회로는 표식 "0"으로 나타내는 한편, 개방 회로는 표식 "X"로 나타낸다. 이 실시예에서, 제 1 시그네쳐정보는 버스라인 선택신호(Z0)에 상응하는 FET(T1a∼T1x)내에 기억되며, 제 2 시그네쳐정보는 버스라인 선택신호(Z1)에 상응하는 FET(T2a∼T2x)내에 기억된다.
제 1 시그네쳐정보를 독출할시에는 어드레스에 응답하여 워드라인(Xn+1)만 고레벨로 세트하고, 버스라인 선택신호(Z0)만 고레벨로 세트하여 제 1 블럭을 선택한다. 제 1 블럭은 각 서브블럭쌍들로부터 서브블럭들 중 하나로 구성된다. 그러므로, FET(Qix)가 온되어, 버스라인 선택신호(Z2와 Z3)에 의해 버스라인(BUS3a∼BUS3x)를 연속적으로 선택함과 동시에 비트라인들을 연속으로 선택함으로써 제 1 시그네쳐정보가 독출된다. 마찬가지로 제 2 시그네쳐정보를 독출할 경우에도, 어드레스신호에 응답하여 워드라인(Xn+1)만 고레벨로 세트하고, 버스라인 선택신호(Z1)만 고레벨로 세트하여 제 2 블럭을 선택한다. 제 2 블럭은 각 서브블럭쌍들로부터 서브블럭들중 다른것으로 구성된다. 그러므로, FET(Qia)가 온되어, 버스라인 선택신호(Z2와 Z3)에 의해 버스라인(BUS3a∼BUS3x)를 연속적으로 선택함과 동시에 비트라인들을 연속하여 선택함으로써 제 2 시그네쳐정보가 독출된다.
그러므로, 이 실시예에서는 단일 워드라인(Wn+1)에 연결된 ROM셀들내에 복수의 시그네쳐정보가 기억되며 또한 이 워드라인(Wn+1)을 선택함과 동시에 버스라인 선택신호(Z0와 Z1)에 의해 비트라인 블럭들을 선택함으로써 소망하는 시그네쳐정보가 독출된다. 그러므로, 스그네쳐회로 전용으로 단하나의 워드라인만 소요되므로 시그네쳐회로에 의해 점유되는 면적은 효과적으로 감소될 수 있다.
또한, 스그네쳐회로용으로 1이상의 워드라인을 제공할 수도 있다. 다시말해, 중요한 것은 제 1 실시예의 경우에서와 마찬가지로 1워드라인만을 사용하여 복수의 시그네쳐정보를 기억시키는 것이다.
그밖에도 제 6 도에서 컬럼디코더(13)과 센스증폭기(14) 사이에는 워드라인(Xn+1)과 ROM셀(T1a∼T1x등)이 구비되어 있다. 그러나, 그 워드라인(Xn+1)과 ROM셀들은 컬럼디코더(13)과 센스증폭기(14) 사이에 위치되는 회로부와 ROM셀들 사이에 필요한 배선을 설치해줌으로써 제 1 실시예의 경우에서와 같이 메모리셀 어레이(11)의 일부를 형성할 수도 있다.
또한, 본 발명은 이 실시예들로 국한되지 않고 본 발명의 범위로부터 벗어나지 않는 범위내에서 여러 수정변경이 가능하다.

Claims (10)

  1. 복수의 워드라인(W0∼Wn) 각각과 복수의 비트라인(b0∼bn) 각각에 제각기 결합된 제 1 메모리셀(MS0∼MSn)과 상기 비트라인들에 제각기 연결되는 제 2 메모리셀(SS0∼SS2m+1)을 포함하는 비휘발성 메모리장치의 복수의 디바이스기능들 각각을 나타내는 시그네쳐정보를 기억하기 위한 시그네쳐회로에 있어서, 상기 비트라인(b0∼bn)은 복수의 블럭(b0∼bm, bm+1∼b2m+1)으로 그룹화되며, 또한 상기 제 2 메모리셀들 전용으로 구비되어 상기 제 2 메모리셀들 각각의 공통 연결되어 적어도 하나의 워드라인(Xn+1)과, 상기 블럭들중 하나를 선택하기 위한 비트라인들에 결합되는 선택수단(Q0∼Q2m+1, Qx, Qx+1, Q1a, Q2a, Q1x, Q2x, Q3a)을 포함하며, 상기 각 블럭들내의 제 2 메모리셀들은 1종의 시그네쳐정보를 기억하며 상기 블럭들의 수는 상기 시그네쳐회로에 기억될 수 있는 시그네쳐정보의 종류수와 동일한 것이 특징인 비휘발성 메모리장치의 시그네쳐회로.
  2. 제1항에 있어서, 상기 비휘발성 메모리장치는 어드레스신호에 응답하여 상기 워드라인(X0∼Sn)과 상기 적어도 하나의 워드라인(Xn+1)중 하나를 선택하기 위해 상기 워드라인들에 연결된 로우 디코더(12)와, 어드레스신호에 응답하여 상기 비트라인(b0∼b2m+1)중 하나를 선택하기 위해 상기 비트라인들에 연결된 컬럼디코더(13)과, 상기 제1 및 제 2 메모리셀(MSz∼MS2m+1, SS0∼SS2m+1)로부터 독출된 정보를 감지 및 증폭시키기 위한 센스증폭기(14)를 포함하며, 상기 선택수단(Q0∼Qm+1, Qx, Qx+1)은 상기 제 2 메모리셀들로부터 시그네쳐정보를 독출하는 시그네쳐 독출모드동안 선택신호에 응답하여 블럭들중 하나로부터 센스증폭기로 시그네쳐정보를 선택적으로 공급하기 위해 컬럼디코더와 센스증폭기 사이에 결합되며, 상기 컬럼디코더는 시그네쳐 독출모드동안 어드레스 신호에 응답하여 비트라인들을 연속적으로 선택하는 것이 특징인 비휘발성 메모리장치의 시그네쳐회로.
  3. 제 2 항에 있어서, 상기 블럭들의 수와 동일한 수의 제 1 버스라인(BUS1, BUS2)과 제 2 버스라인(BUS3)을 더 구비하며, 상기 선택수단(Q0∼Q2m+1, Qx, Qx+1)은 상기 제 2 버스라인(BUS3)을 통해 상기 센스증폭기(14)에 결하되는 출력들을 갖는 트랜지스터들(Qx, Qx+1)을 포함하며, 상기 제 1 버스라인(BUS1, BUS2) 각각은 상기 블럭들 중 상응하는 것을 상기 트랜지스터들 중 상응하는 것에 결합되며, 상기 선택신호는 상기 트랜지스터들중 하나를 온시키며 또한 나머지 트랜지스터들을 오프시키는 것이 특징인 비휘발성 메모리장치의 시그네쳐회로.
  4. 제1 또는 2항에 있어서, 상기 적어도 하나의 워드라인(Xn+1)과 상기 제 2 메모리셀(SS0∼SS2m+1)은 워드라인(X0∼Xn), 비트라인(b0∼b2m+1) 및 제 1 메모리셀(MS0∼MS2m+1)에 의해 형성되는 메모리셀 어레이(11)의 일부인 것이 특징인 비휘발성 메모리장치의 시그네쳐회로.
  5. 제1, 제2 또는 제 3 항중 임의의 한 항에 있어서, 비휘발성 메모리장치의 스탠드바이모드동안 특정논리레벨을 갖는 소정신호와 어드레스신호에 의한 선택신호를 발생시키기 위한 어드레스 버퍼회로(19)가 더 구비된 것이 특징인 비휘발성 메모리장치의 시그네쳐회로.
  6. 제 1 항에 있어서, 상기 비트라인(b0∼b2m+1)은 복수의 서브블럭 그룹들로 그룹화되며, 상기 블럭들 각각은 상기 서브블럭 그룹들 각각으로부터 1서브블럭 그룹으로 구성되는 것이 특징인 비휘발성 메모리장치의 시그네쳐회로.
  7. 제 6 항에 있어서, 상기 비휘발성 메모리장치는 어드레스신호에 응답하여 상기 워드라인(X0∼Xn)과 상기 적어도 하나의 워드라인(Xn+1)중 하나를 선택하기 위해 상기 워드라인들에 연결된 로우디코더(12)와, 어드레스신호에 응답하여 상기 비트라인(b0∼b2m+1)중 하나를 선택하기 위해 상기 비트라인들에 연결된 컬럼디코더(13)와 상기 제1 및 제 2 메모리셀(MS0∼MS2m+1, SS0∼SS2m+1)로부터 독출된 정보를 감지 및 증폭시키기 위한 센스증폭기(14)를 포함하며, 상기 선택수단(Q0∼Q2m+1, Q1a, Q2a, Q1x, Q2x, Q3a, Q3x)은 상기 제 2 메모리셀들로부터 시그네쳐정보를 독출하는 시그네쳐 독출모드동안 선택신호에 응답하여 블럭들중 하나로부터 센스증폭기로 시그네쳐정보를 선택적으로 공급하기 위해 컬럼디코더와 센스증폭기 사이에 결합되며, 상기 컬럼디코더는 시그네쳐 독출모드동안 어드레스신호에 응답하여 비트라인들을 연속적으로 선택하는 것이 특징인 비휘발성 메모리장치의 시그네쳐회로.
  8. 제 7 항에 있어서, 상기 서브블럭들의 수와 동일한 수의 제 1 버스라인(BUS1a, BUS2a, BUS1x, BUS2x)을 통해 상기 서브블럭들 중 상응하는 것의 상기 비트라인(b0∼b2n+1)에 제각기 결합되는 입력들을 갖는 제 1 트랜지스터(Q1a, Q2a, Q1x, Q2x)와 상기 제 2 버스라인(BUS3a, BUS3x)를 통해 서브블럭 그룹들중 상응하는 것의 제 1 트랜지스터들의 출력들에 제각기 결합되는 입력들과 상기 제 3 버스라인(BUS4)을 통해 센스증폭기(14)에 결합되는 출력들을 갖는 제 2 트랜지스터(Q2a, Q3x)를 포함하며, 상기 선택신호는 각 서브블럭그룹의 상기 제 1 트랜지스터들중 하나를 온시키고, 나머지 제 1 트랜지스터들을 오프시키기 위한 제 1 선택신호와 상기 제 2 트랜지스터들을 연속적으로 온시키기 위한 제 2 선택신호로 구성되는 것이 특징인 비휘발성 메모리장치의 시그네쳐회로.
  9. 제 7 항에 있어서, 상기 적어도 하나의 워드라인(Xn+1)과 상기 제 2 메모리셀(T1a, T2a, T1x, T2x)은 워드라인(X0∼Xn), 비트라인(b0∼b2m+1) 및 제 1 메모리셀(MS0∼MS2m+1)에 의해 형성되는 메모리셀 어레이의 일부가 아닌 것이 특징인 비휘발성 메모리장치의 시그네쳐회로.
  10. 제6 또는 제7 또는 제8 또는 제 9 항중 임의의 한 항에 있어서, 상기 비휘발성 메모리 장치의 스탠드바이 모드 동안 특정논리레벨을 갖는 상기 소정의 신호와 어드레스신호에 의해 선택신호를 발생시키기 위한 어드레스 버퍼회로(19)가 더 제공되어 있는 것이 특징인 비휘발성 메모리장치의 시그네쳐회로.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3128362B2 (ja) * 1992-12-04 2001-01-29 富士通株式会社 半導体装置
KR960006748B1 (ko) * 1993-03-31 1996-05-23 삼성전자주식회사 고속동작 및 저전원공급전압에 적합한 쎌구조를 가지는 불휘발성 반도체 집적회로
JPH0785685A (ja) * 1993-09-17 1995-03-31 Fujitsu Ltd 半導体装置
KR950034271A (ko) * 1994-01-26 1995-12-28 오오가 노리오 비휘발성 반도체 플래쉬 메모리
US5598569A (en) * 1994-10-17 1997-01-28 Motorola Inc. Data processor having operating modes selected by at least one mask option bit and method therefor
US5499211A (en) * 1995-03-13 1996-03-12 International Business Machines Corporation Bit-line precharge current limiter for CMOS dynamic memories
KR100378182B1 (ko) * 1999-09-27 2003-03-29 삼성전자주식회사 병렬 연결된 다수의 개별 시그너쳐 회로를 포함하는반도체 장치의 입력 회로 및 개별 시그너쳐 회로
JP2002329396A (ja) * 2001-04-26 2002-11-15 Fujitsu Ltd バンク構成を変更可能なフラッシュメモリ
KR100901963B1 (ko) * 2001-06-29 2009-06-10 엔엑스피 비 브이 비휘발성 메모리 및 비휘발성 메모리의 테스트 방법
FR2831315B1 (fr) 2001-10-22 2004-01-30 St Microelectronics Sa Memoire eeprom comprenant des moyens de lecture simultanee de bits speciaux d'un premier et d'un second type
FR2844090A1 (fr) * 2002-08-27 2004-03-05 St Microelectronics Sa Cellule memoire pour registre non volatile a lecture rapide
KR100688518B1 (ko) * 2005-01-12 2007-03-02 삼성전자주식회사 개별 칩들의 디바이스 정보를 직접 판독할 수 있는시그너처 식별 장치를 갖는 멀티 칩 패키지
FR2884329A1 (fr) * 2005-04-11 2006-10-13 St Microelectronics Sa Protection de donnees d'une memoire associee a un microprocesseur
WO2008041094A2 (en) * 2006-10-06 2008-04-10 Lithotech Medical Ltd. Retrieval snare for extracting foreign objects from body cavities and method for manufacturing thereof
KR100940304B1 (ko) * 2007-11-27 2010-02-05 두원공과대학산학협력단 휴대용 선로 시험장치 및 그 제어방법
KR101882854B1 (ko) * 2011-12-21 2018-07-31 에스케이하이닉스 주식회사 데이터 전달회로 및 이를 포함하는 반도체 메모리 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4055802A (en) * 1976-08-12 1977-10-25 Bell Telephone Laboratories, Incorporated Electrical identification of multiply configurable circuit array
US4266283A (en) * 1979-02-16 1981-05-05 Intel Corporation Electrically alterable read-mostly memory
JPS5633873A (en) * 1979-08-29 1981-04-04 Hitachi Ltd Read only memory device
JPS59144098A (ja) * 1983-02-08 1984-08-17 Fujitsu Ltd 半導体記憶装置
JPS59180324A (ja) * 1983-03-31 1984-10-13 Fujitsu Ltd 半導体記憶装置
JPS6076094A (ja) * 1983-10-03 1985-04-30 Nec Corp 読み出し専用メモリ
US4599709A (en) * 1984-02-17 1986-07-08 At&T Bell Laboratories Byte organized static memory
JPS61276200A (ja) * 1985-05-31 1986-12-06 Fujitsu Ltd プログラマブルｒｏｍの書き込み方式
JPS62213150A (ja) * 1986-03-14 1987-09-19 Hitachi Ltd 半導体装置とその製造方法
JPS6342099A (ja) * 1986-08-06 1988-02-23 Fujitsu Ltd ３値レベルｒｏｍ
JP2534733B2 (ja) * 1987-10-09 1996-09-18 日本電気株式会社 不揮発性半導体記憶装置
JPH02143457A (ja) * 1988-11-24 1990-06-01 Mitsubishi Electric Corp 半導体記憶装置
JP2582439B2 (ja) * 1989-07-11 1997-02-19 富士通株式会社 書き込み可能な半導体記憶装置
JPH0734314B2 (ja) * 1989-07-13 1995-04-12 株式会社東芝 半導体記憶装置
JPH03100998A (ja) * 1989-09-12 1991-04-25 Fujitsu Ltd 半導体記憶装置のデータ書き込み方法

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JPH03241598A (ja) 1991-10-28
US5280451A (en) 1994-01-18

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