JPH03100998A - 半導体記憶装置のデータ書き込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野Ｊ 本発明は半導体記憶装置のデータ書き込み方法に係り、
詳しくはデータを書き込み可能なメモリセルを多数配列
した半導体記憶装置のデータ書き込み方法に関するもの
である。

近年、大容量の半導体記憶装置が開発されている。これ
に伴ってこの大容量の半導体記憶装置に対するデータ書
き込み時間の短縮が要求されている。

［従来の技術］ 従来の半導体記憶装置、例えば不揮発性メモリセルより
構成された半導体記憶装置（以下、ＥＦＲＯＭという）
のデータ書き込みにおいては、各メモリセルを所定順序
で１アドレスずつ順次選択し、その選択したメモリセル
に対応するデータを書き込み、そのメモリセルのデータ
を読み取って確かにデータが書き込まれているか否かを
確認した後、さらにそのメモリセルのデータが消えてし
まわないようにそのメモリセルに対して追加書き込みを
行なっている。

【発明が解決しようとする課題］ ところが、従来の書き込み方法では、１アドレスのメモ
リセルへの書き込み、読み取り、追加書き込みを行なっ
た後、順次、次のメモリセルに対して書き込み、読み取
り、追加書き込みを行なうようになっているため、半導
体記憶装置の記憶容量が、例えば２倍になると書き込み
時間も２倍になり、書き込み時間を短縮することができ
ず、大量書き込みに手間を要するという問題点があった
。

本発明は上記のような問題点を解決するためになされた
ものであって、その目的はデータ書き込み時間を短縮す
ることができ、これによりスループットを向上させてコ
ストダウンを図ることができる半導体記憶装置のデータ
書き込み方法を提供することにある。

［課題を解決するための手段１ 第１図は本発明の一態様を示す原理説明図であり、デー
タを書き込み可能なメモリセルを多数配列した半導体記
憶装置において、前記各メモリセルをアドレス順に選択
し、その選択したアドレスｎのメモリセルに対応するデ
ータを書き込んだ後、そのアドレスｎのメモリセルにデ
ータが正常に書き込まれているか否かの確認のためにそ
のメモリセルのデータを読み取ってそのデータを保持す
る。

次にデータが書き込まれるアドレス（ｎ＋１）のメモリ
セルを選択してそのメモリセルに対応するデータを書き
込む際、前記保持したデータに基づいて対応する前記ア
ドレスｎのメモリセルに追加書き込みを行なう。

［作用］ アドレスｎのメモリセルに対するデータの追加書き込み
が、アドレス（ｎ＋１）のメモリセルに対応するデータ
の書き込み時に行なわれるため、半導体記憶装置に対す
るデータ書き込み時間が短縮され、スループットが向上
してコストダウンを図ることができる。

［実施例］ 以下、本発明をＥＰＲＯＭ装置に具体化した一実施例を
第２図に従って詳細に説明する。

本実施例のＥＰＲＯＭ装置はデータを書き込み可能な不
揮発性メモリセル１を多数配列した第１〜第４のセルア
レイＡＲＩ〜ＡＲ４と、各セルアレイＡＲＩ〜ＡＲ４に
対してそれぞれデータ線ＤＬ１〜ＤＬ４を介して接続さ
れた読み出し書き込み回路（以下、Ｒ／Ｗ回路という）
２と、アドレスデコーダ４とから構成されている。

アドレスデコーダ４は各セルアレイＡＲＩ〜ＡＲ４を選
択するアレイ選択部４ａ’ｂ各セルアレイＡＲＩ〜ＡＲ
４における後記ビットｍＢ１〜Ｂ４を選択するビット線
選択部４ｂ、及び各セルアレイＡＲＩ〜ＡＲ４における
メモリセル１を選択するセル選択部４ｃで構成されてい
る。本実施例ではアドレスデコーダ４いは６ビツトのア
ドレ大信号ＡＤが入力されるようになっていて、そのア
ドレス信号はアドレス線ＡＯ〜Ａ５に入力されるととも
に、その反転信号がアドレス線τ丁〜τ丁に入力される
ようになっている。アレイ選択部４ａは４つのアンド回
路５ａ〜５ｄから構成され、アンド回路５ａにはアドレ
ス線τＯ，ＡＩからアドレス信号が、アンド回路５ｂに
はアドレスＩＡＯ，Ａｌからアドレス信号が、アンド回
路５Ｃにはアドレス線τ０．ＡＩからアドレス信号が、
さらにアンド回路５ｄにはアドレス線ＡＯ。

Ａ１からアドレス信号が、それぞれ入力されるようにな
っている。そして、各アンド回路５ａ〜５ｄは入力され
た２つのアドレス信号の論理値が共にｒｌＪの場合にの
み対応するアレイ選択線ＳＬＩ〜ＳＬ４にハイレベルの
信号を出力する。

ビット線選択部４ｂは４つのアンド回路６ａ〜６ｄから
構成され、アンド回路６ａにはアドレス線τ２．Ａ３か
らアドレス信号が、アンド回路６ｂにはアドレス線Ａ２
．１丁からアドレス信号が、アンド回路６Ｃにはアドレ
ス線τ２．Ａ３からアドレス信号が、さらにアンド回路
６ｄにはアドレス線Ａ２．Ａ３からアドレス信号が、そ
れぞれ入力されるようになっている。そして、各アンド
回路６ａ〜６ｄは入力された２つのアドレス信号の論理
値が共にｒｌＪの場合にのみ対応するビット線選択線Ｓ
Ｌ５〜ＳＬ８にハイレベルの信号を出力する。

又、セル選択部４Ｃは同じく４つのアンド回路７ａ〜７
ｄから構成され、アンド回路７ａにはアドレス線τ４．
Ａ５からアドレス信号が、アンド回路７ｂにはアドレス
線Ａ４．１丁からアドレス信号が、アンド回路７Ｃには
アドレス線τＴ。

Ａ５からアドレス信号が、さらにアンド回路７ｄにはア
ドレス線Ａ４．Ａ５の２つのアドレス信号が、それぞれ
入力されるようになっている。そして、各アンド回路７
ａ〜７ｄは入力された２つのアドレス信号の論理値が共
に「１」の場合にのみ対応するセル選択線ＳＬ９〜５Ｌ
１２にハイレベルの信号を出力する。

次に、各Ｒ／Ｗ回路２について説明するが、はぼ同一構
成であるので説明の便宜上、セルアレイＡＲＩに対応し
て設けられたＲ／Ｗ回路２について説明する。

Ｒ／Ｗ回路２はデータ書き込み部２ａとデータ読み出し
部２ｂとからなる。データ書き込み部２ａのインバータ
回路８はデータ入力線ＤＩに接続され、同インバータ回
路８はアンド回路９の一方の入力端子に接続されている
。アンド回路９の他方の入力端子は前記アレイ選択線Ｓ
ＬＩに接続されている。なお、セルアレイＡＲ２に対応
して設けられたＲ／Ｗ回路２のアンド回路９ではアレイ
選択線ＳＬ２に接続され、セルアレイＡＲ３ｇ対応して
設けられたＲ／Ｗ回路２のアンド回路９ではアレイ選択
線ＳＬ３に接続され、さらにセルアレイＡＲ４に対応し
て設けられたＲ／Ｗ回路２のアンド回路９ではアレイ選
択線ＳＬ４に接続されている。そして、データ書き込み
時において論理値ｒｌＪのデータを書き込む場合、デー
タ入力線ＤＩには論理値ｒＯＪのデータ信号が入力され
る。

アンド回路９はデータ読み出し部２ｂの出力を一方の入
力とするノア回路１０に接続され、同ノア回路１０は読
み出し書き込み信号Ｒ／Ｗを一方の入力とするノア回路
１１に接続されている。ノア回路１１は書き込み用電源
Ｖｗ（約１２．５ボルト）に接続された書き込み用ＭＯ
３）ランジスタ（以下、ＭＯＳ）ランジスタをＭＯ３Ｔ
ｒと表す）１２のゲート端子に接続されている。

従って、データ書き込み時、即ち、読み出し書き込み信
号Ｒ／Ｗを論理値「０」の書き込み信号とした場合、ア
ンド回路９から論理値「１」の信号が出力されると、次
段のノア回路ｌＯからは論理値ｒＯＪの信号が出力され
、ノア回路１１からは論理値「０」の信号が出力されて
書き込み用ＭＯ３Ｔｒ　１２がオンし、対応するセルア
レイＡＲＩ〜ＡＲ４に対して書き込み用電源Ｖｗがそれ
ぞれデータ線ＤＬＩ〜ＤＬ４を介して供給される。

又、このデータ書き込み時において、アンド回路９の出
力に関わらず、データ読み出し部２ｂからノア回路１０
への入力が論理値「１」の信号であると、ノア回路１１
からは論理値「０」の信号が出力されて書き込み用ＭＯ
３Ｔｒ１２がオンし、対応するセルアレイＡＲＩ〜ＡＲ
４に対して書き込み用電源Ｖｗがそれぞれデータ線ＤＬ
Ｉ−ＤＬ４を介して供給される。

データ読み出し部２ｂのＭＯＳＴｒ　１３のソース端子
は前記ＭＯ３Ｔｒ　１２のソース端子に並列に接続され
るとともに、そのドレイン端子は読み出し書き込み信号
Ｒ／Ｗがゲート端子に入力されるＭＯＳＴｒ　１７を介
して読み出し用電源Ｖｒ（約１ボルト）に接続され、ゲ
ート端子には読み出し書き込み信号Ｒ／Ｗが入力されて
いる。従って、読み出し書き込み信号Ｒ／Ｗの論理値が
「１」の読み出し時にはＭＯＳＴｒ　１７がオンしてＭ
ＯＳＴｒ　１３のドレイン端子がプリチャージされる。

このとき、ＭＯ８Ｔｒ１３のオンに基づく読み出しデー
タが論理値「０」の場合には同ＭＯ３Ｔｒ１３のドレイ
ン端子の電位がローレベル側に引き下げられ、又読み出
しデータが論理値「１」の場合にはドレイン端子の電位
が読み出し用電源Ｖｒの電位に保持される。

又、ＭＯＳＴｒ　１３のドレイン端子には前記読み出し
書き込み信号Ｒ／Ｗを制御入力とするインバータ回路１
４が接続されており、同インバータ回路１４は読み出し
書き込み信号Ｒ／Ｗの論理値が「１」の読み出し時には
入力信号を反転して出力し、読み出し書き込み信号Ｒ／
Ｗの論理値が「０」の書き込み時には出力端子をフロー
ティング状態とするようになっている。

インバータ回路１４にはラッチ回路１５を構成するイン
バータ回路１５ａ、１５ｂが接続され、ラッチ回路１５
はインバータ回路１４の出力を反転して保持、即ち、Ｍ
ＯＳＴｒ　１３のドレイン端子に現れた電位を読み出し
データとして保持するようになっている。インバータ回
路１５ａはゲート端子が前記アレイ選択線ＳＬＩに接続
された読み出し用ＭＯ３Ｔｒ　１６を介してデータ出力
線Ｄｏに接続されるとともに、前記データ書き込み部２
ａのノア回路１０に接続されている。なお、セルアレイ
ＡＲ２のＲ／Ｗ回路２における読み出し用ＭＯ３Ｔｒ　
１６のゲート端子はアレイ選択線ＳＬ２に接続され、セ
ルアレイＡＲ３のＲ／Ｗ回路２における読み出し用ＭＯ
３Ｔｒ　１６のゲート端子はアレイ選択線ＳＬ３に接続
され、さらにセルアレイＡＲ４のＲ／Ｗ回路２における
読み出し用ＭＯ３Ｔｒ　１６のゲート端子はアレイ選択
線ＳＬ４に接続されている。

従って、データ読み出し時、前記アレイ選択線ＳＬ１が
ハイレベルであるとセルアレイＡＲＩのＲ／Ｗ回路２が
、前記アレイ選択線ＳＬ２がハイレベルであるとセルア
レイＡＲ２のＲ／Ｗ回路２が、前記アレイ選択線ＳＬ３
がハイレベルであるとセルアレイＡＲ３のＲ／Ｗ回路２
が、さらに前記アレイ選択線ＳＬ４がハイレベルである
とセルアレイＡＲ４のＲ／Ｗ回路２が、それぞれ選択さ
れ、読み出されたデータが読み出し用ＭＯ３Ｔｒ１６を
介してデータ出力線Ｄｏに現れるとともに、その読み出
しデータはデータ書き込み部２ａのノア回路１０に帰還
される。

次に、前記第１〜第４のセルアレイＡＲＩ〜ＡＲ４につ
いて説明する。

第１〜第４のセルアレイＡＲＩ〜ＡＲ４はそれぞれゲー
ト端子が前記各アレイ選択線ＳＬ１〜ＳＬ４に接続され
たＭＯＳＴｒ　１９〜２２を備えている。各ＭＯ３Ｔｒ
　１９〜２２のドレイン端子は前記Ｒ／Ｗ回路２の書き
込み用ＭＯ５Ｔｒ　１２及びＭＯＳＴｒ　１３に接続さ
れ、それらのソース端子にはそれぞれビット線Ｂ１〜Ｂ
４が接続されている。各ビット線Ｂ１〜Ｂ４にはゲート
端子が前記各ビット線選択線ＳＬ５〜ＳＬ８に接続され
たＭＯＳＴｒ　２３〜２６と、それぞれ予め設定された
数だけ並列に接続されたメモリセル１が繋がれている。

そして、各ピント線Ｂ１〜Ｂ４の各段のメモリセル１の
コントロールゲート端子が前記各セル選択線ＳＬ９〜５
Ｌ１２に接続されている。

従って、前記アドレスデコーダ４に入力するアドレス信
号ＡＤをｒｏ　Ｏ００００Ｊ〜ｒｏｏ１１１１Ｊに順次
変更すると、セルアレイＡＲＩ〜ＡＲ４のメモリセル１
Ｇ０．１０１．”・。

１０Ｆが順次選択される。例えば、アドレス信号ＡＤを
ｒｏｏｏｏｏｌＪにした状態、即ち、アドレス線ＡＯ，
τ丁−τ丁の信号を全て論理値「１」にした状態では、
アレイ選択部４ａのアンド回路５ｂによりアレイ選択線
ＳＬ２がハイレベルとなってＭＯ３Ｔｒ２０がオンし第
２のセルアレイＡＲ２が選択されるとともに、ビット線
選択部４ｂのアンド回路６ａによりビット線選択線ＳＬ
５がハイレベルとなってＭＯ３Ｔｒ２３がオンしビット
線Ｂ１が選択され、さらにセル選択部４ｃのアンド回路
７ａによりセル選択線ＳＬ９がハイレベルとなって第２
のセルアレイＡＲ２のメモリセルｔｏｔが選択されるこ
ととなる。

又、各セルアレイＡＲＩ〜ＡＲ４には前記各ＭＯ３Ｔｒ
　１９〜２２と並列にＭＯ３Ｔｒ２７〜３０が接続され
、ＭＯ３Ｔｒ２７のゲート端子は前記アレイ選択線ＳＬ
２に、ＭＯ３Ｔｒ２Ｂのゲート端子は前記アレイ選択線
ＳＬ３に、ＭＯ３Ｔｒ２９のゲート端子は前記アレイ選
択線ＳＬ４に、さらにＭＯ３Ｔｒ　３０のゲート端子は
前記アレイ選択線ＳＬＩに、それぞれ接続されている。

そして、第１〜第３のセルアレイＡＲＩ〜ＡＲ３におけ
るＭＯ５Ｔｒ　２７〜２９のソース端子には各４本のバ
イアス線０１〜Ｃ４が接続され、その４本のバイアス線
０１〜Ｃ４の他端は前記ビット線８１〜Ｂ４に接続され
るとともに、それらのバイアス線０１〜Ｃ４にはゲート
端子を前記各ビット線選択線ＳＬ５〜ＳＬ８に接続され
たＭＯ３Ｔｒ３１〜３４が接続されている。又、第４の
セルアレイＡＲ４におけるＭＯ３Ｔｒ３０のソース端子
には３本のバイアス線０５〜Ｃ７が接続され、その３本
のバイアス線０５〜Ｃ７の他端は前記ピント線Ｂ１〜Ｂ
３に接続されるとともに、これらのバイアス線０５〜Ｃ
７にはゲート端子を前記第２〜第４のビット線Ｂ２〜Ｂ
４に接続されたＭＯ３Ｔｒ３５〜３７が接続されている
。

従って、メモリセル１０１〜ＩＯＦのいずれかが選択さ
れているとき、その１つ前のメモリセルも選択されるこ
とになる。即ち、例えば、アドレス線ＡＯ，τＴ〜τ■
のアドレス信号を論理値「１」にして第２のセルアレイ
ＡＲ２のメモリセル１０１を選択した状態において、ア
レイ選択線ＳＬ２がハイレベルであるため第１のセルア
レイＡＰＩのＭＯ３Ｔｒ２７がオンし、ビット線選択線
ＳＬ５がハイレベルであるためＭＯ３Ｔｒ３１がオンし
バイアス線Ｃ１が選択され、第１のセルアレイＡＲＩの
メモリセル１００も選択されることとなる。

次に、上記のように構成したＥＦＲＯＭ装置における書
き込み処理方法を説明する。なお、説明の便宜上、全メ
モリセルｌに対して論理値ｒｌＪのデータを書き込む場
合について説明する。

本実施例の書き込み処理はメモリセル１のアドレス順に
行なわれる。まず、アドレス信号ＡＤをｒｏ　００００
０Ｊ　、即ち、アドレス線τ０〜Ａ５のアドレス信号を
論理値「１」にしてアレイ選択線ＳＬ　１．ビット線選
択線ＳＬ５及びセル選択線ＳＬ９をハイレベルにし、第
１のセルアレイＡＲＩのメモリセル１０Ｇを選択すると
ともにζ同セルアレイＡＲＩのＲ／Ｗ回路２を選択し、
読み出し書き込み信号Ｒ／Ｗを論理値「１」の読み出し
信号にする。これにより、セルアレイＡＲＩのＲ／Ｗ回
路２のＭｏｓ’ｒｒ　１３がオンし、メモリセル１ｏｏ
の論理値「０」のデータがＭＯ５Ｔｒ１３のドレイン端
子に現れる。そして、この論理値「０」のデータがＲ／
Ｗ回路２のランチ回路１５に保持されて同ラッチ回路１
５が初期化され、そのデータが読み出し用ＭＯ３Ｔｒ　
１６を介してデータ出力線ＤＯより出力されるとともに
、データ書き込み部２ａのノア回路ｌＯに帰還される。

次に、アレイ選択線ＳＬ　１．ビット線選択線ＳＬ５及
びセル選択線ＳＬ９をハイレベルに保持したまま、メモ
リセルｌｏｏに論理値「１」のデータを書き込むべくデ
ータ入力線ＤＩから論理値「０」のデータ信号を入力し
、読み出し書き込み信号Ｒ／Ｗを論理値「０」の書き込
み信号にする。

これにより、セルアレイＡＲＩのＲ／Ｗ回路２のアンド
回路９からは論理値「１」の信号が出力され、ノア回路
１０からは論理値「０」の信号が出力される。そして、
ノア回路１１からは論理値ｒｌＪの信号が出力されて書
・き込み用ＭＯ５Ｔｒ１２がオンし、書き込み用電源Ｖ
ｗによりＭＯ３Ｔｒ１９．２３を介してメモリセルｔｏ
ｏのフローティングゲートに電荷が注入されて論理値「
１」のデータが書き込まれる。

そして、アレイ選択線ＳＬ　１．ビット線選択線ＳＬ５
及びセル選択！ＳＬ９をハイレベルに保持したまま、デ
ータ入力ＩＤＩから論理値「１」のデータ信号を入力し
、読み出し書き込み信号Ｒ／Ｗを論理値「１」の読み出
し信号にして、メモリセル１０Ｇをベリファイリードす
る。この時、読み出し書き込み信号Ｒ／Ｗが論理値「１
」であるため、ノア回路１１の出力は論理値「０」とな
って書き込み用ＭＯ３Ｔｒ　１２がオフし、ＭＯ３Ｔｒ
１３．１７がオンする。そして、メモリセル１ｏｏには
論理値「１」のデータが書き込まれているので、ＭＯ３
Ｔｒ　１７のオンによりＭＯ３Ｔｒ１３のドレイン端子
に供給される読み出し用電源Ｖｒがメモリセルｌｏｏの
論理値「〜１」のデータとしてＭＯ３Ｔｒ　１３のドレ
イン端子に現れる。

この読み出された論理値ｒｌＪのデータがラッチ回路１
５に保持され、ＭＯ３Ｔｒ　１６を介してデータ出力線
ＤＯから出力されるとともに、データ書き込み部２ａの
ノア回路ｌＯに帰還される。

次に、アドレス信号ＡＤをｒｏｏｏｏｏｌＪ、即ち、ア
ドレス線ＡＯ，τＴ〜τ丁のアドレス信号を論理値「１
」にしてアレイ選択線ＳＬ２．ビット線選択線ＳＬ５及
びセル選択線ＳＬ９をハイレベルにし、第２のセルアレ
イＡＲ２のメモリセル１０１を選択するとともに、同セ
ルアレイＡＲ２のＲ／Ｗ回路２を選択し、読み出し書き
込み信号Ｒ１／Ｗを論理値「１」の読み出し信号にする
。これにより、セルアレイＡＲ２のＲ／Ｗ回路２のＭＯ
３Ｔｒ　１３がオンし、メモリセル１０１の論理値「０
」のデータがＭＯ３Ｔｒ　ｌ　３のドレイン端子に現れ
る。そして、この論理値「０」のデータがＲ／Ｗ回路２
のラッチ回路１５に保持されて同ラッチ回路１５が初期
化され、そのデータが読み出し用ＭＯ３Ｔｒ　１６を介
してデータ出力線り。

より出力されるとともに、データ書き込み部２ａのノア
回路１０に帰還される； 続いて、アレイ選択線ＳＬ２．ビット線選択線ＳＬ５及
びセル選択線ＳＬ９をハイレベルに保持したまま、メモ
リセル１ｏ！に論理値「１」のデータを書き込むべくデ
ータ入力線ＤＩから論理値ｒＯＪのデータ信号を入力し
、読み出し書き込み信号Ｒ／Ｗを論理値「０」の書き込
み信号にする。

これにより、セルアレイＡＲ２のＲ／Ｗ回路２のアンド
回路９からは論理値「１」の信号が出力され、ノア回路
１０からは論理値「０」の信号が出力される。そして、
ノア回路１１からは論理値「１」の信号が出力されて書
き込み用ＭＯ３Ｔｒ１２がオンし、書き込み用電源Ｖｗ
によりＭＯ３Ｔｒ２０．２３を介してメモリセルｔｏｔ
のフローティングゲートに電荷が注入されて論理値ｒｌ
Ｊのデータが書き込まれる。

このメモリセル１０１へのデータ書き込み時において、
セルアレイＡＲＩのＲ／Ｗ回路２のノア回路１０には論
理値ｒｌＪのデータが帰還されているため、ノア回路１
１から出力される論理値「１」の信号により書き込み用
ＭＯ３Ｔｒ　１２がオンして第１のセルアレイＡＰＩに
書き込み用電源Ｖｗが供給されている。このとき、アレ
イ選択線ＳＬ２がハイレベルであることより第１のセル
アレイＡＰＩのＭＯ３Ｔｒ２７がオンするとともに、ビ
ット線選択線ＳＬ５がハイレベルであることよりＭＯ３
Ｔｒ　３１がオンし、書き込み用電源ＶｗによりＭＯ３
Ｔｒ２７．３１を介してメモリセルｌｏｏに追加書き込
みが行なわれる。

第２のセルアレイＡＲ２のメモリセルｌｏ１へのデータ
書き込み後、アレイ選択線ＳＬ２．ビット線選択線ＳＬ
５及びセル選択線ＳＬ９をハイレベルに保持したまま、
データ入力線ＤＩから論理値「１」のデータ信号を入力
し、読み出し書き込み信号Ｒ／Ｗを論理値「１」の読み
出し信号にして、メモリセル１０１をベリファイリード
する。

この時、読み出し書き込み信号Ｒ／Ｗが論理値「１」で
あるため、ノア回路１１の出力は論理値「０」となって
書き込み用ＭＯ３Ｔｒ　１２がオフし、ＭＯ３Ｔｒ１３
．１７がオンする。そして、メモリセル１０１には論理
値゛「１」のデータが書き込まれているので、ＭＯ３Ｔ
ｒ　１７のオンによりＭＯ３Ｔｒ　１３のドレイン端子
に供給される読み出し用電源Ｖｒがメモリセルｔｏｔの
論理値「１」のデータとしてＭＯ３Ｔｒ　１３のドレイ
ン端子に現れる。この読み出された論理値「１」のデー
タがラッチ回路１５に保持され、ＭＯ３Ｔｒ１６を介し
てデータ出力線ＤＯから出力されるとともに、データ書
き込み部２ａのノア回路１０に帰還される。

以下、アドレスデコーダ４に入力するアドレス信号ＡＤ
をｒｏ　０００１０Ｊ〜ｒｏ０１１１１Ｊに順次変更し
、セルアレイＡＲ３のメモリセル１ｏ２．セルアレイＡ
Ｒ４のメモリセル１０３゜セルアレイＡＲＩのメモリセ
ル１ｏ４．・・・セルアレイＡＲ４のメモリセルＩＯＦ
を選択する。

そして、選択した各メモリセル１０２．１ｌｏ３゜・・
・、１０Ｆに対応するＲ／Ｗ回路２のラッチ回路１５を
前記と同様にして初期化した後、各メモリセル１０２．
１０３．＝・、ｌｏｐに対してデータを書き込むととも
に、ベリファイリードを行なって各メモリセル１０２．
１０３．　　・・・１０Ｅのデータを保持し、各メモリ
セル１０２゜１ｏ３．・・・、１０Ｆに対するデータの
書き込み時に、前記保持したデータに基づいて各メモリ
セル１０１．１０２．　　・・・、ｌｏ　Ｅに対して追
加書き込みを行なう。

なお、第４のセルアレイＡＲ４のメモリセル１０Ｆに対
する追加書き込みは、メモリセルｌｔ。

がセル選択！％１ＳＬ１０に接続されているため、通常
の追加書き込みを行なう。

そして、メモリセルＩＯＰに対する追加書き込みが終了
した後、前記と同様にして順次第１のセルアレイＡＲＩ
のメモリセル１１Ｇ以降のメモリセルを選択するととも
に、各メモリセルに対するデータ書き込み及び追加書き
込みを行なう。

このように、本実施例ではメモリセルにデータ書き込み
を行なう際、それぞれアドレスが１つ前のメモリセルに
追加書き込みを行なうようにしたので、従来各メモリセ
ル１毎に単独に必要とされていた追加書き込み時間を省
略することができ、ＥＰＲＯＭ装置のデータ書き込み時
間を短縮することができる。これによりスループットを
向上させてコストダウンを図ることができる。

なお、本実施例ではメモリセルにデータ書き込みを行な
う際、それぞれアドレスが１つ前の１つのメモリセルに
のみデータの追加書き込みを行なうように構成したが、
回路構成を変更することにより、先にデータが書き込ま
れた複数のメモリセルに対する追加書き込みを行なうよ
うにしてもよい。

又、本実施例ではデータが書き込まれたメモリセルの順
序（アドレス順）で、追加書き込みを行なうように構成
したが、回路構成を変更することにより、メモリセルに
対する追加書き込みを任意の順序で行なうようにしても
よい、さらに、各メモリセルに対す、るデータ書き込み
も任意の順序で行なうようにしてもよい。

さらに、本実施例ではＥＰＲＯＭ装置に実施したが、他
の半導体記憶装置に実施してもよい。

Ｃ発明の効果］ 以上詳述したように、本発明によればデータ書き込み時
間を短縮することができ、これによりスルーブツトを向
上させてコストダウンを図ることができる優れた効果が
ある。

【図面の簡単な説明】

第１図は本発明の−Ｂ様を示す原理説明図、第２図は本
発明を具体化した一実施例におけるＥＰＲＯＭ装置の要
部を示す電気回路図である。 図において、 ｌは不揮発性メモリセル、 ２は読み出し書き込み回路、 ４はアドレスデコーダ、 １５はラッチ回路である。

Claims (1)

1. 【特許請求の範囲】 １　データを書き込み可能なメモリセルを多数配列した
   半導体記憶装置において、 前記各メモリセルを予め定められた順序で選択し、その
   選択したメモリセルに対応するデータを書き込んだ後、
   そのメモリセルにデータが正常に書き込まれているか否
   かの確認のためにそのメモリセルのデータを読み取ると
   ともに、そのデータを保持し、次にデータが書き込まれ
   るメモリセルを選択してそのメモリセルに対応するデー
   タを書き込む際、前記保持したデータに基づいて対応す
   るメモリセルに追加書き込みを行なうようにしたことを
   特徴とする半導体記憶装置のデータ書き込み方法。