JP2002109894A - 不揮発性メモリおよびそれを内蔵した半導体集積回路並びに不揮発性メモリの書込み方法 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性メモリにおいて、書込みタイミング
を少しずつずらしつつ行なう従来の書込み方式は、書込
みデータに応じた書込み動作を行なっていないため無駄
な時間を消費していると共に、書込みデータのパターン
によって書込み電流の変動が大きいため、内部昇圧回路
の発生電圧が変動し易くなり安定した書込み動作が行な
えないという課題がある。 【解決手段】 フラッシュメモリのような不揮発性メモ
リにおいて、書込み時にデータを判定して書込みデータ
が論理“１”（もしくは論理“０”）であるビットの書
込みは飛ばして、書込みデータが論理“０”（もしくは
論理“１”）であるビットに対応した書込みを連続して
行なって行くようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書込み消
去可能な不揮発性メモリにおける書込み電圧の印加方式
に適用して有効な技術に関し、例えばブロック単位で一
括してデータの消去が可能なフラッシュメモリおよびそ
れを内蔵したマイクロコンピュータに利用して有効な技
術に関する。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する２層ゲート構造
のＭＯＳＦＥＴからなる不揮発性記憶素子を使用してお
り、１個のトランジスタでメモリセルを構成することが
できる。従来、フラッシュメモリにおける書き込み方式
には、コントロールゲートと基板（いわゆるウェル領
域）との間に、またはコントロールゲートとソースまた
はドレインとの間に電圧を印加してＦＮトンネル現象を
利用してフローティングゲートに電荷を注入または放出
してしきい値を変化させる方式と、コントロールゲート
に高電圧を印加した状態でソース・ドレイン間に電流を
流してチャネルで発生したホットエレクトロンをフロー
ティングゲートに注入してしきい値を変化させる方式と
がある。

【０００３】ＦＮトンネルによる書込み方式は書込み電
流が小さいため例えば１２８バイトのようなワード線単
位での書込みが可能であり、一括書込みによって書込み
ができるという利点がある。一方、ホットエレクトロン
による書込み方式は書込み電流が大きいのでワード線単
位の一括書込みは困難であるため、１バイトのような単
位での書込みが行なわれている。ＦＮトンネルによる書
込み方式を採用する場合の記憶素子は、耐圧との関係で
微細化が困難であり集積度が上がらない。そのため、大
容量化する上ではホットエレクトロンによる書込み方式
の方が有利である。

【０００４】なお、いずれの書込み方式を採用する場合
も、フラッシュメモリにおけるデータの消去は、ブロッ
ク単位すなわちウェル領域を共通にする複数のセクタに
対して同時に行なわれるように構成されることが多い。

【０００５】

【発明が解決しようとする課題】本発明者らは、ホット
エレクトロンによる書込み方式を採用したフラッシュメ
モリにおいて、書込み所要時間を短縮する技術について
詳しく検討した。その結果、ホットエレクトロンによる
書き込み方式の場合、書込みデータが“０”であるビッ
トについてのみ記憶素子に書込み電圧を印加し書込みデ
ータが“１”であるビットは記憶素子に対する書込み電
圧の印加を行なっていないので、そのようなビットの書
込みは飛ばしてやることで全体としての書込み所要時間
を短縮できるという着想を得た。

【０００６】従来、ホットエレクトロンによる書込み方
式を採用したフラッシュメモリにおいて、書込み所要時
間を短縮する方式としては、例えば各ビットに対する書
込みタイミングを少しずつずらして書込みパルスを重ね
合わせる方式が提案されている（特開平５−６２４８４
号公報，特開平５−３２５５７４号公報，特開平４−３
８７００号公報）。しかしながら、書込みタイミングを
少しずつずらす方式は、１ビットずつ順番に書き込んで
行く方式に比べて確かに書込み所要時間は短くなるもの
の、例えば書込みデータが電圧の印加が不要な“１”で
あるような場合にも書込み動作を行なう（ライトサイク
ルを入れている）ため無駄な時間を消費している。これ
と共に、書込みデータのパターンすなわち“０”のビッ
トが多いか少ないかによって書込み電流の変動が大きく
なるため、内部に書込み電圧を発生する昇圧回路を有す
る場合には、昇圧回路の発生電圧が変動し易くなり安定
した書込み動作が行なえないという問題点がある。

【０００７】この発明の目的は、トータルの書込み所要
時間を短縮可能な不揮発性メモリおよびそれを内蔵した
マイクロコンピュータ等の半導体集積回路を提供するこ
とにある。

【０００８】この発明の他の目的は、書込み電流を一定
にし、昇圧回路の発生電圧の変動を少なくして安定した
書込みが行なえる不揮発性メモリおよびそれを内蔵した
マイクロコンピュータ等の半導体集積回路を提供するこ
とできるようにすることにある。

【０００９】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。

【００１１】すなわち、ホットエレクトロンによる書込
み方式を採用したフラッシュメモリのような不揮発性メ
モリにおいて、書込み時にデータを判定して書込みデー
タが論理“１”（もしくは論理“０”）であるビットの
書込みは飛ばして、書込みデータが論理“０”（もしく
は論理“１”）であるビットに対応した書込みを連続し
て行なって行くようにしたものである。

【００１２】より具体的には、複数のワード線と、複数
のビット線と、複数の不揮発性記憶素子とを備え、同一
行の不揮発性記憶素子の制御端子が共通のワード線に接
続され同一列の不揮発性記憶素子のデータ入出力端子が
共通のビット線に接続されてなるメモリアレイと、上記
複数の不揮発性記憶素子の書込みデータを保持するデー
タレジスタと、該データレジスタに保持されている書込
みデータに応じて上記ビット線に書込み電圧を印加する
書込み制御回路とを備え、上記不揮発性記憶素子のしき
い値を上記ビット線への書込み電圧の印加で変化させて
データを記憶させるように構成された不揮発性メモリに
おいて、上記書込み制御回路は、上記データレジスタに
保持されている書込みデータのビットが論理“１”（も
しくは論理“０”）のときはそのビットを飛ばして論理
“０”（もしくは論理“１”）のビットに対応したビッ
ト線に対して順次上記書込み電圧を印加して行くように
構成した。

【００１３】上記した手段によれば、書込み時にデータ
を判定して書込みデータが論理“１”（もしくは論理
“０”）であるビットの書込み時間の分だけトータルの
書込み所要時間を短縮することができる。また、各サイ
クルでそれぞれデータの書込みが実行されるつまり書込
みがなされないサイクルが生じないため、従来方式に比
べて書込み電流の変動が少なくなり、これによって昇圧
回路の発生電圧の変動を小さくなって安定した書込みが
行なえるようになる。

【００１４】また、上記書込み電圧は、書込み電圧が印
加されるべきいずれか２以上の複数のビット線に並行し
て印加されるように構成するのが望ましい。これによっ
て、１ビットずつ書込みを行なっていく方式に比べてト
ータルの書込み所要時間が短縮されるようになる。

【００１５】さらに、望ましくは、上記書込み電圧が並
行して印加されるビット線の数（書込みパルスの重ね合
わせ数）を変更可能に構成する。これによって、回路の
バラツキ等に応じて並行して印加される書込み電圧の数
を変更することで、書込み電圧を発生する昇圧回路の能
力を有効に引き出すことができる。

【００１６】ここで、上記書込み電圧が並行して印加さ
れるビット線の数を指定する値を設定するためのレジス
タを設けるようにする。これによって、ＣＰＵ等が上記
レジスタの値を設定するだけで容易に書込み電圧の数を
変更することができるようになる。

【００１７】さらに、上記書込み電圧の１回の印加時間
を変更可能に構成する。これにより、記憶素子の特性等
に応じて並行して印加される書込み電圧の数を変更する
ことで、最適な書込みを最も短い時間で終了させること
ができる。

【００１８】上記書込み電圧の印加時間はクロック信号
に基づいて決定され、該クロック信号の周期が変更され
ることにより上記書込み電圧の印加時間が変更されるよ
うに構成すると良い。これにより、書込み電圧の印加時
間の変更が、クロック信号の周期の変更という簡単な方
法で実現することが可能となる。より具体的には、基準
クロック信号に基づいて周期の異なるクロック信号を発
生可能な可変分周回路と、該可変分周回路における分周
比を指定する値を設定するためのレジスタとを設け、分
周比を変えることで上記クロック信号の周期が変更され
るように構成することによって、容易に書込み電圧の印
加時間を変更可能な不揮発性メモリを実現することがで
きる。上記書込み電圧が並行して印加されるビット線の
数を指定する値を設定するためのレジスタや可変分周回
路における分周比を指定する値を設定するためのレジス
タに設定する値は、不揮発性メモリ内の所定のメモリセ
ルに記憶するようにしても良い。

【００１９】さらに、上記クロック信号および上記デー
タレジスタに保持されている書込みデータに基づいて、
上記書込み電圧を順次出力するシフトレジスタを設け
る。これにより、ＣＰＵ等が上記レジスタの値を設定す
るだけで容易に書込み電圧の印加時間を変更することが
できるようになる。

【００２０】また、上記シフトレジスタは、互いに位相
が異なる２つのクロック信号のいずれかでシフト動作可
能に構成され、上記データレジスタに保持されている書
込みデータに応じて上記２つのクロック信号のうち供給
すべきクロック信号を切り替えて、書込みデータのビッ
トが論理“１”（もしくは論理“０”）のときはそのビ
ットを飛ばして論理“０”（もしくは論理“１”）のビ
ットに対応したビット線に順次書込み電圧を印加して行
くように構成する。

【００２１】あるいは、上記シフトレジスタは、各シフ
ト段にスルーパスおよびシフトパスと、該スルーパスと
シフトパスとを切り替える切替え手段とを備え、上記ク
ロック信号によってシフト動作されるとともに上記デー
タレジスタに保持されている書込みデータに応じて上記
切替え手段が上記スルーパスとシフトパスとを切り替え
て、書込みデータのビットが論理“１”（もしくは論理
“０”）のときはそのビットを飛ばして論理“０”（も
しくは論理“１”）のビットに対応したビット線に順次
書込み電圧を印加して行くように構成しても良い。

【００２２】さらに、上記シフトレジスタと上記ビット
線との間に、上記シフトレジスタの各シフト段の出力信
号に基づいて複数のビット線のいずれか１つに書込み電
圧を印加可能にする分配手段を設ける。また、上記デー
タレジスタは上記各ビット線の本数に対応したビット数
の書込みデータを保持可能に構成され、該シフトレジス
タと上記シフトレジスタとの間には、上記データレジス
タの複数のビットのうち１つを選択して上記シフトレジ
スタのいずれかのシフト段に供給する選択手段を設け
る。これにより、シフトレジスタの各段を複数のビット
線で共有することが可能となり、シフトレジスタの段数
を減らして回路を簡略するとともに、レイアウトが容易
となる。

【００２３】さらに、複数のビット線に対する書込み電
圧の印加を１通り行なって１本のワード線に接続された
複数の記憶素子に書込みが終了した後、書込みが行なわ
れた記憶素子を含むワード線に接続された記憶素子に対
してベリファイのためのデータ読出しを行なって、未書
込みの記憶素子があったときは当該未書込みの記憶素子
が接続されているビット線に対してのみ、前の書込み動
作時に印加した書込み電圧の印加時間と異なる時間で順
次書込み電圧を印加して行くようにする。

【００２４】また、上記ベリファイのためのデータ読出
しを行なって未書込みの記憶素子があったときは、当該
未書込みの記憶素子が接続されているビット線に対し
て、前の書込み動作時に印加した書込み電圧と異なる書
込み電圧を順次印加して行くようにしても良い。これに
より、書込み過ぎによってしきい値が必要以上に大きく
変化するのを防止することができる。

【００２５】また、上記ベリファイのためのデータ読出
しを行なって未書込みの記憶素子があったときは、当該
未書込みの記憶素子が接続されているビット線に対し
て、前の書込み動作時に印加した書込み電圧と異なる書
込み電圧を順次印加して行くとともに、上記複数のビッ
ト線に並行して印加される書込み電圧の数を前の書込み
動作時と変えるようにするのが良い。

【００２６】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。図１は、本発明が適用されたフラッシュ
メモリを内蔵したマイクロコンピュータ（以下、フラッ
シュ内蔵マイコンと称する）の概略構成が示されてい
る。特に制限されないが、図１に示されている各回路ブ
ロックは、単結晶シリコンのような１個の半導体チップ
上に形成されている。

【００２７】図１において、符号ＦＬＡＳＨで示されて
いるのはコントロールゲートとフローティングゲートを
有するＭＯＳＦＥＴからなるメモリセルがマトリックス
状に配置されたメモリアレイを備えたフラッシュメモ
リ、ＦＬＣはフラッシュメモリに対する書込みや消去な
どを行なうフラッシュコントローラ、ＣＰＵはチップ全
体の制御を司る中央処理ユニット、ＲＡＭはデータを一
時記憶したり中央処理ユニットＣＰＵの作業領域を提供
するランダムアクセスメモリ、ＰＲＰは各種タイマ回路
やＡ／Ｄ変換回路、システム監視用のウォッチドッグタ
イマなどの周辺回路、ＢＵＳは上記中央処理ユニットＣ
ＰＵとフラッシュメモリＦＬＡＳＨ、フラッシュコント
ローラＦＬＣ、ＲＡＭを接続する内部バス、Ｉ／Ｏは内
部バスＢＵＳ上の信号を外部バスへ出力したり外部バス
上の信号を取り込んだりする入出力バッファや外部装置
との間でシリアル通信を行なうシリアル通信ポートなど
の入出力ポートを含むインタフェース回路、ＢＳＣは内
部バスＢＵＳのバス占有権の制御等を行なうバスコント
ローラである。

【００２８】図１には示されていないが、上記回路ブロ
ックの他に、ＣＰＵに対する割込み要求の発生および優
先度を判定して割り込みをかける割込み制御回路や、Ｒ
ＡＭとフラッシュメモリＦＬＡＳＨ等との間のＤＭＡ
（ダイレクトメモリアクセス）転送を制御するＤＭＡ転
送制御回路、システムの動作に必要なクロック信号を発
生する発振器などが必要に応じて設けられることもあ
る。

【００２９】図２には、上記フラッシュメモリ回路ＦＬ
ＡＳＨの概略構成が示されている。図２において、１１
は図４（Ｂ）に示されているようなコントロールゲート
ＣＧとフローティングゲートＦＧを有するＭＯＳＦＥＴ
からなる不揮発性記憶素子としてのメモリセルがマトリ
ックス状に配置されたメモリアレイ、１２は外部から入
力された書込みデータを例えば１２８バイトのような１
ワード線に接続されたメモリセルの数に対応したビット
数のデータを保持するデータレジスタ、１３はこのデー
タレジスタ１２に保持されたデータに基づいて上記メモ
リアレイ１１に対して書込みを行なう書込み制御回路で
ある。なお、上記データレジスタ１２は、ワード線方向
のメモリセルの数すなわちメモリアレイ１１内のビット
線の数に対応したビット数でなくてもよく、その整数分
の１のビット数としこれをセレクタ（デマルチプレク
サ）を介して対応する複数のビット線の中のいずれかに
供給できるように構成してもよい。

【００３０】また、１４はアドレスバスより取り込まれ
たＸアドレス信号をデコードしてメモリアレイ１１内の
ワード線の中からＸアドレスに対応した１本のワード線
を選択するＸデコーダ、１５はアドレスバスより取り込
まれたＹアドレス信号をデコードして１セクタ内の１バ
イト（あるいは１ワード）のデータを選択するＹデコー
ダ、１６はメモリセルアレイ１１のビット線に読み出さ
れたデータを増幅して出力するセンスアンプである。

【００３１】さらに、この実施例のフラッシュメモリ回
路には、上記各回路ブロックの他、外部からの制御信号
に基づいてフラッシュメモリ内の各回路ブロックへの制
御信号を生成する制御回路１７、センスアンプ１６とデ
ータバスとの間にあってデータ信号の入出力を行なうＩ
／Ｏバッファ回路１８、外部から供給される電源電圧Ｖ
ccに基づいて書込み電圧、消去電圧、読出し電圧、ベリ
ファイ電圧等チップ内部で必要とされる電圧を生成しメ
モリの動作状態に応じてこれらの電圧の中から所望の電
圧を選択して書込み制御回路１３やＸデコーダ１４に供
給する電源回路１９等が設けられている。

【００３２】フラッシュコントローラＦＬＣは、例えば
コントロールレジスタを備え、ＣＰＵがフラッシュメモ
リやＲＡＭ内に格納されたプログラムに従って動作し、
上記コントロールレジスタに書込みを行なうとフラッシ
ュコントローラＦＬＣがコントロールレジスタのビット
状態に応じてフラッシュメモリ回路ＦＬＡＳＨに対する
制御信号を形成して書込みや消去、読出し、ベリファイ
等の動作を行なわせるように構成される。

【００３３】フラッシュコントローラＦＬＣには、上記
書込み消去制御用のコントロールレジスタの他に、消去
時にメモリアレイ内の複数のブロックのうち消去ブロッ
クを選択するための消去選択レジスタ、電圧トリミング
用の値を設定するレジスタ、メモリアレイ内の欠陥ビッ
トを含むメモリ列を予備のメモリ列に置き換えるための
救済情報を保持するレジスタが設けられることもある。
なお、特に制限されないが、トリミング用レジスタの値
はフラッシュメモリ回路ＦＬＡＳＨ内の所定のエリアに
記憶され、リセット時にフラッシュメモリ回路から読み
出してトリミング用レジスタに設定するようにされる。

【００３４】図３にはメモリアレイ１１の具体的な構成
例を示す。この実施例のメモリアレイ１１は、図３に示
すように、列方向に配列され各々ソースおよびドレイン
が共通接続された並列形態のｎ個のメモリセル（コント
ロールゲートとフローティングゲートを有するＭＯＳＦ
ＥＴ）ＭＣ１〜ＭＣｎからなるメモリ列ＭＣＣが行方向
（ワード線ＷＬ方向）および列方向（ビット線ＢＬ方
向）にそれぞれ複数個配設されている。図３には、その
うち代表的に４つのメモリ列ＭＣＣが示されており、こ
れがすべてではない。

【００３５】各メモリ列ＭＣＣは、ｎ個のメモリセルＭ
Ｃ１〜ＭＣｎのドレインおよびソースがそれぞれ共通の
ローカルドレイン線ＬＤＬおよび共通のローカルソース
線ＬＳＬに接続され、ローカルドレイン線ＬＤＬは選択
スイッチＭＯＳＦＥＴ Ｑs1を介してビット線ＢＬに接
続される。さらに、ローカルソース線ＬＳＬは共通ソー
ス線ＳＬに接続され、共通ソース線ＳＬは切替えスイッ
チＳＷ１を介して接地電位に接続可能に構成されてお
り、このスイッチＳＷ１がオフされると共通ソース線Ｓ
Ｌを介してメモリセルのソースがオープン状態にされる
ように構成されている。

【００３６】この実施例のフラッシュメモリでは、この
共通ソース線ＳＬに接続されるメモリセルが１ブロック
ＥＢを構成し、これらは半導体基板の共通のウェル領域
内に形成されて消去の単位とされる。一方、横方向すな
わち行方向に並んだメモリセルＭＣのコントロールゲー
トは、行単位で共通のワード線ＷＬ１１，ＷＬ１２……
ＷＬ１ｎ；ＷＬ２１，ＷＬ２２……ＷＬ２ｎにそれぞれ
接続され、１本のワード線に共通に接続された例えば１
２８×８個のメモリセルが１セクタを構成し、書込みの
単位とされる。

【００３７】各ビット線ＢＬにはＹデコーダの選択信号
によりオン、オフ制御されるカラムスイッチＱｙを介し
てセンスアンプＳＡが接続されており、データ読出し時
には、ワード線ＷＬが選択レベルにされてメモリセルが
そのしきい値に応じてドレイン電流が流れるか流れない
かによって変化するビット線ＢＬの電位がセンスアンプ
ＳＡにより増幅され、検出される。データ書込み時に
は、書込み制御回路１３によりデータレジスタ１２に保
持されているデータに応じて、ビット線ＢＬさらにはロ
ーカルドレイン線ＬＤＬを介して、ワード線により選択
されているメモリセルのドレインに書込み電圧が印加さ
れる。

【００３８】また、書込み時には、供給されたアドレス
に対応した１本のワード線が選択されて１０Ｖのような
書込み電圧が印加される。このとき、ビット線ＢＬに書
込みデータの対応するビットに応じて、それが論理
“０”のときは５Ｖのような電圧が印加され、論理
“１”のときは０Ｖの電圧が印加される。そして、ロー
カルドレイン線ＬＤＬの電位が５Ｖであるメモリセルに
おいては、ドレイン電流が流れて発生したホットエレク
トロンがフローティングゲートへ注入されてしきい値が
高い状態（論理“０”）にされる。一方、ビット線ＢＬ
の電位が０Ｖであるメモリセルにおいては、フローティ
ングゲートへの電荷の注入が行なわれず、しきい値は低
い（論理“１”）ままにされる。

【００３９】データ消去時には、１ブロックＥＢ内のす
べてのワード線が−１１Ｖのような電位にされるととも
に、このワード線に接続されているメモリセルはそのド
レイン側の選択スイッチＭＯＳＦＥＴ Ｑｓ１がオフさ
れてドレインがオープン状態とされ、ソース側の切替え
スイッチＳＷ１がオフされてソースもオープン状態にさ
れる。また、ウェル領域には１０Ｖのような電圧が印加
される。これによって、１ブロック内のすべてのメモリ
セルは、フローティングゲートからウェル領域へ電荷の
引き抜きが行なわれてしきい値が低い状態（論理
“１”）にされる。

【００４０】なお、データ読出し時には、全てのビット
線ＢＬが１．０Ｖのような電位Ｖｐｃにプリチャージさ
れた後、供給されたアドレスに対応した１本のワード線
が選択されて電源電圧（例えば３．３Ｖ）のような電圧
が印加される。また、ソース側の切替えスイッチＳＷ１
が接地電位側に切り替えられて、共通ソース線ＳＬを介
してローカルソース線ＬＳＬに０Ｖの電圧が印加され
る。これによって、選択されたワード線に接続されたメ
モリセルは、そのしきい値に応じてしきい値が低いとき
は電流が流れてビット線ＢＬの電位が下がり、しきい値
が高いときは電流が流れないためビット線ＢＬの電位が
プリチャージレベルに維持される。そして、この電位が
センスアンプＳＡによって増幅、検出される。

【００４１】図４（Ａ），（Ｂ）には本実施例のフラッ
シュメモリ回路におけるメモリセルの構造と書込みおよ
び消去時のバイアス状態の例を示す。また、図５には書
込み後と消去後におけるメモリセルのしきい値の分布を
示す。特に制限されるものでないが、本実施例のフラッ
シュメモリでは、データ“０”がメモリセルのしきい値
の高い状態に対応され、データ“１”がメモリセルのし
きい値の低い状態に対応されている。

【００４２】この実施例においては、図４に示されてい
るように、本実施例のフラッシュメモリに使用されるメ
モリセルは、コントロールゲートＣＧとフローティング
ゲートＦＧを有する２層ゲート構造のＭＯＳＦＥＴであ
る。この実施例では、データの書込み時に書込みデータ
“０”に対応するビットのメモリセルには、図４（Ａ）
に示すようにコントロールゲートＣＧに１０Ｖのような
正の高電圧が印加され、ソースは０Ｖ、ドレインは５Ｖ
のような電圧が印加されることでドレイン電流が流れ、
発生したホットエレクトロンをフローティングゲートＦ
Ｇに注入してしきい値を高くする方式が採用されてい
る。ただし、ここでウェルにも負電圧を印加することで
書込みを速くさせるようにすることも可能である。

【００４３】また、データの消去時には、図４（Ｂ）に
示すように、ソースおよびドレインはオープン（電位的
にフローティング）にしておいて、コントロールゲート
ＣＧに−１１Ｖのような負の高電圧を、またウェル（基
板）には１０Ｖのような正の高電圧を印加して、ＦＮト
ンネルでフローティングゲートＦＧの電荷を引き抜いて
ブロック単位で消去を行なうようにされる。ただし、ウ
ェルの電位を低くしてその分コントロールゲートＣＧの
負電圧を大きくすることで、ワード線単位の消去を行な
わせるようにすることも可能である。

【００４４】さらに、この実施例においては、消去動作
でメモリセルのしきい値を高い状態から低い状態にする
際に、ウェルを共通にするブロック全体のメモリセルに
対して一括して図４（Ｂ）のような電圧を印加して電荷
の引き抜きを行なうため、もともとしきい値の低いメモ
リセルは、図５に符号Ｄで示すように、しきい値が下が
り過ぎることがある。しかし、メモリセルのしきい値が
０Ｖ以下に下がるとワード線を非選択レベル（０Ｖ）に
している状態でもメモリセルにドレイン電流が流れてし
まい、ローカルドレイン線ＬＤＬを共通にする選択メモ
リセルの正確な読出し動作を行なうことができない。

【００４５】そこで、この実施例では、しきい値が下が
り過ぎたメモリセルのしきい値を少しだけ上げてやるポ
スト消去という動作も行なうようにされている。図４
（Ｃ）には、ポスト消去が行なわれるメモリセルのバイ
アス状態を示す。ポスト消去は書込みの一種であるがし
きい値は大きく変化させたくないので、ポスト消去で
は、コントロールゲートＣＧに１０Ｖよりも低い例えば
４Ｖのような正の高電圧を印加し、ソースには０Ｖ、ド
レインには書込みと同じ５Ｖのような電圧を印加するこ
とでドレイン電流を流し、発生したホットエレクトロン
をフローティングゲートＦＧに注入してしきい値をわず
かに高くすることが行なわれる。

【００４６】次に、実施例のフラッシュメモリ回路にお
ける書込みの手順を、図６を用いて説明する。

【００４７】書込み動作が開始されると、先ず１ワード
線分の書込みデータがデータレジスタ１２に転送され、
保持される（ステップＳ１）。次に、ワード線ＷＬが選
択レベル（１０Ｖ）に立ち上げられてから、データレジ
スタ１２に保持されている書込みデータに応じてそれが
“１”のときは対応するビット線を飛ばして、データ
“０”に対応するビット線にのみ書込みドレイン電圧
（５Ｖ）が順次シフトするように印加されて行く（ステ
ップＳ２）。１ワード線分の書込みが終了するとワード
線ＷＬがベリファイのための読出しレベルに設定され
て、１ワード線のデータが読み出される（ステップＳ
３）。そして、読み出されたデータは書込みデータを比
較されて一致しているか判定（ベリファイ）される（ス
テップＳ４）。

【００４８】ベリファイの結果、データが不一致と判定
されるとステップＳ５で再書込みデータを生成してステ
ップＳ１へ戻り、完全に一致するまで上記処理を繰り返
す。ここで、再書込みデータとは、最初の１セクタの書
込みデータのビット“０”のうち未書込みすなわちベリ
ファイ読出しデータが“０”に変わっていないビットの
み“０”にしたデータを意味する。具体的には、例えば
書込みデータが“００００１１１１”で、ベリファイ読
出しデータが“０１１０１１１１”（センスアンプのデ
ータは“１００１００００”）であった場合、再書込み
データは“０１１０１１１１”となる。

【００４９】このような再書込みデータの生成は、この
実施例のフラッシュ内蔵マイコンでは、ＣＰＵがソフト
的に行なうようになっているが、ベリファイ読出しデー
タから再書込みデータの生成をハードウェアで行なうよ
うに構成することもできる。なお、上記具体例として示
した書込みデータは８ビットであるが、これは理解を容
易にするため作った仮想的な書込みデータであり、本実
施例においてデータレジスタ１２に保持される書込みデ
ータは、例えば１２８バイト（１０２４ビット）のよう
な１ワード線分のメモリセルの数に対応したビット数の
データとされる。

【００５０】一方、上記ステップＳ４でベリファイの結
果、データが一致したと判定されると、ステップＳ６へ
移行して次のセクタに書き込むデータがあるか否かを判
定し、データがあれば次のステップＳ７でアドレスをイ
ンクリメント（＋１）してからステップＳ１へ戻って上
記処理を繰り返し、全てのデータの書込みが終了した時
点で書込み動作を終了する。

【００５１】次に、本実施例のフラッシュメモリ回路に
おける上記ステップＳ２での詳細な書込み動作を、図７
のタイミングチャートを用いて説明する。図７におい
て、左側に示されている“０”，“１”の数字は、書込
みデータの論理を表わす。すなわち、“０”は対応する
メモリセルのしきい値を高くすることを意味し、“１”
はしきい値を低いままに保持することを意味する。ま
た、図７において、各書込みデータの右側のパルス波形
はビット線ＢＬに印加される電圧波形（以下、書込みパ
ルスと称する）を表わしている。さらに、Ｉｗは上記デ
ータの書込み中における書込み電流の総和である。

【００５２】本実施例においては、図７に示されている
ように、書込みデータ“０”，“１”に応じて、それが
“０”の時は書込みパルスを印加し、“１” の時は書
込みパルスを印加しないとともに、データ“０”に対応
した各書込みパルスは順番にクロックφの半周期ずつず
らしてビット線に印加するようにしている。図７からも
分かるように、本実施例では、書込み電流の総和Ｉｗの
変動は比較的少ない。

【００５３】比較のため、図８（Ａ）に書込みパルスを
１ビットずつずらす従来の書込み方式のタイミングチャ
ートを示す。図８（Ａ）から明らかなように、この従来
方式は、書込みデータのいかんにかかわらず各ビット線
を順番に選択する方式であるため、データ“０”に対応
するビット線では書込みパルスが印加され、データ
“１”に対応するビット線では書込みパルスが印加され
ないこととなる。そのため、トータルの書込み時間は、
本発明の実施例の方が従来方式に比べてデータ“１”の
ビット数の分だけ短くなる。

【００５４】また、それに応じて書込み電流の総和Ｉｗ
の変動も本発明の実施例の方が従来方式に比べて小さく
なる。すなわち、１ビットのメモリセルに対する書込み
電流は、ドレイン電圧を一定に保ってもしきい値が高く
なるにつれて電流が流れにくくなるため、図８（Ｂ）の
ように書込みの始めに大きな電流が流れ、その後減少す
るように変化するので、データの“１”，“０”にかか
わらず書込みパルスを印加する方式では、書込みパルス
が印加されるビットの間隔が広くなることがあり、それ
によって図８（Ａ）のように書込み電流の総和Ｉｗの変
動が大きくなる。

【００５５】また、図９には、書込みパルスはずらさず
に１バイト単位で順番に書込みを行なう従来方式のタイ
ミングチャートを示す。なお、図９において、書込み電
流の総和Ｉｗの変化を示す実線Ａは書込みビット数が多
い場合、実線Ｂは書込みビット数が少ない場合の書込み
電流の変化を示す。図９から明らかなように、この従来
方式も、書込みデータのいかんにかかわらずバイト単位
で書込みパルスを印加する方式であるため、トータルの
書込み時間は、本発明の実施例の方が従来方式に比べて
データ“１”のビット数の分だけ短くなる。また、デー
タ“０”に対応するビット線では書込みパルスが印加さ
れ、データ“１”に対応するビット線では書込みパルス
が印加されないこととなるため、１バイトの中に“０”
のビットが多い時の書込み電流と１バイトの中に“０”
のビットが少ない時の書込み電流とに差が生じ、しかも
その差が書込みデータによってかなり大きく変動するこ
ととなる。

【００５６】チップ内部に書込み電圧発生のためチャー
ジポンプなどからなる昇圧回路を有するフラッシュメモ
リにおいては、書込み電流の変動が大きいとそれに応じ
て書込み電圧も変動し易くなり、それによって安定した
書込みが行なえなくなるおそれがある。また、書込み電
流の変動が大きいとそれに対応できるように予め昇圧回
路を設計しておく必要もある。従って、本発明を適用す
ることで書込み電流の変動を少なくすることができ、こ
れによって安定した書込みが行なえるようになるととも
に、昇圧回路の設計も容易となる。

【００５７】次に、上記のようなデータ“１”に対応し
たビットを飛ばして行なう書込みを可能にする書込み制
御回路の具体例を、図１０を用いて説明する。なお、図
１０の回路は、図２におけるデータレジスタ１２および
書込み制御回路１３に相当するものである。

【００５８】図１０に示されているように、データレジ
スタ１２は、一旦センスアンプにラッチされた書込みデ
ータの各ビットを、ビット線ＢＬを介して取り込むため
の伝送ＭＯＳＦＥＴ ＴＭ１，ＴＭ２，ＴＭ３……と、
互いに入出力端子が結合された一対のインバータからな
るラッチ回路ＬＴ１，ＬＴ２，ＬＴ３……とにより構成
されている。また、書込み制御回路１３は、書込み制御
用のシフトレジスタ３１と、上記データレジスタ１２に
ラッチされた書込みデータの各ビットが“１”か“０”
かを判定してそれに応じて上記シフトレジスタ３１の各
段のシフト動作を制御するデータ判定＆シフト制御回路
３２と、該データ判定＆シフト制御回路３２からのシフ
トクロックと上記データレジスタ１２の各ラッチ回路Ｌ
Ｔ１，ＬＴ２，ＬＴ３……の保持データとをそれぞれ入
力とするＡＮＤゲートＧ１，Ｇ２，Ｇ３……と、１０Ｖ
のような書込み電圧Ｖｐｐを電源電圧とし上記ＡＮＤゲ
ートＧ１，Ｇ２，Ｇ３……の出力を受けてそれぞれ対応
するビット線ＢＬを駆動するライトアンプＷＡ１，ＷＡ
２，ＷＡ３……とから構成されている。

【００５９】図１０に示した符号Ａ，Ｂ，Ｃ，Ｄ，Ｅは
ビット線ＢＬに接続されている。図１０におけるＹｗは
書込みデータの入力タイミング信号である。

【００６０】上記データ判定＆シフト制御回路３２は、
上記データレジスタ１２の各ラッチ回路ＬＴ１，ＬＴ
２，ＬＴ３……の保持データを一方の入力とし前段の出
力を他方の入力とするイクスクルーシブＯＲゲートＥＯ
Ｒｉと、該イクスクルーシブＯＲゲートＥＯＲｉの出力
を反転するインバータＩＮＶｉと、クロックφ１，φ２
によって該インバータＩＮＶｉの出力または上記イクス
クルーシブＯＲゲートＥＯＲｉの出力を択一的に選択し
て上記シフトレジスタ３１の各段にシフトクロックとし
て供給する伝送ＭＯＳＦＥＴ Ｔｉ１，Ｔｉ２とから構
成されている。

【００６１】なお、上記各段のイクスクルーシブＯＲゲ
ートＥＯＲｉのうち初段のイクスクルーシブＯＲゲート
ＥＯＲ１は、一方の入力端子に前段のイクスクルーシブ
ＯＲゲートＥＯＲ(i-1)の出力が入力される代わりに、
接地電位が印加されている。これによって、初段のイク
スクルーシブＯＲゲートＥＯＲ１は、データレジスタ１
２のラッチ回路ＬＴ１の保持データが“０”のときは出
力信号が“１”となり、ラッチ回路ＬＴ１の保持データ
が“１”のときは出力信号が“０”となる。また、２段
目以降のイクスクルーシブＯＲゲートＥＯＲｉは、対応
するラッチ回路ＬＴｉの保持データが“０”のときは前
段のイクスクルーシブＯＲゲートＥＯＲ(i-1)の出力を
反転して出力し、ラッチ回路ＬＴ１の保持データが
“１”のときは前段のイクスクルーシブＯＲゲートＥＯ
Ｒ(i-1)の出力をそのまま出力するように動作する。

【００６２】データ判定＆シフト制御回路３２のクロッ
ク伝送ＭＯＳＦＥＴ Ｔｉ１，Ｔｉ２を制御するクロッ
クφ１，φ２は、図１１に示すように、互いにハイレベ
ルの期間が重ならないようにされ位相が１８０°ずれた
クロックである。これによって、書込み制御用のシフト
レジスタ３１の各段には、対応するイクスクルーシブＯ
ＲゲートＥＯＲｉの出力がハイレベルのときはクロック
φ１の立上がりに同期してハイレベルに変化し、φ２の
立上がりに同期してロウレベルに変化するクロック（例
えば図１１のφａ，φｅ）が供給される。対応するイク
スクルーシブＯＲゲートＥＯＲｉの出力がロウレベルの
ときはクロックφ２の立上がりに同期してハイレベルに
変化し、φ１の立上がりに同期してロウレベルに変化す
るクロック（例えば図１１のφｂ，φｃ，φｄ）が供給
される。

【００６３】また、書込み制御用のシフトレジスタ３１
の初段には、図１２に示すように例えばクロックφ１の
ほぼ２倍の周期を有する書込みパルスＰｗが入力されて
おり、上記データ判定＆シフト制御回路３２からのクロ
ックφａ，φｂ，φｃ，φｄ，φｅ……によって、前段
からの書込みパルスＰｗを順次後段へ伝達して行くよう
に動作される。また、同じタイミングで変化するクロッ
クが連続しているところ（例えばφｂ，φｃ，φｄ）で
は、書込み制御用のシフトレジスタ３１の各段の間でレ
ーシングを起こして最初の段の入力パルスがその後ろの
すべての段にラッチされるように動作する。図１２の符
号ａ〜ｊの波形は書込み制御シフトレジスタ３１の各段
の出力、符号Ａ〜Ｊの波形はビット線に印加される書込
みパルスである。

【００６４】図１２に符号ａ〜ｊで示す波形のように、
書込みデータのうち“０”のビットのところでは、伝達
書込みパルスがクロックφ１（φ２）の半周期だけ遅
れ、書込みデータのうち“１”のビットのところでは、
伝達書込みパルスは遅れを持たずにそれぞれ伝達され
る。その結果、図１２に符号Ａ〜Ｊで示す波形のよう
に、ビット線に印加される書込みパルスは順次クロック
φ１（φ２）の半周期だけずれたパルスとなり、図７に
示した波形と一致する。

【００６５】図１３には、上記データ判定＆シフト制御
回路３２を制御するクロックφ１，φ２を生成する回路
の例が示されている。このクロック生成回路は、図１に
おけるフラッシュメモリＦＬＡＳＨまたはフラッシュメ
モリコントローラＦＬＣに設けられる。図１３に示され
ているように、この実施例クロック生成回路は、内部発
振器ＯＳＣまたは外部から供給される基準クロックφを
分周する可変分周回路４１と、該可変分周回路４１にお
ける分周比をＣＰＵによって設定するためのレジスタ４
２と、該レジスタ４２の設定値ｃｗ０，ｃｗ１，ｃｗ２
をデコードして上記可変分周回路４１に対する分周比変
更のための制御信号を生成するデコーダ４３と、可変分
周回路４１で分周されたクロックに基づいて互いにハイ
レベルの期間が重ならず同一周期を有するクロックφ
１，φ２を生成するクロックドライバ４４とにより構成
されている。なお、可変分周回路４１における分周比を
指定する値を設定するためのレジスタ４２に設定する値
は、不揮発性メモリ内の所定のメモリセルに記憶するよ
うにすることができる。

【００６６】このように、可変分周回路４１を設けて、
生成されるクロックφ１，φ２の周期を変えることがで
きるように構成し、それを次に説明する書込みパルス生
成回路（図１５参照）に供給することによって、書込み
パルス生成回路により生成される基準となる書込みパル
スＰｗのパルス幅を変えることができるようになる。図
１４には、図１２に示されているようなタイミングで書
込みパルスを生成している場合に、上記クロックφ１，
φ２の周期を２倍にしたときの波形を示す。図１２と図
１４とを比較すると明らかなように、図１４では上記ク
ロックφ１，φ２の周期が図１２のものの２倍とされ、
書込みパルスＰｗも２倍となっている。

【００６７】フラッシュメモリを構成する記憶素子は製
造ばらつきにより最適な書込み時間がずれることがある
が、上記のように書込みパルスの幅を変えてやることで
記憶素子（デバイス）の特性に応じた時間で書込み処理
を行なうことができる。また、フラッシュメモリでは記
憶素子間のばらつきにより１回の書込み処理ですべての
記憶素子のしきい値を所望のレベルに変化させることが
できず、再度書込みを行なうことがあるが、その場合す
でにしきい値が変化しているので２回目の書込みを１回
目よりも長い書込みパルスで行なうのが望ましいので、
上記のように書込みパルスＰｗの幅を変えてやることで
複数回書込みを最適に行なうことができるようになる。
記憶素子の書込み特性は、対数時間に対してしきい値電
圧の変化量が直線的であるためである。

【００６８】図１５に示す書込みパルス生成回路は、上
記クロックφ１，φ２によってシフト動作されるシフト
レジスタ５１と、該書込みパルス生成回路における重ね
合わせビット数をＣＰＵによって設定するためのレジス
タ５２と、該レジスタ５２の設定値ｐｗ０，ｐｗ１，ｐ
ｗ２をデコードするデコーダ５３と、上記シフトレジス
タ５１の所定の段から取り出された信号と上記デコーダ
５３の出力信号とを入力とするＡＮＤゲートやＮＯＲゲ
ートからなるパルス調整回路５４とから構成されてい
る。なお、上記書込み電圧が並行して印加されるビット
線の数を指定する値を設定するためのレジスタ５２に設
定する値は、不揮発性メモリ内の所定のメモリセルに記
憶するようにすることができる。

【００６９】なお、図１５において、５５はコントロー
ルレジスタなどに設けられた書込みフラグであって、Ｃ
ＰＵによってこの書込みフラグ５５に「１」がセットさ
れると、シフトレジスタ５１が有効に動作するようにさ
れている。具体的には、前記データレジスタ１２に１ワ
ード線分の書込みデータ（例えば１２８バイト）を転送
した後、ＣＰＵが書込みフラグ５５に「１」をセットす
ることで、上記書込みパルス生成回路が起動され、書込
みパルスの生成が開始される。上記書込みパルス生成回
路は、図１におけるフラッシュメモリＦＬＡＳＨまたは
フラッシュメモリコントローラＦＬＣに設けられる。

【００７０】図１６および図１７には、図１２に示され
ている書込み重ね合わせビット数が「４」である場合と
クロックφ１，φ２の周期が同一で、書込み重ね合わせ
ビット数を「８」にしたときと「２」したときの波形を
それぞれ示す。図１２と図１６および図１７の各図の波
形を比較すると明らかなように、図１２では周期Ｔ４に
おいてＡ，Ｂ，Ｅ，Ｈの４つの書込みパルスが重なって
いるのに対し、図１６では周期Ｔ８においてＡ，Ｂ，
Ｅ，Ｈ，Ｉ，Ｋ，Ｌ，Ｍの８つの書込みパルスが、図１
７では周期Ｔ２においてＡ，Ｂ、周期Ｔ３においてＢ，
Ｅ、周期Ｔ４においてＥ，Ｈ、周期Ｔ５においてＨ，Ｉ
のように２つの書込みパルスが重なっているのが分か
る。

【００７１】上記以外にも、レジスタ４２の設定値ｃｗ
０〜ｃｗ２やレジスタ５２の設定値ｐｗ０〜ｐｗ２を変
えることで、例えば書込み重ね合わせビット数を「６」
に設定することにより６つの書込みパルスが重ね合わさ
るようしたり、クロックφ１，φ２の周期を２倍、４
倍、８倍……として書込みパルス幅を変えることができ
る。表１にレジスタ４２の設定値ｃｗ０〜ｃｗ２とクロ
ックφ１，φ２の周波数との関係、レジスタ５２の設定
値ｐｗ０〜ｐｗ２と書込み重ね合わせビット数との関係
およびこれらと書込みパルス幅との関係を示す。

【００７２】

【表１】

【００７３】なお、レジスタ４２および５２の設定値ｃ
ｗ０〜ｃｗ２，ｐｗ０〜ｐｗ２は、システムの立上がり
時等に予め測定して得られている記憶素子の特性に応じ
て最適な値に初期設定しておくようにしても良いし、あ
るいは前述したように再書込みの時にダイナミックに変
更するようにしてもよい。次に、そのような制御の例を
図１８のフローチャートを用いて説明する。

【００７４】この実施例の書込み制御においては、書込
み動作が開始されると、先ず書込みパルスの印加繰返し
回数を計数するカウンタの計数値ｎを「１」に設定する
（ステップＳ１１）。そして、次のステップＳ１２で
は、上記繰返し回数カウンタの値ｎを参照して、ｎの値
に応じて前記重ね合わせビット数設定用レジスタ５２の
設定値ｐｗ０，ｐｗ１，ｐｗ２を決定して設定する。具
体的には、ｎの値が小さいほど重ね合わせビット数を少
なくする。

【００７５】次に、ワード線分の書込みデータをデータ
レジスタ１２に転送し、保持させる（ステップＳ１
３）。そして、ワード線ＷＬが選択レベル（１０Ｖ）に
立ち上げられてから、データレジスタ１２に保持されて
いる書込みデータに応じてそれが“１”のときは対応す
るビット線を飛ばして、データ“０”に対応するビット
線にのみ書込みドレイン電圧（５Ｖ）が順次シフトする
ように印加して行く（ステップＳ１４）。このとき、図
１５のパルス調整回路５４では、ステップＳ１２で設定
した重ね合わせビット数設定用レジスタ５２の設定値ｐ
ｗ０，ｐｗ１，ｐｗ２に従って、基準となる書込みパル
スの幅を調整する。すると、これを受けた図１０の書込
み制御回路１３が設定された重ね合わせ数に応じて各書
込みパルスが一部重なるような書込みパルスの生成を行
なう。

【００７６】上記のようにして１ワード線分の書込みが
終了するとワード線ＷＬがベリファイのための読出しレ
ベルに設定されて、１ワード線のデータが読み出される
（ステップＳ１５）。そして、読み出されたデータは書
込みデータを比較されて一致しているか判定（ベリファ
イ）される（ステップＳ１６）。

【００７７】ベリファイの結果、データが不一致と判定
されるとステップＳ１７で再書込みデータを生成しさら
にステップＳ１８で前記繰返し回数ｎをインクリメント
（＋１）してステップＳ１２へ戻り、完全に一致するま
で上記処理を繰り返す。

【００７８】そして、上記ステップＳ１６でベリファイ
の結果、データが一致したと判定されると、ステップＳ
１９へ移行して次のセクタにデータを書込むか否かすな
わち全てのセクタへのデータ書込みが終了したか否かを
判定し、終了していなければ次のステップＳ２０でアド
レスをインクリメント（＋１）してからステップＳ１１
へ戻って上記処理を繰り返し、全てのセクタへのデータ
の書込みが終了した時点で書込み動作を終了する。

【００７９】以上、重ね合わせビット数設定用レジスタ
５２を使用して書込みパルスを生成する制御について説
明したが、同様にして、図１３の分周比設定用レジスタ
４２の設定値ｃｗ０，ｃｗ１，ｃｗ２を書込みパルス印
加繰返し回数に応じて設定して上記可変分周回路４１に
おける分周比を変更し、可変分周回路４２で分周された
クロックに基づいて互いにハイレベルの期間が重ならず
同一周期を有するクロックφ１，φ２を生成し、それを
図１５の書込みパルス生成回路に供給することによっ
て、書込みパルス生成回路により生成される基準となる
書込みパルスＰｗのパルス幅を変えるようにしてもよ
い。

【００８０】以上、書込みデータに応じてそれが“１”
のときは飛ばして“０”のビットのみ連続して書き込ん
で行くとともに、複数のビットの書込みパルスを重ね合
わせることでトータルの書込み所要時間を短くした実施
例について説明したが、本発明は、例えば図１９のよう
に書込みパルスの重ね合わせは行なわずに、書込みデー
タが“１”のビットは飛ばして“０”のビットのみ連続
して書き込んで行く単純スキップ方式のみでも、従来の
書込みビットをスキップしない方式に比べて書込み所要
時間を短縮するとともに、書込み電流の変動量を小さく
できるという効果が得られる。

【００８１】また、書込みパルスの重ね合わせを行なう
場合にも、前記実施例のように１ビットごとにクロック
の半周期ずつずらす方式ではなく、図２０（Ａ）に示す
ようなタイミングで複数のビットの書込みパルスを重ね
合わせたり、あるいは図２０（Ｂ）に示すように、複数
のビットの書込みパルスを重ね合わせかつクロックの半
周期ずつずらして書込みパルスを生成して行く方式を採
用しても良い。ただし、この場合においても、書込みデ
ータが“１”のビットは飛ばして“０”のビットのみ連
続して書き込んで行くものとする。

【００８２】図２１には、図２における書込み制御回路
１３の他の実施例を示す。この実施例の書込み制御回路
は、基本的には図１０に示されている実施例の回路と類
似している。図１０の回路ではメモリアレイのビット線
の数に対応してシフトレジスタ３１の段数を決定し、シ
フトレジスタ３１の各段に対応してイクスクルーシブＯ
ＲゲートＥＯＲｉとインバータＩＮＶｉと伝送ＭＯＳＦ
ＥＴ ＴＭ１ｉ，ＴＭ２ｉからなる論理回路ユニットＬ
Ｕｉを並べることでデータ判定＆シフト制御回路３２を
構成しているため、回路規模が非常に大きくなってい
る。

【００８３】そこで、この実施例では、図２１のように
図１０の回路における論理回路ユニットＬＵｉとシフト
レジスタの各段を、４本のビット線に１個の割合でそれ
ぞれ設けるとともに、データレジスタ１２との間に第１
の選択回路（マルチプレクサ）ＳＥＬ１を、またライト
アンプ列ＷＡ１，ＷＡ２，ＷＡ３……との間に第２の選
択回路（デマルチプレクサ）ＳＥＬ２を設けて論理回路
ユニットを複数ビットで共有するように構成すること
で、回路規模の縮小を図っている。各ビット線毎に論理
回路ユニットを設けると、ビット線が密になった場合に
ビット線に合わせて論理回路ユニットをレイアウトする
ことがが非常に困難になるが、論理回路ユニットを複数
のビット線で共有することで論理回路ユニットの数を減
らすことができ、論理回路ユニットのレイアウトが容易
となる。なお、選択回路ＳＥＬ１，ＳＥＬ２は、各々４
個を１組とした伝送ＭＯＳＦＥＴにより構成されてお
り、各組を構成する４個の伝送ＭＯＳＦＥＴはそれぞれ
選択制御信号ｓｅｌ０，ｓｅｌ１，ｓｅｌ２，ｓｅｌ３
によってオン、オフ制御される。

【００８４】この実施例においては、図２２に示すよう
に、選択制御信号ｓｅｌ０，ｓｅｌ１，ｓｅｌ２，ｓｅ
ｌ３を順番に１つだけハイレベルにし、そのハイレベル
の期間に書込みパルスＰｗをシフトレジスタ３１の初段
から最終段までシフトさせることで順次書込みを行な
う。このとき、データ判定＆シフト制御回路３２の作用
により書込みデータが“１”のビットは飛ばして“０”
のビットのみが連続して書き込まれていく。つまり、メ
モリアレイの各ビット線は４つおきに選択されてそのグ
ループの中で、図１１および図１２のようなタイミング
で書込みパルスが印加されていく。

【００８５】そして、この実施例の場合においても、デ
ータ判定＆シフト制御回路３２を制御するクロックφ
１，φ２を生成する回路として図１３のような構成を有
する回路を、また書込みパルスＰｗを生成する書込みパ
ルス生成回路として図１５のような構成を有する回路を
用いることにより、書込みパルス幅を変えたり重ね合わ
せビット数を変えたりすることができる。

【００８６】図２３には、図２における書込み制御回路
１３のさらに他の実施例を示す。図１０に示されている
実施例の書込み制御回路では、データ判定＆シフト制御
回路３２がデータレジスタ１２にラッチされている書込
みデータのビットの“０”または“１”および前段の出
力信号に応じてクロックφ１またはφ２のいずれかを選
択して、選択されたクロックで書込みパルスＰｗをシフ
トするシフトレジスタ３１をシフト動作させることで、
図１２に示されているように半周期ずつずれた連続書込
みパルスＡ〜Ｉを生成している。

【００８７】これに対し、図２３の実施例の書込み制御
回路は、書込みパルスＰｗをシフトするシフトレジスタ
３１を、マスタラッチＭ−ＬＴとスレーブラッチＳ−Ｌ
Ｔからなるマスタ・スレーブ型フリップフロップで構成
するとともに、本来のシフトパスをバイパスするスルー
パスとシフトパスまたはスルーパスのいずれを通過させ
るか選択する選択回路ＳＥＬｉを、シフトレジスタの各
段に設けている。そして、マスタラッチＭ−ＬＴとスレ
ーブラッチＳ−ＬＴをクロックφ１とφ２でそれぞれラ
ッチ動作させるとともに、各段の選択回路ＳＥＬｉをデ
ータレジスタ１２にラッチされている書込みデータの対
応するビットで制御し、ビットのデータが“０”のとき
はシフトパスを、またビットのデータが“１”のときは
スルーパスを選択する。さらに、データが“０”の場合
にのみマスタラッチＭ−ＬＴに取り込まれた書込みパル
スをＡＮＤゲートＧｉを介して対応するビット線に印加
するように構成している。

【００８８】上記のような構成を有する書込み制御回路
を用いても図１２に示されているような半周期ずつずれ
た連続書込みパルスＡ〜Ｉを生成することができる。こ
の実施例の場合においても、シフトレジスタ３１を制御
するクロックφ１，φ２を生成する回路として図１３の
ような構成を有する回路を、また書込みパルスＰｗを生
成する書込みパルス生成回路として図１５のような構成
を有する回路を用いることにより、書込みパルス幅を変
えたり重ね合わせビット数を変えたりすることができ
る。なお、図２４に、上記マスタラッチＭ−ＬＴ、スレ
ーブラッチＳ−ＬＴおよび選択回路ＳＥＬｉのより具体
的な回路例を示す。図２４の回路はいずれも一般的な回
路であるので、詳しい構成および動作の説明は省略す
る。

【００８９】なお、図２３の実施例においても、図２１
の実施例と同様に、データレジスタ１２との間に第１の
選択回路（マルチプレクサ）ＳＥＬ１を、またライトア
ンプ列ＷＡ１，ＷＡ２，ＷＡ３……との間に第２の選択
回路（デマルチプレクサ）ＳＥＬ２を設けてシフトレジ
スタの１つのシフト段を複数ビットで共有するように構
成することで、回路規模の縮小を図ることが可能であ
る。

【００９０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば図１
５の書込みパルス生成回路では、クロックφ１，φ２と
書込みパルスＰｗとを連動させかつレジスタ５２の設定
値で書込みパルスの重ね合わせビット数を変更するよう
にしているが、クロックφ１，φ２と書込みパルスＰｗ
とを連動させずに、書込みパルス幅一定の下でクロック
φ１，φ２の周期を変えて重ね合わせビット数を変更さ
せるように構成しても良い。その場合、レジスタ４２の
設定値でクロックφ１，φ２の周期を変更し、レジスタ
５２の設定値で書込みパルス幅を変更するように書込み
パルス生成回路を構成することができる。

【００９１】以上、本発明の実施例を書込み動作を例に
して説明してきたが、前記ポスト消去において実施する
ようにしても良い。ポスト消去の場合、対象ビット数が
少ないので本発明の適用による時間短縮の効果はより大
きい。

【００９２】また、前記実施例では複数のメモリセルの
ドレインがそれぞれローカルドレイン線に接続されたい
わゆるＤｉＮＯＲ型のフラッシュメモリに適用した場合
について説明したが、複数のメモリセルが直列に接続さ
れてなるいわゆるＮＯＲ型のフラッシュメモリや複数の
メモリセルのソース、ドレインがそれぞれローカルソー
ス線とローカルドレイン線に接続されたいわゆるＡＮＤ
型のフラッシュメモリなどにも適用することができ、同
様の効果を得ることができる。

【００９３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリを内蔵したマイクロコンピュータに適用した
場合について説明したが、この発明はそれに限定される
ものでなく、単体のフラッシュメモリなどの不揮発性記
憶メモリに広く利用することができる。

【００９４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００９５】すなわち、この発明に従うと、書込みデー
タのビットが論理“１”または論理“０”のときはその
ビットを飛ばして論理“０”または論理“１”のビット
に対応したビット線に対してのみ順次上記書込み電圧を
印加して行くため、書込みデータが論理“１”（もしく
は論理“０”）であるビットの書込み時間の分だけトー
タルの書込み所要時間を短縮可能な不揮発性メモリおよ
びそれを内蔵したマイクロコンピュータを実現すること
ができる。

【００９６】また、各サイクルでそれぞれデータの書込
みが実行されるつまり書込みがなされないサイクルが生
じないため、従来方式に比べて書込み電流の変動が少な
くなり、これによって昇圧回路の発生電圧の変動を小さ
くなって安定した書込みが行なえる不揮発性メモリおよ
びそれを内蔵したマイクロコンピュータを実現すること
ができる。

【図面の簡単な説明】

【図１】本発明を適用したフラッシュメモリを内蔵した
マイクロコンピュータの一実施例の概略を示す全体ブロ
ック図である。

【図２】本発明を適用したフラッシュメモリ回路部の構
成例を示すブロック図である。

【図３】フラッシュメモリ回路のメモリアレイの具体的
な構成例を示す回路図である。

【図４】フラッシュメモリの記憶素子の代表的な構造と
書込み、消去およびポスト消去の動作時の印加電圧の例
を示す説明図である。

【図５】フラッシュメモリにおける書込み後と消去後に
おけるメモリセルのしきい値の分布の一例を示す説明図
である。

【図６】本発明に係るフラッシュメモリにおける書込み
手順の一例を示すフローチャートである。

【図７】実施例のフラッシュメモリ回路における書込み
動作時の各ビット線への書込みパルスの印加タイミング
の一例を示すタイミングチャート、並び書込み電流特性
を示す電流波形図である。

【図８】従来のフラッシュメモリ回路における書込み動
作時の各ビット線への書込みパルスの印加タイミングの
一例を示すタイミングチャート、並び書込み電流特性を
示す電流波形図である。

【図９】従来のフラッシュメモリ回路における書込み動
作時の各ビット線への書込みパルスの印加タイミングの
他の例を示すタイミングチャート、並び書込み電流特性
を示す電流波形図である。

【図１０】実施例のフラッシュメモリ回路における書込
み制御回路の具体例を示す回路図である。

【図１１】実施例の書込み制御回路における各ビット線
への書込みパルスの印加タイミングを与える信号のタイ
ミングチャートである。

【図１２】実施例の書込み制御回路の内部の信号と各ビ
ット線への書込みパルスの印加タイミングを示すタイミ
ングチャートである。

【図１３】実施例のデータ判定＆シフト制御回路を制御
するクロックを生成する回路の一例を示すブロック構成
図である。

【図１４】図１２に示されているタイミングで書込みパ
ルスを生成している場合に、クロックの周期を２倍にし
たときの書込みパルスの波形を示すタイミングチャート
である。

【図１５】可変分周回路と基準となる書込みパルスを生
成する回路部分の構成例を示すブロック図である。

【図１６】各ビット線へ印加される書込みパルスの他の
タイミングの例を示すタイミングチャートである。

【図１７】各ビット線へ印加される書込みパルスのさら
に他のタイミングの例を示すタイミングチャートであ
る。

【図１８】本発明に係るフラッシュメモリにおける書込
み手順のより具体的な例を示すフローチャートである。

【図１９】各ビット線へ印加される書込みパルスのさら
に他のタイミングの例を示すタイミングチャートであ
る。

【図２０】各ビット線へ印加される書込みパルスのさら
に他のタイミングの例を示すタイミングチャートであ
る。

【図２１】実施例のフラッシュメモリ回路における書込
み制御回路の他の具体例を示す回路図である。

【図２２】図２１の書込み制御回路の内部の信号のタイ
ミングを示すタイミングチャートである。

【図２３】実施例のフラッシュメモリ回路における書込
み制御回路のさらに他の具体例を示す回路図である。

【図２４】図２３の書込み制御回路を構成するラッチ回
路およびセレクタ回路の具体例を示す回路構成図であ
る。

【符号の説明】

１１ メモリアレイ １２ データレジスタ １３ 書込み制御回路 １４ Ｘデコーダ １５ Ｙデコーダ １６ センスアンプ １７ フラッシュメモリの内部制御回路 １８ データ入出力回路 １９ 電源回路 ３１ 書込み制御用のシフトレジスタ ３２ データ判定＆シフト制御回路 ４１ 可変分周回路 ４２ 分周比設定用レジスタ ４３ デコーダ ４４ クロックドライバ ５１ シフトレジスタ ５２ 重ね合わせビット数設定用レジスタ ５３ デコーダ ５４ パルス調整回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 鈴川 一文 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 藤戸 正道 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 山木 貴志 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 幕田 喜一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 和田 正志 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 川尻 良樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD05 AD15 AE05 AE08

Claims (18)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と、複数のビット線と、
   複数の不揮発性記憶素子とを備え、同一行の不揮発性記
   憶素子の制御端子が共通のワード線に接続され同一列の
   不揮発性記憶素子のデータ入出力端子が共通のビット線
   に接続されてなるメモリアレイと、 上記複数の不揮発性記憶素子の書込みデータを保持する
   データレジスタと、該データレジスタに保持されている
   書込みデータに応じて上記ビット線に書込み電圧を印加
   する書込み制御回路と、を備え、上記不揮発性記憶素子
   のしきい値を上記ビット線への書込み電圧の印加で変化
   させてデータを記憶させるように構成された不揮発性メ
   モリにおいて、 上記書込み制御回路は、上記データレジスタに保持され
   ている書込みデータのビットが論理“１”（もしくは論
   理“０”）のときはそのビットを飛ばして論理“０”
   （もしくは論理“１”）のビットに対応したビット線に
   対して順次上記書込み電圧を印加して行くように構成さ
   れていることを特徴とする不揮発性メモリ。
2. 【請求項２】 上記書込み電圧は、書込み電圧が印加さ
   れるべきいずれか２以上の複数のビット線に並行して印
   加されるように構成されていることを特徴とする請求項
   １に記載の不揮発性メモリ。
3. 【請求項３】 上記書込み電圧が並行して印加されるビ
   ット線の数が変更可能に構成されていることを特徴とす
   る請求項２に記載の不揮発性メモリ。
4. 【請求項４】 上記書込み電圧が並行して印加されるビ
   ット線の数を指定する値を設定するためのレジスタを備
   えていることを特徴とする請求項３に記載の不揮発性メ
   モリ。
5. 【請求項５】 上記書込み電圧の１回の印加時間が変更
   可能に構成されていることを特徴とする請求項１〜３の
   いずれかに記載の不揮発性メモリ。
6. 【請求項６】 上記書込み電圧の印加時間はクロック信
   号に基づいて決定され、該クロック信号の周期が変更さ
   れることにより上記書込み電圧の印加時間が変更される
   ように構成されていることを特徴とする請求項５に記載
   の不揮発性メモリ。
7. 【請求項７】 基準クロック信号に基づいて上記周期の
   異なるクロック信号を発生可能な可変分周回路と、該可
   変分周回路における分周比を指定する値を設定するため
   のレジスタとを備え、上記分周比を変えることで上記ク
   ロック信号の周期が変更されるように構成されているこ
   とを特徴とする請求項６に記載の不揮発性メモリ。
8. 【請求項８】 上記クロック信号および上記データレジ
   スタに保持されている書込みデータに基づいて、上記書
   込み電圧を順次出力するシフトレジスタを備えているこ
   とを特徴とする請求項６または７に記載の不揮発性メモ
   リ。
9. 【請求項９】 上記シフトレジスタは、互いに位相が異
   なる２つのクロック信号のいずれかでシフト動作可能に
   構成され、上記データレジスタに保持されている書込み
   データに応じて上記２つのクロック信号のうち供給すべ
   きクロック信号を切り替えて、書込みデータのビットが
   論理“１”（もしくは論理“０”）のときはそのビット
   を飛ばして論理“０”（もしくは論理“１”）のビット
   に対応したビット線に順次書込み電圧を印加して行くよ
   うに構成されていることを特徴とする請求項８に記載の
   不揮発性メモリ。
10. 【請求項１０】 上記シフトレジスタは、各シフト段に
    スルーパスおよびシフトパスと、該スルーパスとシフト
    パスとを切り替える切替え手段とを備え、上記クロック
    信号によってシフト動作されるとともに上記データレジ
    スタに保持されている書込みデータに応じて上記切替え
    手段が上記スルーパスとシフトパスとを切り替えて、書
    込みデータのビットが論理“１”（もしくは論理
    “０”）のときはそのビットを飛ばして論理“０”また
    は（論理“１”）のビットに対応したビット線に順次書
    込み電圧を印加して行くように構成されていることを特
    徴とする請求項８に記載の不揮発性メモリ。
11. 【請求項１１】 上記シフトレジスタと上記ビット線と
    の間に、上記シフトレジスタの各シフト段の出力信号に
    基づいて複数のビット線のいずれか１つに書込み電圧を
    印加可能にする分配手段を備えていることを特徴とする
    請求項８〜１０のいずれかに記載の不揮発性メモリ。
12. 【請求項１２】 上記データレジスタは上記各ビット線
    の本数に対応したビット数の書込みデータを保持可能に
    構成され、該シフトレジスタと上記シフトレジスタとの
    間には、上記データレジスタの複数のビットのうち１つ
    を選択して上記シフトレジスタのいずれかのシフト段に
    供給する選択手段を備えていることを特徴とする請求項
    ８〜１１のいずれかに記載の不揮発性メモリ。
13. 【請求項１３】 請求項１〜１２のいずれかに記載の不
    揮発性メモリと、該不揮発性メモリに対して書込み指令
    を与える制御回路とを内蔵してなることを特徴とする半
    導体集積回路。
14. 【請求項１４】 複数のワード線と、複数のビット線
    と、複数の不揮発性記憶素子とを備え、同一行の不揮発
    性記憶素子の制御端子が共通のワード線に接続され同一
    列の不揮発性記憶素子のデータ入出力端子が共通のビッ
    ト線に接続されてなるメモリアレイと、上記複数の不揮
    発性記憶素子の書込みデータを保持するデータレジスタ
    とを備え、上記不揮発性記憶素子のしきい値を上記ビッ
    ト線への書込み電圧の印加で変化させてデータを記憶さ
    せるように構成された不揮発性メモリのデータ書込み方
    法であって、 上記データレジスタに保持されている書込みデータのビ
    ットが論理“１”（もしくは論理“０”）のときはその
    ビットを飛ばして論理“０”（もしくは論理“１”）の
    ビットに対応したビット線に順次書込み電圧を印加して
    行くことを特徴とする不揮発性メモリのデータ書込み方
    法。
15. 【請求項１５】 上記複数のビット線に対する書込み電
    圧の印加を１通り行なった後、書込みが行なわれた記憶
    素子を含むワード線に接続された記憶素子に対してベリ
    ファイのためのデータ読出しを行なって、未書込みの記
    憶素子があったときは当該未書込みの記憶素子が接続さ
    れているビット線に対してのみ、前の書込み動作時に印
    加した書込み電圧の印加時間と異なる時間で順次書込み
    電圧を印加して行くことを特徴とする請求項１４に記載
    の不揮発性メモリのデータ書込み方法。
16. 【請求項１６】 上記ベリファイのためのデータ読出し
    を行なって未書込みの記憶素子があったときは、当該未
    書込みの記憶素子が接続されているビット線に対して、
    前の書込み動作時に印加した書込み電圧と異なる書込み
    電圧を順次印加して行くことを特徴とする請求項１５に
    記載の不揮発性メモリのデータ書込み方法。
17. 【請求項１７】 上記書込み電圧が印加されるべきいず
    れか２以上の複数のビット線に並行しながら書込み電圧
    を順次印加して行くことを特徴とする請求項１４〜１６
    のいずれかに記載の不揮発性メモリ。
18. 【請求項１８】 上記ベリファイのためのデータ読出し
    を行なって未書込みの記憶素子があったときは、当該未
    書込みの記憶素子が接続されているビット線に対して、
    前の書込み動作時に印加した書込み電圧と異なる書込み
    電圧を順次印加して行くとともに、上記複数のビット線
    に並行して印加される書込み電圧の数を前の書込み動作
    時と変えることを特徴とする請求項１７に記載の不揮発
    性メモリのデータ書込み方法。