JP4055103B2 - 不揮発性メモリおよびそれを内蔵した半導体集積回路並びに不揮発性メモリの書込み方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電気的に書込み消去可能な不揮発性メモリにおける書込み電圧の印加方式に適用して有効な技術に関し、例えばブロック単位で一括してデータの消去が可能なフラッシュメモリおよびそれを内蔵したマイクロコンピュータに利用して有効な技術に関する。
【0002】
【従来の技術】
フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する2層ゲート構造のMOSFETからなる不揮発性記憶素子を使用しており、1個のトランジスタでメモリセルを構成することができる。従来、フラッシュメモリにおける書き込み方式には、コントロールゲートと基板(いわゆるウェル領域)との間に、またはコントロールゲートとソースまたはドレインとの間に電圧を印加してFNトンネル現象を利用してフローティングゲートに電荷を注入または放出してしきい値を変化させる方式と、コントロールゲートに高電圧を印加した状態でソース・ドレイン間に電流を流してチャネルで発生したホットエレクトロンをフローティングゲートに注入してしきい値を変化させる方式とがある。
【0003】
FNトンネルによる書込み方式は書込み電流が小さいため例えば128バイトのようなワード線単位での書込みが可能であり、一括書込みによって書込みができるという利点がある。一方、ホットエレクトロンによる書込み方式は書込み電流が大きいのでワード線単位の一括書込みは困難であるため、1バイトのような単位での書込みが行なわれている。FNトンネルによる書込み方式を採用する場合の記憶素子は、耐圧との関係で微細化が困難であり集積度が上がらない。そのため、大容量化する上ではホットエレクトロンによる書込み方式の方が有利である。
【0004】
なお、いずれの書込み方式を採用する場合も、フラッシュメモリにおけるデータの消去は、ブロック単位すなわちウェル領域を共通にする複数のセクタに対して同時に行なわれるように構成されることが多い。
【0005】
【発明が解決しようとする課題】
本発明者らは、ホットエレクトロンによる書込み方式を採用したフラッシュメモリにおいて、書込み所要時間を短縮する技術について詳しく検討した。その結果、ホットエレクトロンによる書き込み方式の場合、書込みデータが“0”であるビットについてのみ記憶素子に書込み電圧を印加し書込みデータが“1”であるビットは記憶素子に対する書込み電圧の印加を行なっていないので、そのようなビットの書込みは飛ばしてやることで全体としての書込み所要時間を短縮できるという着想を得た。
【0006】
従来、ホットエレクトロンによる書込み方式を採用したフラッシュメモリにおいて、書込み所要時間を短縮する方式としては、例えば各ビットに対する書込みタイミングを少しずつずらして書込みパルスを重ね合わせる方式が提案されている(特開平5−62484号公報,特開平5−325574号公報,特開平4−38700号公報)。しかしながら、書込みタイミングを少しずつずらす方式は、1ビットずつ順番に書き込んで行く方式に比べて確かに書込み所要時間は短くなるものの、例えば書込みデータが電圧の印加が不要な“1”であるような場合にも書込み動作を行なう(ライトサイクルを入れている)ため無駄な時間を消費している。これと共に、書込みデータのパターンすなわち“0”のビットが多いか少ないかによって書込み電流の変動が大きくなるため、内部に書込み電圧を発生する昇圧回路を有する場合には、昇圧回路の発生電圧が変動し易くなり安定した書込み動作が行なえないという問題点がある。
【0007】
この発明の目的は、トータルの書込み所要時間を短縮可能な不揮発性メモリおよびそれを内蔵したマイクロコンピュータ等の半導体集積回路を提供することにある。
【0008】
この発明の他の目的は、書込み電流を一定にし、昇圧回路の発生電圧の変動を少なくして安定した書込みが行なえる不揮発性メモリおよびそれを内蔵したマイクロコンピュータ等の半導体集積回路を提供することできるようにすることにある。
【0009】
この発明の前記ならびにほかの目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものを概要を簡単に説明すれば、下記のとおりである。
【0011】
すなわち、ホットエレクトロンによる書込み方式を採用したフラッシュメモリのような不揮発性メモリにおいて、書込み時にデータを判定して書込みデータが論理“1”(もしくは論理“0”)であるビットの書込みは飛ばして、書込みデータが論理“0”(もしくは論理“1”)であるビットに対応した書込みを連続して行なって行くようにしたものである。
【0012】
より具体的には、複数のワード線と、複数のビット線と、複数の不揮発性記憶素子とを備え、同一行の不揮発性記憶素子の制御端子が共通のワード線に接続され同一列の不揮発性記憶素子のデータ入出力端子が共通のビット線に接続されてなるメモリアレイと、上記複数の不揮発性記憶素子の書込みデータを保持するデータレジスタと、該データレジスタに保持されている書込みデータに応じて上記ビット線に書込み電圧を印加する書込み制御回路とを備え、上記不揮発性記憶素子のしきい値を上記ビット線への書込み電圧の印加で変化させてデータを記憶させるように構成された不揮発性メモリにおいて、上記書込み制御回路は、上記データレジスタに保持されている書込みデータのビットが論理“1”(もしくは論理“0”)のときはそのビットを飛ばして論理“0”(もしくは論理“1”)のビットに対応したビット線に対して順次上記書込み電圧を印加して行くように構成した。
【0013】
上記した手段によれば、書込み時にデータを判定して書込みデータが論理“1”(もしくは論理“0”)であるビットの書込み時間の分だけトータルの書込み所要時間を短縮することができる。また、各サイクルでそれぞれデータの書込みが実行されるつまり書込みがなされないサイクルが生じないため、従来方式に比べて書込み電流の変動が少なくなり、これによって昇圧回路の発生電圧の変動を小さくなって安定した書込みが行なえるようになる。
【0014】
また、上記書込み電圧は、書込み電圧が印加されるべきいずれか2以上の複数のビット線に並行して印加されるように構成するのが望ましい。これによって、1ビットずつ書込みを行なっていく方式に比べてトータルの書込み所要時間が短縮されるようになる。
【0015】
さらに、望ましくは、上記書込み電圧が並行して印加されるビット線の数(書込みパルスの重ね合わせ数)を変更可能に構成する。これによって、回路のバラツキ等に応じて並行して印加される書込み電圧の数を変更することで、書込み電圧を発生する昇圧回路の能力を有効に引き出すことができる。
【0016】
ここで、上記書込み電圧が並行して印加されるビット線の数を指定する値を設定するためのレジスタを設けるようにする。これによって、CPU等が上記レジスタの値を設定するだけで容易に書込み電圧の数を変更することができるようになる。
【0017】
さらに、上記書込み電圧の1回の印加時間を変更可能に構成する。これにより、記憶素子の特性等に応じて並行して印加される書込み電圧の数を変更することで、最適な書込みを最も短い時間で終了させることができる。
【0018】
上記書込み電圧の印加時間はクロック信号に基づいて決定され、該クロック信号の周期が変更されることにより上記書込み電圧の印加時間が変更されるように構成すると良い。これにより、書込み電圧の印加時間の変更が、クロック信号の周期の変更という簡単な方法で実現することが可能となる。より具体的には、基準クロック信号に基づいて周期の異なるクロック信号を発生可能な可変分周回路と、該可変分周回路における分周比を指定する値を設定するためのレジスタとを設け、分周比を変えることで上記クロック信号の周期が変更されるように構成することによって、容易に書込み電圧の印加時間を変更可能な不揮発性メモリを実現することができる。上記書込み電圧が並行して印加されるビット線の数を指定する値を設定するためのレジスタや可変分周回路における分周比を指定する値を設定するためのレジスタに設定する値は、不揮発性メモリ内の所定のメモリセルに記憶するようにしても良い。
【0019】
さらに、上記クロック信号および上記データレジスタに保持されている書込みデータに基づいて、上記書込み電圧を順次出力するシフトレジスタを設ける。これにより、CPU等が上記レジスタの値を設定するだけで容易に書込み電圧の印加時間を変更することができるようになる。
【0020】
また、上記シフトレジスタは、互いに位相が異なる2つのクロック信号のいずれかでシフト動作可能に構成され、上記データレジスタに保持されている書込みデータに応じて上記2つのクロック信号のうち供給すべきクロック信号を切り替えて、書込みデータのビットが論理“1”(もしくは論理“0”)のときはそのビットを飛ばして論理“0”(もしくは論理“1”)のビットに対応したビット線に順次書込み電圧を印加して行くように構成する。
【0021】
あるいは、上記シフトレジスタは、各シフト段にスルーパスおよびシフトパスと、該スルーパスとシフトパスとを切り替える切替え手段とを備え、上記クロック信号によってシフト動作されるとともに上記データレジスタに保持されている書込みデータに応じて上記切替え手段が上記スルーパスとシフトパスとを切り替えて、書込みデータのビットが論理“1”(もしくは論理“0”)のときはそのビットを飛ばして論理“0”(もしくは論理“1”)のビットに対応したビット線に順次書込み電圧を印加して行くように構成しても良い。
【0022】
さらに、上記シフトレジスタと上記ビット線との間に、上記シフトレジスタの各シフト段の出力信号に基づいて複数のビット線のいずれか1つに書込み電圧を印加可能にする分配手段を設ける。また、上記データレジスタは上記各ビット線の本数に対応したビット数の書込みデータを保持可能に構成され、該シフトレジスタと上記シフトレジスタとの間には、上記データレジスタの複数のビットのうち1つを選択して上記シフトレジスタのいずれかのシフト段に供給する選択手段を設ける。これにより、シフトレジスタの各段を複数のビット線で共有することが可能となり、シフトレジスタの段数を減らして回路を簡略するとともに、レイアウトが容易となる。
【0023】
さらに、複数のビット線に対する書込み電圧の印加を1通り行なって1本のワード線に接続された複数の記憶素子に書込みが終了した後、書込みが行なわれた記憶素子を含むワード線に接続された記憶素子に対してベリファイのためのデータ読出しを行なって、未書込みの記憶素子があったときは当該未書込みの記憶素子が接続されているビット線に対してのみ、前の書込み動作時に印加した書込み電圧の印加時間と異なる時間で順次書込み電圧を印加して行くようにする。
【0024】
また、上記ベリファイのためのデータ読出しを行なって未書込みの記憶素子があったときは、当該未書込みの記憶素子が接続されているビット線に対して、前の書込み動作時に印加した書込み電圧と異なる書込み電圧を順次印加して行くようにしても良い。これにより、書込み過ぎによってしきい値が必要以上に大きく変化するのを防止することができる。
【0025】
また、上記ベリファイのためのデータ読出しを行なって未書込みの記憶素子があったときは、当該未書込みの記憶素子が接続されているビット線に対して、前の書込み動作時に印加した書込み電圧と異なる書込み電圧を順次印加して行くとともに、上記複数のビット線に並行して印加される書込み電圧の数を前の書込み動作時と変えるようにするのが良い。
【0026】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて説明する。図1は、本発明が適用されたフラッシュメモリを内蔵したマイクロコンピュータ(以下、フラッシュ内蔵マイコンと称する)の概略構成が示されている。特に制限されないが、図1に示されている各回路ブロックは、単結晶シリコンのような1個の半導体チップ上に形成されている。
【0027】
図1において、符号FLASHで示されているのはコントロールゲートとフローティングゲートを有するMOSFETからなるメモリセルがマトリックス状に配置されたメモリアレイを備えたフラッシュメモリ、FLCはフラッシュメモリに対する書込みや消去などを行なうフラッシュコントローラ、CPUはチップ全体の制御を司る中央処理ユニット、RAMはデータを一時記憶したり中央処理ユニットCPUの作業領域を提供するランダムアクセスメモリ、PRPは各種タイマ回路やA/D変換回路、システム監視用のウォッチドッグタイマなどの周辺回路、BUSは上記中央処理ユニットCPUとフラッシュメモリFLASH、フラッシュコントローラFLC、RAMを接続する内部バス、I/Oは内部バスBUS上の信号を外部バスへ出力したり外部バス上の信号を取り込んだりする入出力バッファや外部装置との間でシリアル通信を行なうシリアル通信ポートなどの入出力ポートを含むインタフェース回路、BSCは内部バスBUSのバス占有権の制御等を行なうバスコントローラである。
【0028】
図1には示されていないが、上記回路ブロックの他に、CPUに対する割込み要求の発生および優先度を判定して割り込みをかける割込み制御回路や、RAMとフラッシュメモリFLASH等との間のDMA(ダイレクトメモリアクセス)転送を制御するDMA転送制御回路、システムの動作に必要なクロック信号を発生する発振器などが必要に応じて設けられることもある。
【0029】
図2には、上記フラッシュメモリ回路FLASHの概略構成が示されている。図2において、11は図4(B)に示されているようなコントロールゲートCGとフローティングゲートFGを有するMOSFETからなる不揮発性記憶素子としてのメモリセルがマトリックス状に配置されたメモリアレイ、12は外部から入力された書込みデータを例えば128バイトのような1ワード線に接続されたメモリセルの数に対応したビット数のデータを保持するデータレジスタ、13はこのデータレジスタ12に保持されたデータに基づいて上記メモリアレイ11に対して書込みを行なう書込み制御回路である。なお、上記データレジスタ12は、ワード線方向のメモリセルの数すなわちメモリアレイ11内のビット線の数に対応したビット数でなくてもよく、その整数分の1のビット数としこれをセレクタ(デマルチプレクサ)を介して対応する複数のビット線の中のいずれかに供給できるように構成してもよい。
【0030】
また、14はアドレスバスより取り込まれたXアドレス信号をデコードしてメモリアレイ11内のワード線の中からXアドレスに対応した1本のワード線を選択するXデコーダ、15はアドレスバスより取り込まれたYアドレス信号をデコードして1セクタ内の1バイト(あるいは1ワード)のデータを選択するYデコーダ、16はメモリセルアレイ11のビット線に読み出されたデータを増幅して出力するセンスアンプである。
【0031】
さらに、この実施例のフラッシュメモリ回路には、上記各回路ブロックの他、外部からの制御信号に基づいてフラッシュメモリ内の各回路ブロックへの制御信号を生成する制御回路17、センスアンプ16とデータバスとの間にあってデータ信号の入出力を行なうI/Oバッファ回路18、外部から供給される電源電圧Vccに基づいて書込み電圧、消去電圧、読出し電圧、ベリファイ電圧等チップ内部で必要とされる電圧を生成しメモリの動作状態に応じてこれらの電圧の中から所望の電圧を選択して書込み制御回路13やXデコーダ14に供給する電源回路19等が設けられている。
【0032】
フラッシュコントローラFLCは、例えばコントロールレジスタを備え、CPUがフラッシュメモリやRAM内に格納されたプログラムに従って動作し、上記コントロールレジスタに書込みを行なうとフラッシュコントローラFLCがコントロールレジスタのビット状態に応じてフラッシュメモリ回路FLASHに対する制御信号を形成して書込みや消去、読出し、ベリファイ等の動作を行なわせるように構成される。
【0033】
フラッシュコントローラFLCには、上記書込み消去制御用のコントロールレジスタの他に、消去時にメモリアレイ内の複数のブロックのうち消去ブロックを選択するための消去選択レジスタ、電圧トリミング用の値を設定するレジスタ、メモリアレイ内の欠陥ビットを含むメモリ列を予備のメモリ列に置き換えるための救済情報を保持するレジスタが設けられることもある。なお、特に制限されないが、トリミング用レジスタの値はフラッシュメモリ回路FLASH内の所定のエリアに記憶され、リセット時にフラッシュメモリ回路から読み出してトリミング用レジスタに設定するようにされる。
【0034】
図3にはメモリアレイ11の具体的な構成例を示す。この実施例のメモリアレイ11は、図3に示すように、列方向に配列され各々ソースおよびドレインが共通接続された並列形態のn個のメモリセル(コントロールゲートとフローティングゲートを有するMOSFET)MC1〜MCnからなるメモリ列MCCが行方向(ワード線WL方向)および列方向(ビット線BL方向)にそれぞれ複数個配設されている。図3には、そのうち代表的に4つのメモリ列MCCが示されており、これがすべてではない。
【0035】
各メモリ列MCCは、n個のメモリセルMC1〜MCnのドレインおよびソースがそれぞれ共通のローカルドレイン線LDLおよび共通のローカルソース線LSLに接続され、ローカルドレイン線LDLは選択スイッチMOSFET Qs1を介してビット線BLに接続される。さらに、ローカルソース線LSLは共通ソース線SLに接続され、共通ソース線SLは切替えスイッチSW1を介して接地電位に接続可能に構成されており、このスイッチSW1がオフされると共通ソース線SLを介してメモリセルのソースがオープン状態にされるように構成されている。
【0036】
この実施例のフラッシュメモリでは、この共通ソース線SLに接続されるメモリセルが1ブロックEBを構成し、これらは半導体基板の共通のウェル領域内に形成されて消去の単位とされる。一方、横方向すなわち行方向に並んだメモリセルMCのコントロールゲートは、行単位で共通のワード線WL11,WL12……WL1n;WL21,WL22……WL2nにそれぞれ接続され、1本のワード線に共通に接続された例えば128×8個のメモリセルが1セクタを構成し、書込みの単位とされる。
【0037】
各ビット線BLにはYデコーダの選択信号によりオン、オフ制御されるカラムスイッチQyを介してセンスアンプSAが接続されており、データ読出し時には、ワード線WLが選択レベルにされてメモリセルがそのしきい値に応じてドレイン電流が流れるか流れないかによって変化するビット線BLの電位がセンスアンプSAにより増幅され、検出される。データ書込み時には、書込み制御回路13によりデータレジスタ12に保持されているデータに応じて、ビット線BLさらにはローカルドレイン線LDLを介して、ワード線により選択されているメモリセルのドレインに書込み電圧が印加される。
【0038】
また、書込み時には、供給されたアドレスに対応した1本のワード線が選択されて10Vのような書込み電圧が印加される。このとき、ビット線BLに書込みデータの対応するビットに応じて、それが論理“0”のときは5Vのような電圧が印加され、論理“1”のときは0Vの電圧が印加される。そして、ローカルドレイン線LDLの電位が5Vであるメモリセルにおいては、ドレイン電流が流れて発生したホットエレクトロンがフローティングゲートへ注入されてしきい値が高い状態(論理“0”)にされる。一方、ビット線BLの電位が0Vであるメモリセルにおいては、フローティングゲートへの電荷の注入が行なわれず、しきい値は低い(論理“1”)ままにされる。
【0039】
データ消去時には、1ブロックEB内のすべてのワード線が−11Vのような電位にされるとともに、このワード線に接続されているメモリセルはそのドレイン側の選択スイッチMOSFET Qs1がオフされてドレインがオープン状態とされ、ソース側の切替えスイッチSW1がオフされてソースもオープン状態にされる。また、ウェル領域には10Vのような電圧が印加される。これによって、1ブロック内のすべてのメモリセルは、フローティングゲートからウェル領域へ電荷の引き抜きが行なわれてしきい値が低い状態(論理“1”)にされる。
【0040】
なお、データ読出し時には、全てのビット線BLが1.0Vのような電位Vpcにプリチャージされた後、供給されたアドレスに対応した1本のワード線が選択されて電源電圧(例えば3.3V)のような電圧が印加される。また、ソース側の切替えスイッチSW1が接地電位側に切り替えられて、共通ソース線SLを介してローカルソース線LSLに0Vの電圧が印加される。これによって、選択されたワード線に接続されたメモリセルは、そのしきい値に応じてしきい値が低いときは電流が流れてビット線BLの電位が下がり、しきい値が高いときは電流が流れないためビット線BLの電位がプリチャージレベルに維持される。そして、この電位がセンスアンプSAによって増幅、検出される。
【0041】
図4(A),(B)には本実施例のフラッシュメモリ回路におけるメモリセルの構造と書込みおよび消去時のバイアス状態の例を示す。また、図5には書込み後と消去後におけるメモリセルのしきい値の分布を示す。特に制限されるものでないが、本実施例のフラッシュメモリでは、データ“0”がメモリセルのしきい値の高い状態に対応され、データ“1”がメモリセルのしきい値の低い状態に対応されている。
【0042】
この実施例においては、図4に示されているように、本実施例のフラッシュメモリに使用されるメモリセルは、コントロールゲートCGとフローティングゲートFGを有する2層ゲート構造のMOSFETである。この実施例では、データの書込み時に書込みデータ“0”に対応するビットのメモリセルには、図4(A)に示すようにコントロールゲートCGに10Vのような正の高電圧が印加され、ソースは0V、ドレインは5Vのような電圧が印加されることでドレイン電流が流れ、発生したホットエレクトロンをフローティングゲートFGに注入してしきい値を高くする方式が採用されている。ただし、ここでウェルにも負電圧を印加することで書込みを速くさせるようにすることも可能である。
【0043】
また、データの消去時には、図4(B)に示すように、ソースおよびドレインはオープン(電位的にフローティング)にしておいて、コントロールゲートCGに−11Vのような負の高電圧を、またウェル(基板)には10Vのような正の高電圧を印加して、FNトンネルでフローティングゲートFGの電荷を引き抜いてブロック単位で消去を行なうようにされる。ただし、ウェルの電位を低くしてその分コントロールゲートCGの負電圧を大きくすることで、ワード線単位の消去を行なわせるようにすることも可能である。
【0044】
さらに、この実施例においては、消去動作でメモリセルのしきい値を高い状態から低い状態にする際に、ウェルを共通にするブロック全体のメモリセルに対して一括して図4(B)のような電圧を印加して電荷の引き抜きを行なうため、もともとしきい値の低いメモリセルは、図5に符号Dで示すように、しきい値が下がり過ぎることがある。しかし、メモリセルのしきい値が0V以下に下がるとワード線を非選択レベル(0V)にしている状態でもメモリセルにドレイン電流が流れてしまい、ローカルドレイン線LDLを共通にする選択メモリセルの正確な読出し動作を行なうことができない。
【0045】
そこで、この実施例では、しきい値が下がり過ぎたメモリセルのしきい値を少しだけ上げてやるポスト消去という動作も行なうようにされている。図4(C)には、ポスト消去が行なわれるメモリセルのバイアス状態を示す。ポスト消去は書込みの一種であるがしきい値は大きく変化させたくないので、ポスト消去では、コントロールゲートCGに10Vよりも低い例えば4Vのような正の高電圧を印加し、ソースには0V、ドレインには書込みと同じ5Vのような電圧を印加することでドレイン電流を流し、発生したホットエレクトロンをフローティングゲートFGに注入してしきい値をわずかに高くすることが行なわれる。
【0046】
次に、実施例のフラッシュメモリ回路における書込みの手順を、図6を用いて説明する。
【0047】
書込み動作が開始されると、先ず1ワード線分の書込みデータがデータレジスタ12に転送され、保持される(ステップS1)。次に、ワード線WLが選択レベル(10V)に立ち上げられてから、データレジスタ12に保持されている書込みデータに応じてそれが“1”のときは対応するビット線を飛ばして、データ“0”に対応するビット線にのみ書込みドレイン電圧(5V)が順次シフトするように印加されて行く(ステップS2)。1ワード線分の書込みが終了するとワード線WLがベリファイのための読出しレベルに設定されて、1ワード線のデータが読み出される(ステップS3)。そして、読み出されたデータは書込みデータを比較されて一致しているか判定(ベリファイ)される(ステップS4)。
【0048】
ベリファイの結果、データが不一致と判定されるとステップS5で再書込みデータを生成してステップS1へ戻り、完全に一致するまで上記処理を繰り返す。ここで、再書込みデータとは、最初の1セクタの書込みデータのビット“0”のうち未書込みすなわちベリファイ読出しデータが“0”に変わっていないビットのみ“0”にしたデータを意味する。具体的には、例えば書込みデータが“00001111”で、ベリファイ読出しデータが“01101111”(センスアンプのデータは“10010000”)であった場合、再書込みデータは“01101111”となる。
【0049】
このような再書込みデータの生成は、この実施例のフラッシュ内蔵マイコンでは、CPUがソフト的に行なうようになっているが、ベリファイ読出しデータから再書込みデータの生成をハードウェアで行なうように構成することもできる。なお、上記具体例として示した書込みデータは8ビットであるが、これは理解を容易にするため作った仮想的な書込みデータであり、本実施例においてデータレジスタ12に保持される書込みデータは、例えば128バイト(1024ビット)のような1ワード線分のメモリセルの数に対応したビット数のデータとされる。
【0050】
一方、上記ステップS4でベリファイの結果、データが一致したと判定されると、ステップS6へ移行して次のセクタに書き込むデータがあるか否かを判定し、データがあれば次のステップS7でアドレスをインクリメント(+1)してからステップS1へ戻って上記処理を繰り返し、全てのデータの書込みが終了した時点で書込み動作を終了する。
【0051】
次に、本実施例のフラッシュメモリ回路における上記ステップS2での詳細な書込み動作を、図7のタイミングチャートを用いて説明する。図7において、左側に示されている“0”,“1”の数字は、書込みデータの論理を表わす。すなわち、“0”は対応するメモリセルのしきい値を高くすることを意味し、“1”はしきい値を低いままに保持することを意味する。また、図7において、各書込みデータの右側のパルス波形はビット線BLに印加される電圧波形(以下、書込みパルスと称する)を表わしている。さらに、Iwは上記データの書込み中における書込み電流の総和である。
【0052】
本実施例においては、図7に示されているように、書込みデータ“0”,“1”に応じて、それが“0”の時は書込みパルスを印加し、“1” の時は書込みパルスを印加しないとともに、データ“0”に対応した各書込みパルスは順番にクロックφの半周期ずつずらしてビット線に印加するようにしている。図7からも分かるように、本実施例では、書込み電流の総和Iwの変動は比較的少ない。
【0053】
比較のため、図8(A)に書込みパルスを1ビットずつずらす従来の書込み方式のタイミングチャートを示す。図8(A)から明らかなように、この従来方式は、書込みデータのいかんにかかわらず各ビット線を順番に選択する方式であるため、データ“0”に対応するビット線では書込みパルスが印加され、データ“1”に対応するビット線では書込みパルスが印加されないこととなる。そのため、トータルの書込み時間は、本発明の実施例の方が従来方式に比べてデータ“1”のビット数の分だけ短くなる。
【0054】
また、それに応じて書込み電流の総和Iwの変動も本発明の実施例の方が従来方式に比べて小さくなる。すなわち、1ビットのメモリセルに対する書込み電流は、ドレイン電圧を一定に保ってもしきい値が高くなるにつれて電流が流れにくくなるため、図8(B)のように書込みの始めに大きな電流が流れ、その後減少するように変化するので、データの“1”,“0”にかかわらず書込みパルスを印加する方式では、書込みパルスが印加されるビットの間隔が広くなることがあり、それによって図8(A)のように書込み電流の総和Iwの変動が大きくなる。
【0055】
また、図9には、書込みパルスはずらさずに1バイト単位で順番に書込みを行なう従来方式のタイミングチャートを示す。なお、図9において、書込み電流の総和Iwの変化を示す実線Aは書込みビット数が多い場合、実線Bは書込みビット数が少ない場合の書込み電流の変化を示す。図9から明らかなように、この従来方式も、書込みデータのいかんにかかわらずバイト単位で書込みパルスを印加する方式であるため、トータルの書込み時間は、本発明の実施例の方が従来方式に比べてデータ“1”のビット数の分だけ短くなる。また、データ“0”に対応するビット線では書込みパルスが印加され、データ“1”に対応するビット線では書込みパルスが印加されないこととなるため、1バイトの中に“0”のビットが多い時の書込み電流と1バイトの中に“0”のビットが少ない時の書込み電流とに差が生じ、しかもその差が書込みデータによってかなり大きく変動することとなる。
【0056】
チップ内部に書込み電圧発生のためチャージポンプなどからなる昇圧回路を有するフラッシュメモリにおいては、書込み電流の変動が大きいとそれに応じて書込み電圧も変動し易くなり、それによって安定した書込みが行なえなくなるおそれがある。また、書込み電流の変動が大きいとそれに対応できるように予め昇圧回路を設計しておく必要もある。従って、本発明を適用することで書込み電流の変動を少なくすることができ、これによって安定した書込みが行なえるようになるとともに、昇圧回路の設計も容易となる。
【0057】
次に、上記のようなデータ“1”に対応したビットを飛ばして行なう書込みを可能にする書込み制御回路の具体例を、図10を用いて説明する。なお、図10の回路は、図2におけるデータレジスタ12および書込み制御回路13に相当するものである。
【0058】
図10に示されているように、データレジスタ12は、一旦センスアンプにラッチされた書込みデータの各ビットを、ビット線BLを介して取り込むための伝送MOSFET TM1,TM2,TM3……と、互いに入出力端子が結合された一対のインバータからなるラッチ回路LT1,LT2,LT3……とにより構成されている。また、書込み制御回路13は、書込み制御用のシフトレジスタ31と、上記データレジスタ12にラッチされた書込みデータの各ビットが“1”か“0”かを判定してそれに応じて上記シフトレジスタ31の各段のシフト動作を制御するデータ判定&シフト制御回路32と、該データ判定&シフト制御回路32からのシフトクロックと上記データレジスタ12の各ラッチ回路LT1,LT2,LT3……の保持データとをそれぞれ入力とするANDゲートG1,G2,G3……と、10Vのような書込み電圧Vppを電源電圧とし上記ANDゲートG1,G2,G3……の出力を受けてそれぞれ対応するビット線BLを駆動するライトアンプWA1,WA2,WA3……とから構成されている。
【0059】
図10に示した符号A,B,C,D,Eはビット線BLに接続されている。図10におけるYwは書込みデータの入力タイミング信号である。
【0060】
上記データ判定&シフト制御回路32は、上記データレジスタ12の各ラッチ回路LT1,LT2,LT3……の保持データを一方の入力とし前段の出力を他方の入力とするイクスクルーシブORゲートEORiと、該イクスクルーシブORゲートEORiの出力を反転するインバータINViと、クロックφ1,φ2によって該インバータINViの出力または上記イクスクルーシブORゲートEORiの出力を択一的に選択して上記シフトレジスタ31の各段にシフトクロックとして供給する伝送MOSFET Ti1,Ti2とから構成されている。
【0061】
なお、上記各段のイクスクルーシブORゲートEORiのうち初段のイクスクルーシブORゲートEOR1は、一方の入力端子に前段のイクスクルーシブORゲートEOR(i-1)の出力が入力される代わりに、接地電位が印加されている。これによって、初段のイクスクルーシブORゲートEOR1は、データレジスタ12のラッチ回路LT1の保持データが“0”のときは出力信号が“1”となり、ラッチ回路LT1の保持データが“1”のときは出力信号が“0”となる。また、2段目以降のイクスクルーシブORゲートEORiは、対応するラッチ回路LTiの保持データが“0”のときは前段のイクスクルーシブORゲートEOR(i-1)の出力を反転して出力し、ラッチ回路LT1の保持データが“1”のときは前段のイクスクルーシブORゲートEOR(i-1)の出力をそのまま出力するように動作する。
【0062】
データ判定&シフト制御回路32のクロック伝送MOSFET Ti1,Ti2を制御するクロックφ1,φ2は、図11に示すように、互いにハイレベルの期間が重ならないようにされ位相が180°ずれたクロックである。これによって、書込み制御用のシフトレジスタ31の各段には、対応するイクスクルーシブORゲートEORiの出力がハイレベルのときはクロックφ1の立上がりに同期してハイレベルに変化し、φ2の立上がりに同期してロウレベルに変化するクロック(例えば図11のφa,φe)が供給される。対応するイクスクルーシブORゲートEORiの出力がロウレベルのときはクロックφ2の立上がりに同期してハイレベルに変化し、φ1の立上がりに同期してロウレベルに変化するクロック(例えば図11のφb,φc,φd)が供給される。
【0063】
また、書込み制御用のシフトレジスタ31の初段には、図12に示すように例えばクロックφ1のほぼ2倍の周期を有する書込みパルスPwが入力されており、上記データ判定&シフト制御回路32からのクロックφa,φb,φc,φd,φe……によって、前段からの書込みパルスPwを順次後段へ伝達して行くように動作される。また、同じタイミングで変化するクロックが連続しているところ(例えばφb,φc,φd)では、書込み制御用のシフトレジスタ31の各段の間でレーシングを起こして最初の段の入力パルスがその後ろのすべての段にラッチされるように動作する。図12の符号a〜jの波形は書込み制御シフトレジスタ31の各段の出力、符号A〜Jの波形はビット線に印加される書込みパルスである。
【0064】
図12に符号a〜jで示す波形のように、書込みデータのうち“0”のビットのところでは、伝達書込みパルスがクロックφ1(φ2)の半周期だけ遅れ、書込みデータのうち“1”のビットのところでは、伝達書込みパルスは遅れを持たずにそれぞれ伝達される。その結果、図12に符号A〜Jで示す波形のように、ビット線に印加される書込みパルスは順次クロックφ1(φ2)の半周期だけずれたパルスとなり、図7に示した波形と一致する。
【0065】
図13には、上記データ判定&シフト制御回路32を制御するクロックφ1,φ2を生成する回路の例が示されている。このクロック生成回路は、図1におけるフラッシュメモリFLASHまたはフラッシュメモリコントローラFLCに設けられる。図13に示されているように、この実施例クロック生成回路は、内部発振器OSCまたは外部から供給される基準クロックφを分周する可変分周回路41と、該可変分周回路41における分周比をCPUによって設定するためのレジスタ42と、該レジスタ42の設定値cw0,cw1,cw2をデコードして上記可変分周回路41に対する分周比変更のための制御信号を生成するデコーダ43と、可変分周回路41で分周されたクロックに基づいて互いにハイレベルの期間が重ならず同一周期を有するクロックφ1,φ2を生成するクロックドライバ44とにより構成されている。なお、可変分周回路41における分周比を指定する値を設定するためのレジスタ42に設定する値は、不揮発性メモリ内の所定のメモリセルに記憶するようにすることができる。
【0066】
このように、可変分周回路41を設けて、生成されるクロックφ1,φ2の周期を変えることができるように構成し、それを次に説明する書込みパルス生成回路(図15参照)に供給することによって、書込みパルス生成回路により生成される基準となる書込みパルスPwのパルス幅を変えることができるようになる。図14には、図12に示されているようなタイミングで書込みパルスを生成している場合に、上記クロックφ1,φ2の周期を2倍にしたときの波形を示す。図12と図14とを比較すると明らかなように、図14では上記クロックφ1,φ2の周期が図12のものの2倍とされ、書込みパルスPwも2倍となっている。
【0067】
フラッシュメモリを構成する記憶素子は製造ばらつきにより最適な書込み時間がずれることがあるが、上記のように書込みパルスの幅を変えてやることで記憶素子(デバイス)の特性に応じた時間で書込み処理を行なうことができる。また、フラッシュメモリでは記憶素子間のばらつきにより1回の書込み処理ですべての記憶素子のしきい値を所望のレベルに変化させることができず、再度書込みを行なうことがあるが、その場合すでにしきい値が変化しているので2回目の書込みを1回目よりも長い書込みパルスで行なうのが望ましいので、上記のように書込みパルスPwの幅を変えてやることで複数回書込みを最適に行なうことができるようになる。記憶素子の書込み特性は、対数時間に対してしきい値電圧の変化量が直線的であるためである。
【0068】
図15に示す書込みパルス生成回路は、上記クロックφ1,φ2によってシフト動作されるシフトレジスタ51と、該書込みパルス生成回路における重ね合わせビット数をCPUによって設定するためのレジスタ52と、該レジスタ52の設定値pw0,pw1,pw2をデコードするデコーダ53と、上記シフトレジスタ51の所定の段から取り出された信号と上記デコーダ53の出力信号とを入力とするANDゲートやNORゲートからなるパルス調整回路54とから構成されている。なお、上記書込み電圧が並行して印加されるビット線の数を指定する値を設定するためのレジスタ52に設定する値は、不揮発性メモリ内の所定のメモリセルに記憶するようにすることができる。
【0069】
なお、図15において、55はコントロールレジスタなどに設けられた書込みフラグであって、CPUによってこの書込みフラグ55に「1」がセットされると、シフトレジスタ51が有効に動作するようにされている。具体的には、前記データレジスタ12に1ワード線分の書込みデータ(例えば128バイト)を転送した後、CPUが書込みフラグ55に「1」をセットすることで、上記書込みパルス生成回路が起動され、書込みパルスの生成が開始される。上記書込みパルス生成回路は、図1におけるフラッシュメモリFLASHまたはフラッシュメモリコントローラFLCに設けられる。
【0070】
図16および図17には、図12に示されている書込み重ね合わせビット数が「4」である場合とクロックφ1,φ2の周期が同一で、書込み重ね合わせビット数を「8」にしたときと「2」したときの波形をそれぞれ示す。図12と図16および図17の各図の波形を比較すると明らかなように、図12では周期T4においてA,B,E,Hの4つの書込みパルスが重なっているのに対し、図16では周期T8においてA,B,E,H,I,K,L,Mの8つの書込みパルスが、図17では周期T2においてA,B、周期T3においてB,E、周期T4においてE,H、周期T5においてH,Iのように2つの書込みパルスが重なっているのが分かる。
【0071】
上記以外にも、レジスタ42の設定値cw0〜cw2やレジスタ52の設定値pw0〜pw2を変えることで、例えば書込み重ね合わせビット数を「6」に設定することにより6つの書込みパルスが重ね合わさるようしたり、クロックφ1,φ2の周期を2倍、4倍、8倍……として書込みパルス幅を変えることができる。表1にレジスタ42の設定値cw0〜cw2とクロックφ1,φ2の周波数との関係、レジスタ52の設定値pw0〜pw2と書込み重ね合わせビット数との関係およびこれらと書込みパルス幅との関係を示す。
【0072】
【表1】
【0073】
なお、レジスタ42および52の設定値cw0〜cw2,pw0〜pw2は、システムの立上がり時等に予め測定して得られている記憶素子の特性に応じて最適な値に初期設定しておくようにしても良いし、あるいは前述したように再書込みの時にダイナミックに変更するようにしてもよい。次に、そのような制御の例を図18のフローチャートを用いて説明する。
【0074】
この実施例の書込み制御においては、書込み動作が開始されると、先ず書込みパルスの印加繰返し回数を計数するカウンタの計数値nを「1」に設定する(ステップS11)。そして、次のステップS12では、上記繰返し回数カウンタの値nを参照して、nの値に応じて前記重ね合わせビット数設定用レジスタ52の設定値pw0,pw1,pw2を決定して設定する。具体的には、nの値が小さいほど重ね合わせビット数を少なくする。
【0075】
次に、ワード線分の書込みデータをデータレジスタ12に転送し、保持させる(ステップS13)。そして、ワード線WLが選択レベル(10V)に立ち上げられてから、データレジスタ12に保持されている書込みデータに応じてそれが“1”のときは対応するビット線を飛ばして、データ“0”に対応するビット線にのみ書込みドレイン電圧(5V)が順次シフトするように印加して行く(ステップS14)。このとき、図15のパルス調整回路54では、ステップS12で設定した重ね合わせビット数設定用レジスタ52の設定値pw0,pw1,pw2に従って、基準となる書込みパルスの幅を調整する。すると、これを受けた図10の書込み制御回路13が設定された重ね合わせ数に応じて各書込みパルスが一部重なるような書込みパルスの生成を行なう。
【0076】
上記のようにして1ワード線分の書込みが終了するとワード線WLがベリファイのための読出しレベルに設定されて、1ワード線のデータが読み出される(ステップS15)。そして、読み出されたデータは書込みデータを比較されて一致しているか判定(ベリファイ)される(ステップS16)。
【0077】
ベリファイの結果、データが不一致と判定されるとステップS17で再書込みデータを生成しさらにステップS18で前記繰返し回数nをインクリメント(+1)してステップS12へ戻り、完全に一致するまで上記処理を繰り返す。
【0078】
そして、上記ステップS16でベリファイの結果、データが一致したと判定されると、ステップS19へ移行して次のセクタにデータを書込むか否かすなわち全てのセクタへのデータ書込みが終了したか否かを判定し、終了していなければ次のステップS20でアドレスをインクリメント(+1)してからステップS11へ戻って上記処理を繰り返し、全てのセクタへのデータの書込みが終了した時点で書込み動作を終了する。
【0079】
以上、重ね合わせビット数設定用レジスタ52を使用して書込みパルスを生成する制御について説明したが、同様にして、図13の分周比設定用レジスタ42の設定値cw0,cw1,cw2を書込みパルス印加繰返し回数に応じて設定して上記可変分周回路41における分周比を変更し、可変分周回路42で分周されたクロックに基づいて互いにハイレベルの期間が重ならず同一周期を有するクロックφ1,φ2を生成し、それを図15の書込みパルス生成回路に供給することによって、書込みパルス生成回路により生成される基準となる書込みパルスPwのパルス幅を変えるようにしてもよい。
【0080】
以上、書込みデータに応じてそれが“1”のときは飛ばして“0”のビットのみ連続して書き込んで行くとともに、複数のビットの書込みパルスを重ね合わせることでトータルの書込み所要時間を短くした実施例について説明したが、本発明は、例えば図19のように書込みパルスの重ね合わせは行なわずに、書込みデータが“1”のビットは飛ばして“0”のビットのみ連続して書き込んで行く単純スキップ方式のみでも、従来の書込みビットをスキップしない方式に比べて書込み所要時間を短縮するとともに、書込み電流の変動量を小さくできるという効果が得られる。
【0081】
また、書込みパルスの重ね合わせを行なう場合にも、前記実施例のように1ビットごとにクロックの半周期ずつずらす方式ではなく、図20(A)に示すようなタイミングで複数のビットの書込みパルスを重ね合わせたり、あるいは図20(B)に示すように、複数のビットの書込みパルスを重ね合わせかつクロックの半周期ずつずらして書込みパルスを生成して行く方式を採用しても良い。ただし、この場合においても、書込みデータが“1”のビットは飛ばして“0”のビットのみ連続して書き込んで行くものとする。
【0082】
図21には、図2における書込み制御回路13の他の実施例を示す。この実施例の書込み制御回路は、基本的には図10に示されている実施例の回路と類似している。図10の回路ではメモリアレイのビット線の数に対応してシフトレジスタ31の段数を決定し、シフトレジスタ31の各段に対応してイクスクルーシブORゲートEORiとインバータINViと伝送MOSFET TM1i,TM2iからなる論理回路ユニットLUiを並べることでデータ判定&シフト制御回路32を構成しているため、回路規模が非常に大きくなっている。
【0083】
そこで、この実施例では、図21のように図10の回路における論理回路ユニットLUiとシフトレジスタの各段を、4本のビット線に1個の割合でそれぞれ設けるとともに、データレジスタ12との間に第1の選択回路(マルチプレクサ)SEL1を、またライトアンプ列WA1,WA2,WA3……との間に第2の選択回路(デマルチプレクサ)SEL2を設けて論理回路ユニットを複数ビットで共有するように構成することで、回路規模の縮小を図っている。各ビット線毎に論理回路ユニットを設けると、ビット線が密になった場合にビット線に合わせて論理回路ユニットをレイアウトすることがが非常に困難になるが、論理回路ユニットを複数のビット線で共有することで論理回路ユニットの数を減らすことができ、論理回路ユニットのレイアウトが容易となる。なお、選択回路SEL1,SEL2は、各々4個を1組とした伝送MOSFETにより構成されており、各組を構成する4個の伝送MOSFETはそれぞれ選択制御信号sel0,sel1,sel2,sel3によってオン、オフ制御される。
【0084】
この実施例においては、図22に示すように、選択制御信号sel0,sel1,sel2,sel3を順番に1つだけハイレベルにし、そのハイレベルの期間に書込みパルスPwをシフトレジスタ31の初段から最終段までシフトさせることで順次書込みを行なう。このとき、データ判定&シフト制御回路32の作用により書込みデータが“1”のビットは飛ばして“0”のビットのみが連続して書き込まれていく。つまり、メモリアレイの各ビット線は4つおきに選択されてそのグループの中で、図11および図12のようなタイミングで書込みパルスが印加されていく。
【0085】
そして、この実施例の場合においても、データ判定&シフト制御回路32を制御するクロックφ1,φ2を生成する回路として図13のような構成を有する回路を、また書込みパルスPwを生成する書込みパルス生成回路として図15のような構成を有する回路を用いることにより、書込みパルス幅を変えたり重ね合わせビット数を変えたりすることができる。
【0086】
図23には、図2における書込み制御回路13のさらに他の実施例を示す。図10に示されている実施例の書込み制御回路では、データ判定&シフト制御回路32がデータレジスタ12にラッチされている書込みデータのビットの“0”または“1”および前段の出力信号に応じてクロックφ1またはφ2のいずれかを選択して、選択されたクロックで書込みパルスPwをシフトするシフトレジスタ31をシフト動作させることで、図12に示されているように半周期ずつずれた連続書込みパルスA〜Iを生成している。
【0087】
これに対し、図23の実施例の書込み制御回路は、書込みパルスPwをシフトするシフトレジスタ31を、マスタラッチM−LTとスレーブラッチS−LTからなるマスタ・スレーブ型フリップフロップで構成するとともに、本来のシフトパスをバイパスするスルーパスとシフトパスまたはスルーパスのいずれを通過させるか選択する選択回路SELiを、シフトレジスタの各段に設けている。そして、マスタラッチM−LTとスレーブラッチS−LTをクロックφ1とφ2でそれぞれラッチ動作させるとともに、各段の選択回路SELiをデータレジスタ12にラッチされている書込みデータの対応するビットで制御し、ビットのデータが“0”のときはシフトパスを、またビットのデータが“1”のときはスルーパスを選択する。さらに、データが“0”の場合にのみマスタラッチM−LTに取り込まれた書込みパルスをANDゲートGiを介して対応するビット線に印加するように構成している。
【0088】
上記のような構成を有する書込み制御回路を用いても図12に示されているような半周期ずつずれた連続書込みパルスA〜Iを生成することができる。この実施例の場合においても、シフトレジスタ31を制御するクロックφ1,φ2を生成する回路として図13のような構成を有する回路を、また書込みパルスPwを生成する書込みパルス生成回路として図15のような構成を有する回路を用いることにより、書込みパルス幅を変えたり重ね合わせビット数を変えたりすることができる。なお、図24に、上記マスタラッチM−LT、スレーブラッチS−LTおよび選択回路SELiのより具体的な回路例を示す。図24の回路はいずれも一般的な回路であるので、詳しい構成および動作の説明は省略する。
【0089】
なお、図23の実施例においても、図21の実施例と同様に、データレジスタ12との間に第1の選択回路(マルチプレクサ)SEL1を、またライトアンプ列WA1,WA2,WA3……との間に第2の選択回路(デマルチプレクサ)SEL2を設けてシフトレジスタの1つのシフト段を複数ビットで共有するように構成することで、回路規模の縮小を図ることが可能である。
【0090】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば図15の書込みパルス生成回路では、クロックφ1,φ2と書込みパルスPwとを連動させかつレジスタ52の設定値で書込みパルスの重ね合わせビット数を変更するようにしているが、クロックφ1,φ2と書込みパルスPwとを連動させずに、書込みパルス幅一定の下でクロックφ1,φ2の周期を変えて重ね合わせビット数を変更させるように構成しても良い。その場合、レジスタ42の設定値でクロックφ1,φ2の周期を変更し、レジスタ52の設定値で書込みパルス幅を変更するように書込みパルス生成回路を構成することができる。
【0091】
以上、本発明の実施例を書込み動作を例にして説明してきたが、前記ポスト消去において実施するようにしても良い。ポスト消去の場合、対象ビット数が少ないので本発明の適用による時間短縮の効果はより大きい。
【0092】
また、前記実施例では複数のメモリセルのドレインがそれぞれローカルドレイン線に接続されたいわゆるDiNOR型のフラッシュメモリに適用した場合について説明したが、複数のメモリセルが直列に接続されてなるいわゆるNOR型のフラッシュメモリや複数のメモリセルのソース、ドレインがそれぞれローカルソース線とローカルドレイン線に接続されたいわゆるAND型のフラッシュメモリなどにも適用することができ、同様の効果を得ることができる。
【0093】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリを内蔵したマイクロコンピュータに適用した場合について説明したが、この発明はそれに限定されるものでなく、単体のフラッシュメモリなどの不揮発性記憶メモリに広く利用することができる。
【0094】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【0095】
すなわち、この発明に従うと、書込みデータのビットが論理“1”または論理“0”のときはそのビットを飛ばして論理“0”または論理“1”のビットに対応したビット線に対してのみ順次上記書込み電圧を印加して行くため、書込みデータが論理“1”(もしくは論理“0”)であるビットの書込み時間の分だけトータルの書込み所要時間を短縮可能な不揮発性メモリおよびそれを内蔵したマイクロコンピュータを実現することができる。
【0096】
また、各サイクルでそれぞれデータの書込みが実行されるつまり書込みがなされないサイクルが生じないため、従来方式に比べて書込み電流の変動が少なくなり、これによって昇圧回路の発生電圧の変動を小さくなって安定した書込みが行なえる不揮発性メモリおよびそれを内蔵したマイクロコンピュータを実現することができる。
【図面の簡単な説明】
【図1】本発明を適用したフラッシュメモリを内蔵したマイクロコンピュータの一実施例の概略を示す全体ブロック図である。
【図2】本発明を適用したフラッシュメモリ回路部の構成例を示すブロック図である。
【図3】フラッシュメモリ回路のメモリアレイの具体的な構成例を示す回路図である。
【図4】フラッシュメモリの記憶素子の代表的な構造と書込み、消去およびポスト消去の動作時の印加電圧の例を示す説明図である。
【図5】フラッシュメモリにおける書込み後と消去後におけるメモリセルのしきい値の分布の一例を示す説明図である。
【図6】本発明に係るフラッシュメモリにおける書込み手順の一例を示すフローチャートである。
【図7】実施例のフラッシュメモリ回路における書込み動作時の各ビット線への書込みパルスの印加タイミングの一例を示すタイミングチャート、並び書込み電流特性を示す電流波形図である。
【図8】従来のフラッシュメモリ回路における書込み動作時の各ビット線への書込みパルスの印加タイミングの一例を示すタイミングチャート、並び書込み電流特性を示す電流波形図である。
【図9】従来のフラッシュメモリ回路における書込み動作時の各ビット線への書込みパルスの印加タイミングの他の例を示すタイミングチャート、並び書込み電流特性を示す電流波形図である。
【図10】実施例のフラッシュメモリ回路における書込み制御回路の具体例を示す回路図である。
【図11】実施例の書込み制御回路における各ビット線への書込みパルスの印加タイミングを与える信号のタイミングチャートである。
【図12】実施例の書込み制御回路の内部の信号と各ビット線への書込みパルスの印加タイミングを示すタイミングチャートである。
【図13】実施例のデータ判定&シフト制御回路を制御するクロックを生成する回路の一例を示すブロック構成図である。
【図14】図12に示されているタイミングで書込みパルスを生成している場合に、クロックの周期を2倍にしたときの書込みパルスの波形を示すタイミングチャートである。
【図15】可変分周回路と基準となる書込みパルスを生成する回路部分の構成例を示すブロック図である。
【図16】各ビット線へ印加される書込みパルスの他のタイミングの例を示すタイミングチャートである。
【図17】各ビット線へ印加される書込みパルスのさらに他のタイミングの例を示すタイミングチャートである。
【図18】本発明に係るフラッシュメモリにおける書込み手順のより具体的な例を示すフローチャートである。
【図19】各ビット線へ印加される書込みパルスのさらに他のタイミングの例を示すタイミングチャートである。
【図20】各ビット線へ印加される書込みパルスのさらに他のタイミングの例を示すタイミングチャートである。
【図21】実施例のフラッシュメモリ回路における書込み制御回路の他の具体例を示す回路図である。
【図22】図21の書込み制御回路の内部の信号のタイミングを示すタイミングチャートである。
【図23】実施例のフラッシュメモリ回路における書込み制御回路のさらに他の具体例を示す回路図である。
【図24】図23の書込み制御回路を構成するラッチ回路およびセレクタ回路の具体例を示す回路構成図である。
【符号の説明】
11 メモリアレイ
12 データレジスタ
13 書込み制御回路
14 Xデコーダ
15 Yデコーダ
16 センスアンプ
17 フラッシュメモリの内部制御回路
18 データ入出力回路
19 電源回路
31 書込み制御用のシフトレジスタ
32 データ判定&シフト制御回路
41 可変分周回路
42 分周比設定用レジスタ
43 デコーダ
44 クロックドライバ
51 シフトレジスタ
52 重ね合わせビット数設定用レジスタ
53 デコーダ
54 パルス調整回路
Claims (16)
- 複数のワード線と、複数のビット線と、複数の不揮発性記憶素子とを備え、同一行の不揮発性記憶素子の制御端子が共通のワード線に接続され同一列の不揮発性記憶素子のデータ入出力端子が共通のビット線に接続されてなるメモリアレイと、
上記複数の不揮発性記憶素子の書込みデータを保持するデータレジスタと、
該データレジスタに保持されている書込みデータに応じて上記ビット線に書込み電圧を印加する書込み制御回路と、を備え、上記不揮発性記憶素子のしきい値を上記ビット線への書込み電圧の印加で変化させてデータを記憶させるように構成された不揮発性メモリにおいて、
上記書込み制御回路は、選択可能な1又は所定の複数のビット線単位に所定の開始時間間隔をおいて上記書込み電圧を順次印加する制御を行い、上記1又は所定の複数のビット線に接続される不揮発性記憶素子がしきい値電圧を変化させる対象に該当しない場合、当該不揮発性記憶素子へ上記書込み電圧を印加するタイミングにしきい値電圧を変化させる対象の他の不揮発性記憶素子に上記書込み電圧を印加する制御を行い、上記所定の開始時間間隔は上記書き込み制御回路に設定された情報に応じて変更可能とされ、
上記所定の開始時間間隔は、直前にビット線に印加を開始した書込み電圧の印加期間中において次のビット線に書込み電圧を印加開始するまでの時間間隔が変更可能なものとされることを特徴とする不揮発性メモリ。 - 上記書込み電圧は、書込み電圧が印加されるべきいずれか2以上の複数のビット線に並行して印加されるように構成されていることを特徴とする請求項1に記載の不揮発性メモリ。
- 上記書込み電圧が印加される上記1又は所定の複数のビット線の数が変更可能に構成されていることを特徴とする請求項2に記載の不揮発性メモリ。
- 上記書込み電圧が印加される上記1又は所定の複数のビット線の数を指定する値を設定するためのレジスタを備えていることを特徴とする請求項3に記載の不揮発性メモリ。
- 上記書込み電圧の1回の印加時間が変更可能に構成されていることを特徴とする請求項1〜3のいずれかに記載の不揮発性メモリ。
- 上記書込み電圧の印加時間はクロック信号に基づいて決定され、該クロック信号の周期が変更されることにより上記書込み電圧の印加時間が変更されるように構成されていることを特徴とする請求項5に記載の不揮発性メモリ。
- 基準クロック信号に基づいて上記周期の異なるクロック信号を発生可能な可変分周回路と、該可変分周回路における分周比を指定する値を設定するためのレジスタとを備え、上記分周比を変えることで上記クロック信号の周期が変更されるように構成されていることを特徴とする請求項6に記載の不揮発性メモリ。
- 上記クロック信号および上記データレジスタに保持されている書込みデータに基づいて、上記書込み電圧を順次出力するシフトレジスタを備えていることを特徴とする請求項6または7に記載の不揮発性メモリ。
- 上記シフトレジスタは、互いに位相が異なる2つのクロック信号のいずれかでシフト動作可能に構成され、上記データレジスタに保持されている書込みデータに応じて上記2つのクロック信号のうち供給すべきクロック信号を切り替えて、上記1又は所定の複数のビット線に接続される不揮発性素子がしきい値電圧を変化させる対象に該当しない場合、当該不揮発性記憶素子へ上記書込み電圧を印加するタイミングにしきい値電圧を変化させる対象の他の不揮発性記憶素子に接続されるビット線に順次書込み電圧を印加して行くように構成されていることを特徴とする請求項8に記載の不揮発性メモリ。
- 上記シフトレジスタは、各シフト段にスルーパスおよびシフトパスと、該スルーパスとシフトパスとを切り替える切替え手段とを備え、上記クロック信号によってシフト動作されるとともに上記データレジスタに保持されている書込みデータに応じて上記切替え手段が上記スルーパスとシフトパスとを切り替えて、書込みデータのビットが不揮発性メモリのしきい値電圧を変化させる対象に該当しないことを示すときはそのビットを飛ばして不揮発性記憶素子のしきい値電圧を変化させる対象に該当する他のビットに対応したビット線に順次書込み電圧を印加して行くように構成されていることを特徴とする請求項8に記載の不揮発性メモリ。
- 上記シフトレジスタと上記ビット線との間に、上記シフトレジスタの各シフト段の出力信号に基づいて複数のビット線のいずれか1つに書込み電圧を印加可能にする分配手段を備えていることを特徴とする請求項8〜10のいずれかに記載の不揮発性メモリ。
- 上記データレジスタは上記各ビット線の本数に対応したビット数の書込みデータを保持可能に構成され、該シフトレジスタと上記シフトレジスタとの間には、上記データレジスタの複数のビットのうち1つを選択して上記シフトレジスタのいずれかのシフト段に供給する選択手段を備えていることを特徴とする請求項8〜11のいずれかに記載の不揮発性メモリ。
- 請求項1〜12のいずれかに記載の不揮発性メモリと、該不揮発性メモリに対して書込み指令を与える制御回路とを内蔵してなることを特徴とする半導体集積回路。
- 複数のワード線と、複数のビット線と、複数の不揮発性記憶素子とを備え、同一行の不揮発性記憶素子の制御端子が共通のワード線に接続され同一列の不揮発性記憶素子のデータ入出力端子が共通のビット線に接続されてなるメモリアレイと、上記複数の不揮発性記憶素子の書込みデータを保持するデータレジスタとを備え、上記不揮発性記憶素子のしきい値を上記ビット線への書込み電圧の印加で変化させてデータを記憶させるように構成された不揮発性メモリのデータ書込み方法であって、
選択可能な1又は所定の複数のビット線単位に所定の開始時間間隔をおいて上記書込み電圧を順次印加する制御を行い、上記データレジスタに保持されている書込みデータのビットが不揮発性記憶素子への書込みを示すものではないときはそのビットを飛ばして不揮発性記憶素子への書込みを示すビットに対応したビット線に順次書込み電圧を印加して行き、上記所定の開始時間間隔は上記書き込み制御回路に設定された情報に応じて変更可能とされ、
上記所定の開始時間間隔は、直前にビット線に印加を開始した書込み電圧の印加期間中において次のビット線に書込み電圧を印加開始するまでの時間間隔が変更可能なものとされることを特徴とする不揮発性メモリのデータ書込み方法。 - 上記複数のビット線に対する書込み電圧の印加を1通り行なった後、書込みが行なわれた記憶素子を含むワード線に接続された記憶素子に対してベリファイのためのデータ読出しを行なって、未書込みの記憶素子があったときは当該未書込みの記憶素子が接続されているビット線に対してのみ、前の書込み動作時に印加した書込み電圧の印加時間と異なる時間で順次書込み電圧を印加して行くことを特徴とする請求項14に記載の不揮発性メモリのデータ書込み方法。
- 上記書込み電圧が印加されるべき上記1又は所定の複数のビット線に書込み電圧を順次印加して行くことを特徴とする請求項14〜15のいずれかに記載の不揮発性メモリのデータ書込み方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000302696A JP4055103B2 (ja) | 2000-10-02 | 2000-10-02 | 不揮発性メモリおよびそれを内蔵した半導体集積回路並びに不揮発性メモリの書込み方法 |
US09/964,394 US6567313B2 (en) | 2000-10-02 | 2001-09-28 | Nonvolatile memory, semiconductor device and method of programming to nonvolatile memory |
TW90124111A TW574702B (en) | 2000-10-02 | 2001-09-28 | Nonvolatile memory, semiconductor integrated circuit having therein the nonvolatile memory, the method of writing data to the nonvolatile memory and semiconductor device containing the nonvolatile memory array |
KR1020010060302A KR100776852B1 (ko) | 2000-10-02 | 2001-09-28 | 불휘발성 메모리 및 그것을 내장한 반도체 집적회로와불휘발성 메모리의 기록방법 |
US10/419,228 US6963507B2 (en) | 2000-10-02 | 2003-04-21 | Nonvolatile memory, semiconductor device, and method of programming to nonvolatile memory |
US11/197,588 US7376015B2 (en) | 2000-10-02 | 2005-08-05 | Nonvolatile memory, semiconductor device, and method of programming to nonvolatile memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000302696A JP4055103B2 (ja) | 2000-10-02 | 2000-10-02 | 不揮発性メモリおよびそれを内蔵した半導体集積回路並びに不揮発性メモリの書込み方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007179349A Division JP4666394B2 (ja) | 2007-07-09 | 2007-07-09 | データ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002109894A JP2002109894A (ja) | 2002-04-12 |
JP4055103B2 true JP4055103B2 (ja) | 2008-03-05 |
Family
ID=18784006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000302696A Expired - Fee Related JP4055103B2 (ja) | 2000-10-02 | 2000-10-02 | 不揮発性メモリおよびそれを内蔵した半導体集積回路並びに不揮発性メモリの書込み方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US6567313B2 (ja) |
JP (1) | JP4055103B2 (ja) |
KR (1) | KR100776852B1 (ja) |
TW (1) | TW574702B (ja) |
Families Citing this family (64)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4055103B2 (ja) * | 2000-10-02 | 2008-03-05 | 株式会社ルネサステクノロジ | 不揮発性メモリおよびそれを内蔵した半導体集積回路並びに不揮発性メモリの書込み方法 |
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US11514994B1 (en) | 2021-05-28 | 2022-11-29 | Microchip Technology Inc. | Method and apparatus for outlier management |
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2000
- 2000-10-02 JP JP2000302696A patent/JP4055103B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-28 US US09/964,394 patent/US6567313B2/en not_active Expired - Lifetime
- 2001-09-28 TW TW90124111A patent/TW574702B/zh not_active IP Right Cessation
- 2001-09-28 KR KR1020010060302A patent/KR100776852B1/ko not_active IP Right Cessation
-
2003
- 2003-04-21 US US10/419,228 patent/US6963507B2/en not_active Expired - Lifetime
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2005
- 2005-08-05 US US11/197,588 patent/US7376015B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7376015B2 (en) | 2008-05-20 |
TW574702B (en) | 2004-02-01 |
KR100776852B1 (ko) | 2007-11-16 |
US20020041527A1 (en) | 2002-04-11 |
JP2002109894A (ja) | 2002-04-12 |
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US6567313B2 (en) | 2003-05-20 |
KR20020026832A (ko) | 2002-04-12 |
US20050265114A1 (en) | 2005-12-01 |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070419 |
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RD01 | Notification of change of attorney |
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A521 | Written amendment |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131221 Year of fee payment: 6 |
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S531 | Written request for registration of change of domicile |
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