JP4510498B2 - 半導体集積回路 - Google Patents

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    • H03M1/74—Simultaneous conversion
    • H03M1/76—Simultaneous conversion using switching tree

Description

本発明は、外部よりトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路に関する。
従来、図3の回路図に示されるようなメモリによるトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路が知られていた。データ入力端子９７とクロック入力端子９６を入力端子として備える書き込み制御回路１０２と、書き込み制御回路１０２の出力によってデータが書き込まれる複数のメモリセル１０３と、メモリセル１０３が保持するデータを反映してオン・オフ状態が切り替わるMOSトランジスタからなるトリミングスイッチ１０４と、メモリセル１０３の出力をバッファリングしてトリミングスイッチ１０４に伝達するスイッチ制御回路１０６と、トリミングスイッチ１０４によってトリミングされるブリーダ抵抗回路１０５で構成される。ブリーダ抵抗回路１０５は、トリミングスイッチ１０４のオン・オフ状態の組み合わせによって、全体の抵抗値を変化させる回路である。
書き込み制御回路１０２は、クロック入力端子９６から入力されたクロック信号をカウントするシフトレジスタ９９と、データ入力端子９７から入力されたトリミングデータを一時保持するデータレジスタ１００で構成される。
データ書き込み時にはクロック入力端子９６に入力するクロック信号に同期して、書き込みたいトリミングデータをシリアルにデータ入力端子９７へ入力する。クロック信号をカウントするシフトレジスタ９９の終端までクロック信号が到達すると、データ書き込み制御信号ノード９８へ書き込み信号が出力され、データレジスタ１００に蓄えられたトリミングデータをメモリセル１０３中の対応する各メモリセルへ伝達する。
データ読み出し時には、メモリセル１０３に保持されているトリミングデータが各々の対応するスイッチ制御回路１０６を介してトリミングスイッチ１０４に伝達され、オン・オフ状態が決定される。
すなわち、所望の抵抗値を実現するトリミングスイッチ１０４のオン・オフ状態の組み合わせを、データ入力端子９７へシリアルに入力することにより、ブリーダ抵抗回路１０５を所望の抵抗値にトリミングすることができる。（例えば、特許文献1参照）
特開２００３−２４２７９９号公報（第１２頁、図1）
しかし、従来のトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路では、トリミングテータのビットの増加に伴いデータレジスタ１００に含まれるフリップフロップ回路数が増加してレイアウト面積を大きくしてしまい、半導体集積回路の低コスト化や小型化を妨げるという問題点があった。そこで本発明の目的は、従来のこのような問題を解決しレイアウト面積の小さい半導体集積回路を提供することを目的としている。
上記目的を達成するために、本発明によるトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路において、シリアル入力されたトリミングデータを、選択信号により複数のメモリセルへ順次書き込みを行って、ブリーダ抵抗をトリミングすることを特徴としている。
本発明のトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路によれば、トリミングデータを保持するためのデータレジスタ必要としないので、レイアウト面積を小さくできて安価な半導体集積回路を提供することが可能となる。
図１は、本発明のトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路のブロック図である。クロック入力端子９６と、データ入力端子９７と、クロック信号から選択信号を作成するシフトレジスタ９９と、トリミング用シリアルデータと選択信号を入力する複数のＡＮＤ回路からなる書き込み制御回路１１０と、書き込み制御回路に接続した複数のメモリセルからなるメモリセル１０３と、トリミングスイッチ１０４と、メモリセルのデータによりトリミングスイッチ１０４をオン・オフ制御するスイッチ制御回路１０６と、トリミングスイッチによりトリミング可能なブリーダ抵抗回路１０５とで構成される。
シフトレジスタ９９の各段の出力信号（Ａ１、Ａ２、Ａ３・・・Ａｎ）を、データ書き込み動作を行うメモリセルをメモリセル１０３の中から選択するための選択信号として、メモリセルに対応したAND回路１１０にそれぞれ入力する。
AND回路１１０は、選択信号で選択されたタイミングでトリミング用シリアルデータを各メモリセルへ出力する。この例では、メモリセル１０３はすべてLowレベルに初期化する。
図２に、書き込み制御回路の入出力波形を示す。ｃｌｋはクロック入力端子９６に入力する波形、ａ１〜ａｎは選択信号の波形、ｄａｔａはデータ入力端子９７に入力する波形である。
クロック入力端子９６へｃｌｋ信号を入力することで、シフトレジスタ９９から選択信号ａ１〜ａｎが出力される。AND回路１１０は、選択信号がHighレベルの時にｄａｔａ信号を出力し、選択信号がLowレベルの時にLowレベルを出力する。よってトリミングデータ書き込み時に、メモリセル１０３のHighレベルを与えたいメモリセルについては、対応する選択信号がHighレベルのタイミングに同期してデータ入力端子９７へHighレベルを与えればよい。逆に、メモリセル１０３のLowレベルを与えたいメモリセルについては、対応する選択信号がHighレベルのタイミングに同期してデータ入力端子９７へLowレベルを与えればよい。
次に、メモリセル１０３のトリミングデータは、スイッチ制御回路１０６を介してMOSトタンジスタからなるトリミングスイッチ１０４をオン・オフさせて、ブリーダ抵抗回路１０５を所望の抵抗値にトリミングする。
なお、本発明実施例のトリミングスイッチ１０４に、不揮発性メモリに利用される記憶性MOSトランジスタ等の記憶性電子スイッチを利用することも出来る。この場合は、記憶性電子スイッチのオン抵抗はブリーダ抵抗１０５の要素抵抗に比べて十分小さく、電子スイッチのオフ抵抗はブリーダ抵抗１０５の要素抵抗に比べて十分大きく設定する。これにより、メモリセル１０３が不要となるので、本発明は小さな回路を実現できる。
以上、AND回路を用いた本発明実施例の動作を説明したが、本発明の回路はAND回路に限定されるものではない。入力信号の論理状態により、NOR回路等を用いることが出来る。この場合は、前記動作説明の論理状態を変更することにより、同様な効果が得られる。
また、メモリセル１０３には電源が入力されていなくてもトリミングデータを保持することが可能なEPROM やEEPROMを用いている回路についても、同様の効果が得られることは明白である。
本発明のトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路のブロック図である。 本発明の半導体集積回路の書き込み制御回路の入出力波形である。 従来のトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路のブロック図である。
符号の説明
９６ ・・・クロック入力端子
９７ ・・・データ入力端子
９８ ・・・データ書き込み制御信号ノード
９９ ・・・シフトレジスタ
１００・・・データレジスタ
１０１・・・データレジスタ出力バスライン
１０３・・・メモリセル
１０４・・・トリミングスイッチ
１０５・・・ブリーダ抵抗
１０６・・・スイッチ制御回路
１１０・・・書き込み制御回路
１１１・・・メモリアドレス選択信号ノード
１１２・・・クロック信号波形
１１３・・・メモリアドレス選択信号波形
１１４・・・データ信号波形

Claims (3)

  1. 外部から入力したクロック信号から選択信号を作成するシフトレジスタと、外部から入力したトリミング用シリアルデータと前記選択信号を入力する書き込み制御回路と、前記書き込み制御回路に接続した複数のメモリセルからなるメモリと、前記メモリセルのデータによりオン・オフする複数のトリミングスイッチと、前記複数のトリミングスイッチによりトリミング可能なブリーダ抵抗とからなり、前記書き込み制御回路は前記トリミング用シリアルデータを選択信号により対応した前記メモリに順次書き込むことにより前記ブリーダ抵抗をトリミングすることを特徴とする半導体集積回路。
  2. 前記メモリは、ＥＥＰＲＯＭで構成されていることを特徴とする請求項1記載の半導体集積回路。
  3. 前記メモリは、ＥＰＲＯＭで構成されていることを特徴とする請求項1記載の半導体集積回路。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101551449B1 (ko) * 2009-02-25 2015-09-08 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
SI23442A (sl) 2010-05-07 2012-01-31 Ĺ tebe TomaĹľ Sistem in postopek priprave geokodiranih vsebin iz različnih lokacijskih elementov in obdelava informacij prostorsko soodvisnih storitev
US11232022B2 (en) 2010-10-29 2022-01-25 Samsung Electronics Co., Ltd. Memory system, data storage device, user device and data management method thereof having a data management information matching determination

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563090A (ja) * 1991-09-02 1993-03-12 Seiko Instr Inc ヒユーズトリミング回路の調整方法
JPH0779155A (ja) * 1993-09-06 1995-03-20 Mitsubishi Electric Corp 信号選択装置
JPH08181277A (ja) * 1994-12-21 1996-07-12 Matsushita Electric Works Ltd 調整回路及びその調整回路の調整方法
JPH09283705A (ja) * 1996-04-09 1997-10-31 Sony Corp トリミング回路
JP2002074996A (ja) * 2000-08-25 2002-03-15 Mitsubishi Electric Corp 半導体集積回路
JP2002094006A (ja) * 2000-09-19 2002-03-29 Seiko Instruments Inc 半導体集積回路装置
JP2002231816A (ja) * 2000-12-05 2002-08-16 Toko Inc オフラインで回路をトリムするための方法及び回路
JP2003110029A (ja) * 2001-06-27 2003-04-11 Fuji Electric Co Ltd 半導体装置、そのトリミング方法およびデータ記憶回路
JP2004040356A (ja) * 2002-07-02 2004-02-05 Renesas Technology Corp 半導体集積回路及びマイクロプロセッサ

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3046772C2 (de) * 1980-12-12 1983-08-04 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Taktgenerator
JPS5916053A (ja) * 1982-07-16 1984-01-27 Nec Corp パイプライン演算装置
DE3773773D1 (de) * 1986-06-25 1991-11-21 Nec Corp Pruefschaltung fuer eine speichereinrichtung mit willkuerlichem zugriff.
US4737660A (en) * 1986-11-13 1988-04-12 Transensory Device, Inc. Trimmable microminiature force-sensitive switch
DE68913695T2 (de) * 1988-12-27 1994-10-20 Nec Corp Mikrorechner mit einem elektrisch löschbaren und programmierbaren nichtflüchtigen Speicher.
EP0554489B1 (en) * 1992-02-06 1999-12-01 International Business Machines Corporation Multi-port static random access memory with fast write-thru scheme
JPH05265943A (ja) * 1992-03-17 1993-10-15 Nec Corp シリアルデータ転送装置
US5457488A (en) * 1993-04-12 1995-10-10 Oki Electric Industry Co., Ltd. Method and apparatus for controlling array of light-emitting elements
US5432741A (en) * 1994-03-17 1995-07-11 Texas Instruments Incorporated Circuit for permanently disabling EEPROM programming
US5864309A (en) * 1996-10-17 1999-01-26 Winbond Electronics Corp. Serial data timing base modulator
JP3820006B2 (ja) * 1997-09-19 2006-09-13 株式会社ルネサステクノロジ 半導体装置
US6456554B1 (en) * 1999-10-19 2002-09-24 Texas Instruments Incorporated Chip identifier and method of fabrication
US6609209B1 (en) * 1999-12-29 2003-08-19 Intel Corporation Method and apparatus for reducing the power consumed by a processor by gating the clock signal to pipeline stages
US6342807B1 (en) * 2000-06-26 2002-01-29 Microchip Technology Incorporated Digital trimming of analog components using non-volatile memory
JP2002091933A (ja) * 2000-09-20 2002-03-29 Hitachi Ltd プロセッサシステム
JP4055103B2 (ja) * 2000-10-02 2008-03-05 株式会社ルネサステクノロジ 不揮発性メモリおよびそれを内蔵した半導体集積回路並びに不揮発性メモリの書込み方法
US6466480B2 (en) * 2001-03-27 2002-10-15 Micron Technology, Inc. Method and apparatus for trimming non-volatile memory cells
US6735139B2 (en) * 2001-12-14 2004-05-11 Silicon Storage Technology, Inc. System and method for providing asynchronous SRAM functionality with a DRAM array
US6650142B1 (en) * 2002-08-13 2003-11-18 Lattice Semiconductor Corporation Enhanced CPLD macrocell module having selectable bypass of steering-based resource allocation and methods of use

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563090A (ja) * 1991-09-02 1993-03-12 Seiko Instr Inc ヒユーズトリミング回路の調整方法
JPH0779155A (ja) * 1993-09-06 1995-03-20 Mitsubishi Electric Corp 信号選択装置
JPH08181277A (ja) * 1994-12-21 1996-07-12 Matsushita Electric Works Ltd 調整回路及びその調整回路の調整方法
JPH09283705A (ja) * 1996-04-09 1997-10-31 Sony Corp トリミング回路
JP2002074996A (ja) * 2000-08-25 2002-03-15 Mitsubishi Electric Corp 半導体集積回路
JP2002094006A (ja) * 2000-09-19 2002-03-29 Seiko Instruments Inc 半導体集積回路装置
JP2002231816A (ja) * 2000-12-05 2002-08-16 Toko Inc オフラインで回路をトリムするための方法及び回路
JP2003110029A (ja) * 2001-06-27 2003-04-11 Fuji Electric Co Ltd 半導体装置、そのトリミング方法およびデータ記憶回路
JP2004040356A (ja) * 2002-07-02 2004-02-05 Renesas Technology Corp 半導体集積回路及びマイクロプロセッサ

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