JP2003242799A5 - - Google Patents

Claims (6)

1. 内部回路と、
   上記内部回路についてのトリミング又は評価に関するモード切り換え制御を行う制御手段と、を含む半導体集積回路であって、上記制御手段は、
   上記内部回路に含まれるメモリセルを選択するためのワード線選択信号やカラム選択信号のパルス幅をトリミング可能なモード、
   上記内部回路に含まれるセンスアンプ回路を活性化するタイミングをトリミング可能なモード、
   上記内部回路に含まれるメモリセルを選択するためのワード線選択とカラム選択のパルス幅を、クロック信号のライズエッジとフォールエッジ間の時間にリンクさせるためのモード、
   上記内部回路におけるデータ読み出しのためのデータバスをイコライズするタイミングをトリミング可能なモード、
   上記内部回路に含まれる出力回路から出力されるデータの立ち上がり立ち下がり特性を調整するためのモード、
   上記内部回路におけるデータの同時出力ビット構成の切り換えを可能とするモード、
   上記内部回路におけるデータ出力のためのレジスタをスルー状態とするためのモード、のうちの少なくとも一つをＪＴＡＧにより規定された端子を使って実現可能な制御部を含んで成ることを特徴とする半導体集積回路。
2. 上記制御部は、入力された命令をデコードするための命令デコード部と、
   上記命令デコード部でのデコード結果に基づいてバウンダリスキャンを可能とするためのシフトスキャンレジスタ群と、
   上記命令デコード部及び上記シフトレジスタ部の動作を制御するための動作制御部と、を含み、
   上記シフトスキャンレジスタ群は、トリミング又は評価に関するモード切り換え制御のための各種情報設定を可能とする評価デバッグ機能用レジスタを含んで成る請求項１記載の半導体集積回路。
3. 評価デバッグのための情報をスキャンしてスキャンアウト可能な評価デバッグ機能用シフトレジスタと、
   上記評価デバッグ機能用シフトレジスタにスキャンインされた上記情報によって記憶内容が更新されることでトリミング又は評価に関するモードの更新を可能とする評価デバッグ機能用アップデートレジスタと、
   上記評価デバッグ機能用シフトレジスタ及び上記評価デバッグ機能用アップデートレジスタの動作を制御するためのコントローラと、を含んで成る請求項２記載の半導体集積回路。
4. 論理設定を可能とするヒューズ回路と、
   論理固定可能な評価用パッドと、
   上記ヒューズ回路の出力信号と、上記評価用パッドの論理固定状態によって決定される信号とを選択可能な第１選択手段と、
   上記第１選択手段の選択出力論理と、上記評価用デバッグ機能用レジスタの出力信号とを選択可能な第２選択手段と、
   上記第２選択手段の選択出力信号に基づいてトリミング若しくは調整可能な回路と、を含む請求項３記載の半導体集積回路。
5. 内部回路と、前記内部回路を制御する制御手段を有する半導体集積回路であって、
   前記制御手段は、上記トリミング又は評価に関するモード切り換え制御をＪＴＡＧにより規定された端子を使って実現可能な制御部を含み、
   上記制御部は、入力された命令をデコードするための命令デコード部と、
   上記命令デコード部でのデコード結果に基づいてバウンダリスキャンを可能とすると共に、内部回路の動作モード切り換えのための各種情報設定を可能とするシフトスキャンレジスタ群と、
   上記命令デコード部及び上記シフトスキャンレジスタ群の動作を制御するための動作制御部と、を含み、
   上記シフトスキャンレジスタ群は、評価デバッグのための情報をスキャンしてスキャンアウト可能な評価デバッグ機能用シフトレジスタと、
   上記評価デバッグ機能用シフトレジスタにスキャンインされた上記情報によって記憶内容が更新されることでトリミング又は評価モードの更新を可能とする評価デバッグ機能用アップデートレジスタと、
   上記評価デバッグ機能用シフトレジスタ及び上記評価デバッグ機能用アップデートレジスタの動作を制御するためのコントローラと、を含半導体集積回路。
6. 論理設定を可能とするヒューズ回路と、
   論理固定可能な評価用パッドと、
   上記ヒューズ回路の出力信号と、上記評価用パッドの論理固定状態によって決定される信号とを選択可能な第１選択手段と、
   上記第１選択手段の選択出力論理と、上記評価用デバッグ機能用レジスタの出力信号とを選択可能な第２選択手段と、
   上記第２選択手段の選択出力信号に基づいてトリミング若しくは調整可能な回路と、を含む請求項５記載の半導体集積回路。