JPH03176681A - Ｉｃデバイス - Google Patents
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- JPH03176681A JPH03176681A JP2257590A JP25759090A JPH03176681A JP H03176681 A JPH03176681 A JP H03176681A JP 2257590 A JP2257590 A JP 2257590A JP 25759090 A JP25759090 A JP 25759090A JP H03176681 A JPH03176681 A JP H03176681A
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- 238000012360 testing method Methods 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims description 4
- 230000005055 memory storage Effects 0.000 claims 1
- 210000000352 storage cell Anatomy 0.000 claims 1
- PWPJGUXAGUPAHP-UHFFFAOYSA-N lufenuron Chemical compound C1=C(Cl)C(OC(F)(F)C(C(F)(F)F)F)=CC(Cl)=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F PWPJGUXAGUPAHP-UHFFFAOYSA-N 0.000 abstract description 2
- 239000000470 constituent Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
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- General Physics & Mathematics (AREA)
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野１
この発明は、概してＩＣに関し、特に試験を目的として
ＩＣデバイスに含まれた回路に関するものである。
ＩＣデバイスに含まれた回路に関するものである。
［従来の技術］
一般に、単一のＩＣチップ上で実行される論理機能数は
増大させることが望ましい。このことは、単一デバイス
によりいくつかのＩＣデバイスの互換を可能にし、これ
によりシステムコス１へを軒滅する。又、他の利点は、
システム消費電力の軽減と改善された性能とを典型的に
含むことにより発生する。
増大させることが望ましい。このことは、単一デバイス
によりいくつかのＩＣデバイスの互換を可能にし、これ
によりシステムコス１へを軒滅する。又、他の利点は、
システム消費電力の軽減と改善された性能とを典型的に
含むことにより発生する。
注文チップを設計するのは比較的高価であり、設計変更
はしばしば困難である。電子産業内で人気が増大してい
ることは、システム設計者や末端ユーザによりプログラ
ム可能なＩＣチップを用いることになってきている。こ
れらのＩＣデバイスは、−ａにプログラマブル論理デバ
イス（ＰＩ−ｒ））と呼ばれている。これらのＩＣデバ
イスを用いて、ユーザは、汎用の商品デバイスの動作を
自分の必要性に合わせて調整することができる。
はしばしば困難である。電子産業内で人気が増大してい
ることは、システム設計者や末端ユーザによりプログラ
ム可能なＩＣチップを用いることになってきている。こ
れらのＩＣデバイスは、−ａにプログラマブル論理デバ
イス（ＰＩ−ｒ））と呼ばれている。これらのＩＣデバ
イスを用いて、ユーザは、汎用の商品デバイスの動作を
自分の必要性に合わせて調整することができる。
ＰＬＤの１つの一般的タイブは、アンドオア配列を含む
。この配列は、所望の論理機能を提供するためにプログ
ラムされる。又、プログラマブルな入力及び出力を有す
るバッファは、そのような多くのＩＣデバイスに提供さ
れる。プログラマブル論理デバイスは、チップ上のアー
キテクチャ−ビット（構成ビットとじても知られる）に
データを書込むことにより構成される。これらのビット
は、ＩＣデバイス上で可能な異なる機能から選択するた
めに用いられる。
。この配列は、所望の論理機能を提供するためにプログ
ラムされる。又、プログラマブルな入力及び出力を有す
るバッファは、そのような多くのＩＣデバイスに提供さ
れる。プログラマブル論理デバイスは、チップ上のアー
キテクチャ−ビット（構成ビットとじても知られる）に
データを書込むことにより構成される。これらのビット
は、ＩＣデバイス上で可能な異なる機能から選択するた
めに用いられる。
構成ビットは、例えば、出力ビン又は入力ビンとして、
ＩＣチップ上のビンを決定するために使用され得る。入
力ビン又は出力ビンは、アクティブハイ又はアクティブ
ロウとして決定される。
ＩＣチップ上のビンを決定するために使用され得る。入
力ビン又は出力ビンは、アクティブハイ又はアクティブ
ロウとして決定される。
般に、構成ビットは、プログラマブル論理デバイスの作
用をプログラムするために用いられる。これらのビット
は、不揮発性メモリ内のチップ上に格納される。構成情
報は、不揮発性メモリ内に書込まれるので、ユーザによ
りチップに書込まれることが可能であり、且つ、そのチ
ップは構成情報の所望の構成を維持するだろう。
用をプログラムするために用いられる。これらのビット
は、不揮発性メモリ内のチップ上に格納される。構成情
報は、不揮発性メモリ内に書込まれるので、ユーザによ
りチップに書込まれることが可能であり、且つ、そのチ
ップは構成情報の所望の構成を維持するだろう。
構成ビットは、いくつかの構成のいずれかにおいて動作
するように、プログラマブル論理デバイスをプログラム
可能にする。チップ製品は、ユーザ及び再販者に完成品
を積送りする前に、全ての可能な構成を試験して、適切
なチップ機能を確保するのに適している。このことは、
試験中に、可能な各構成に対して、構成ビットが再プロ
グラムされなければならないことを意味する。典型的に
は、全ての構成ビットは、試験されるべき新しい構成を
プログラムする前に、クリア（消去）されなければなら
ない。
するように、プログラマブル論理デバイスをプログラム
可能にする。チップ製品は、ユーザ及び再販者に完成品
を積送りする前に、全ての可能な構成を試験して、適切
なチップ機能を確保するのに適している。このことは、
試験中に、可能な各構成に対して、構成ビットが再プロ
グラムされなければならないことを意味する。典型的に
は、全ての構成ビットは、試験されるべき新しい構成を
プログラムする前に、クリア（消去）されなければなら
ない。
ＥＰＲＯＭ及びＦＲＯＭも使用可能であるが、構成情報
は典型的にはＥＥＰＲＯＭに格納される。
は典型的にはＥＥＰＲＯＭに格納される。
ＥＥＰＲＯＭを用いることにより、クリア時間及びプロ
グラム時間は、典型的には２〜３ｍ秒程度である。この
ことは、例えば、９個又は１０１１１の異なる構成を有
するデバイスに構成ビットを再プログラムするためには
、３０〜５０ｍ秒必要であることを意味する。
グラム時間は、典型的には２〜３ｍ秒程度である。この
ことは、例えば、９個又は１０１１１の異なる構成を有
するデバイスに構成ビットを再プログラムするためには
、３０〜５０ｍ秒必要であることを意味する。
構成ビットのプログラム中に固有の遅延は、チップ試験
に要する総合時１ｍに大きく加算される。これは、プロ
グラマブル論理デバイスの全コストに加算される。もし
コスト及び試験時間を最小にする必要があれば、ときど
き各ＩＣデバイスの２〜３の可能な構成のみを試験する
必要がある。
に要する総合時１ｍに大きく加算される。これは、プロ
グラマブル論理デバイスの全コストに加算される。もし
コスト及び試験時間を最小にする必要があれば、ときど
き各ＩＣデバイスの２〜３の可能な構成のみを試験する
必要がある。
まだ全てのデバイスｉ戒の全ての試験が可能である間に
、試験時間を最小にするｔｌ！楕を提供することが望ま
しいだろう、又、そのような機構は、通常の構成プログ
ラミング及びデバイス動作に悪影響を及ぼさないことが
望ましい。
、試験時間を最小にするｔｌ！楕を提供することが望ま
しいだろう、又、そのような機構は、通常の構成プログ
ラミング及びデバイス動作に悪影響を及ぼさないことが
望ましい。
「発明の概要１
従って、この発明の１つの目的は、試験時間を顕著に短
縮させるプログラマブル論理デバイス１−の横１戊ビツ
トを格納するために用いられる回路を提供することであ
る。
縮させるプログラマブル論理デバイス１−の横１戊ビツ
トを格納するために用いられる回路を提供することであ
る。
又、この発明の他の目的は、異なるタイプの不揮発性メ
モリセルと共に利用できるような回路を提供することで
ある。
モリセルと共に利用できるような回路を提供することで
ある。
又、この発明の他の目的は、簡単で且つＩＣチップ−ヒ
て配置領域をほとんど必要としないような回路を提供す
ることである。
て配置領域をほとんど必要としないような回路を提供す
ることである。
更に、この発明の他の目的は、通常の動作及びデバイス
のプログラミングと干渉しないような回路を提供するこ
とである。
のプログラミングと干渉しないような回路を提供するこ
とである。
従って、この発明によれば、プログラマブル論理デバイ
ス上の構成情報格納用の各不揮発性メモリ要素と関連す
るラッチが提供される１通常の使用において、ｔｌＩ戒
情報は不揮発性メモリ要素に通常の態様で書込まれる。
ス上の構成情報格納用の各不揮発性メモリ要素と関連す
るラッチが提供される１通常の使用において、ｔｌＩ戒
情報は不揮発性メモリ要素に通常の態様で書込まれる。
しかし、試験中は、構成情報は不揮発性メモリ要素と関
連するラッチのみに書込まれる。ラッチは、格納された
データを、不揮発性メモリ要素により用いられる同一の
アーキテクチャ−ビット線に位置づけ、チップ構成試験
を、不揮発性メモリ要素に実際に書込むことなく実行で
きるようにする。ラッチは、不揮発性メモリ要素がプロ
グラムされ得る早さよりも非常に早いスピードで書込ま
れることができ、プログラマブル論理デバイスの全試験
に要する時間を非常に短縮する。
連するラッチのみに書込まれる。ラッチは、格納された
データを、不揮発性メモリ要素により用いられる同一の
アーキテクチャ−ビット線に位置づけ、チップ構成試験
を、不揮発性メモリ要素に実際に書込むことなく実行で
きるようにする。ラッチは、不揮発性メモリ要素がプロ
グラムされ得る早さよりも非常に早いスピードで書込ま
れることができ、プログラマブル論理デバイスの全試験
に要する時間を非常に短縮する。
この発明の特色と信じられる新規な特徴は、特許請求の
範囲に述べられている。しかし、この発明そのものは、
好適な使用モードや他の目的及び利点と同様に、添付図
面と共に読んだ場合、以下に記載された実施例の詳細な
説明を参照することにより理解されるだろう。
範囲に述べられている。しかし、この発明そのものは、
好適な使用モードや他の目的及び利点と同様に、添付図
面と共に読んだ場合、以下に記載された実施例の詳細な
説明を参照することにより理解されるだろう。
「好適な実施例の説明］
第１図は種々のプログラマブル論理デバイスに典型的に
用いられる従来回路を示す。この回路は、典型的にはＥ
ＥＰＲＯＭである不揮発性メモリ要、素（ｌＯ〉を含む
、又、ＥＰＲＯＭやＰＲＯＭなどの他のタイプの不揮発
性メモリもこの発明に用いられるのに適している。メモ
リ要素（１０）は、ＦＥＴ（１２）を用いて周知の態様
でプログラムされる。メモリ要素（１０〉がプログラム
されるとき、論理Ｏ又は論理１に対応した電圧が信号Ｂ
ＩＡＳに印加される。信号ＰＲＯＧＲＡＭは、Ｆ Ｅ
Ｔ （１２）をターンオンするために上昇され、信号Ｂ
ＩＡＳの値をメモリ要素（１０）内に移す。
用いられる従来回路を示す。この回路は、典型的にはＥ
ＥＰＲＯＭである不揮発性メモリ要、素（ｌＯ〉を含む
、又、ＥＰＲＯＭやＰＲＯＭなどの他のタイプの不揮発
性メモリもこの発明に用いられるのに適している。メモ
リ要素（１０）は、ＦＥＴ（１２）を用いて周知の態様
でプログラムされる。メモリ要素（１０〉がプログラム
されるとき、論理Ｏ又は論理１に対応した電圧が信号Ｂ
ＩＡＳに印加される。信号ＰＲＯＧＲＡＭは、Ｆ Ｅ
Ｔ （１２）をターンオンするために上昇され、信号Ｂ
ＩＡＳの値をメモリ要素（１０）内に移す。
メモリ要素（１０）に格納された値は、信号ＡＲＣＨ−
ＢＩＴとしてデバイス上の回路装置の残りの部分に役立
つ、この信号は、デバイスのプログラマブル部の動作を
決定するために、回路装置の残りの部分によって用いら
れ、例えば、マルチプレクサの制御入力で用いられる。
ＢＩＴとしてデバイス上の回路装置の残りの部分に役立
つ、この信号は、デバイスのプログラマブル部の動作を
決定するために、回路装置の残りの部分によって用いら
れ、例えば、マルチプレクサの制御入力で用いられる。
メモリ要素（ｌＯ〉が不揮発性であるので、そこに格納
された値は、再びプログラムされるまで残る。
された値は、再びプログラムされるまで残る。
多くのデバイスアーキテクチャは、チップ上の全ての不
揮発性メモリ要素が最初にクリアされ、その後プログラ
ムされることを必要とする。このことは、完了するため
に２つのプログラムサイクルを必要とする。各メモリ要
素（１０〉が、試験を必要とする異なる各構成に対して
クリアされ且つプログラムされなければならないので、
デバイスを再構成するのに要する時間は非常に長い。多
くの例においては、メモリ要素〈１０）をプログラムし
てデバイスを＃Ｉ戒するのに要する時間は、全試験時間
の５０％以上であり得る。
揮発性メモリ要素が最初にクリアされ、その後プログラ
ムされることを必要とする。このことは、完了するため
に２つのプログラムサイクルを必要とする。各メモリ要
素（１０〉が、試験を必要とする異なる各構成に対して
クリアされ且つプログラムされなければならないので、
デバイスを再構成するのに要する時間は非常に長い。多
くの例においては、メモリ要素〈１０）をプログラムし
てデバイスを＃Ｉ戒するのに要する時間は、全試験時間
の５０％以上であり得る。
第２図について説明すると、プログラマブル論理デバイ
スの試験時間を短縮する回路が示されている。不揮発性
メモリ要素〈２０）は、第１図について説明したように
、プログラミングトランジスタスイッチ（２２）に信号
を適切に印加することによりプログラムされる。信号Ｐ
ＲＯＧＲＡＭは、トランジスタスイッチ（２２〉をター
ンオンすることによリ、信号１３ｒＡｓの値をメモリＦ
ＩＪ素（２０）に印加するために用いられる。
スの試験時間を短縮する回路が示されている。不揮発性
メモリ要素〈２０）は、第１図について説明したように
、プログラミングトランジスタスイッチ（２２）に信号
を適切に印加することによりプログラムされる。信号Ｐ
ＲＯＧＲＡＭは、トランジスタスイッチ（２２〉をター
ンオンすることによリ、信号１３ｒＡｓの値をメモリＦ
ＩＪ素（２０）に印加するために用いられる。
ラッチ（２４）は、メモリ要素（２０）及びトランジス
タスイッチ（２Ｂ）に接続されている。トランジスタス
イッチ（２Ｂ）は、信号ＳＥＴの値により、オン又はオ
フに切換えられ、信号ＢＩＡＳの値をラッチ（２４）に
印加する。
タスイッチ（２Ｂ）に接続されている。トランジスタス
イッチ（２Ｂ）は、信号ＳＥＴの値により、オン又はオ
フに切換えられ、信号ＢＩＡＳの値をラッチ（２４）に
印加する。
ラッチ（２４）は、プログラマブル論理デバイスの試験
中のみ用いられる６試験中、ラッチ（２４）に格納され
た値は、信号ＡＲＣＨ−Ｂ ＩＴを提供する。
中のみ用いられる６試験中、ラッチ（２４）に格納され
た値は、信号ＡＲＣＨ−Ｂ ＩＴを提供する。
通常のプログラミング及びデバイス動作の間、メモリ要
素（２０〉に格納された値は、信号Ａ ＲＣＨ−ＢＩＴ
を作り、ラッチ（２４）は全く影響されない。
素（２０〉に格納された値は、信号Ａ ＲＣＨ−ＢＩＴ
を作り、ラッチ（２４）は全く影響されない。
ラッチ（２０は揮発性デバイスであり、データは、メモ
リ要素（２０）に対して可能な速度よりも非常に高い速
度で格納され得る。現在の技術を用いれば、一般にメモ
リ要素（２０）が１ｍ秒〜２ｍ秒の書込み時間を要する
のに対し、データは約１０ｎ秒〜２０ｎ秒でラッチ（２
４）に書込まれるだろう、このことは、更に全ての可能
な構成の完全な試験をまだ行っている間、デバイスの全
試験時間を劇的に減じる。
リ要素（２０）に対して可能な速度よりも非常に高い速
度で格納され得る。現在の技術を用いれば、一般にメモ
リ要素（２０）が１ｍ秒〜２ｍ秒の書込み時間を要する
のに対し、データは約１０ｎ秒〜２０ｎ秒でラッチ（２
４）に書込まれるだろう、このことは、更に全ての可能
な構成の完全な試験をまだ行っている間、デバイスの全
試験時間を劇的に減じる。
ラッチ〈２４）は、多くの異なる方法のいずれかで設計
することができ、１つの好適な実施例が第３図に示され
ている。メモリ要素（２０）は、従来より知られている
ように、不揮発性メモリセル（３０）を有する。メモリ
要素（２０）は、インバータ（３２）及びプルアップト
ランジスタ（３４〉を有する出力段を含む、プルアップ
トランジスタ（３４）は、好ましくは、抵抗負荷を提供
するために図示したように接続されたデプリーションデ
バイスである。インバータ（３２）ノ出力は信号Ａｒ１
ｅＣＨ−１’ｌｒＴである。
することができ、１つの好適な実施例が第３図に示され
ている。メモリ要素（２０）は、従来より知られている
ように、不揮発性メモリセル（３０）を有する。メモリ
要素（２０）は、インバータ（３２）及びプルアップト
ランジスタ（３４〉を有する出力段を含む、プルアップ
トランジスタ（３４）は、好ましくは、抵抗負荷を提供
するために図示したように接続されたデプリーションデ
バイスである。インバータ（３２）ノ出力は信号Ａｒ１
ｅＣＨ−１’ｌｒＴである。
メモリ要素（２０〉の出力段にフィードバックトランジ
スタ（３６）を付加して、ラッチ（２４）を構成する。
スタ（３６）を付加して、ラッチ（２４）を構成する。
フィードバックトランジスタ（３６）のゲートはインバ
ータ（３２）の出力端子に接続されており、フィードバ
ックトランジスタ（３６〉は接続点く３８〉とグランド
との間のスイッチとして動作する。又、プログラミング
トランジスタスイッチ（２Ｂ）は、接続点く３８〉に接
続され、信号ＳＥＴがＨレベルのときに、その接続点く
３８）に信号ＢＩＡＳの電圧を印加する。
ータ（３２）の出力端子に接続されており、フィードバ
ックトランジスタ（３６〉は接続点く３８〉とグランド
との間のスイッチとして動作する。又、プログラミング
トランジスタスイッチ（２Ｂ）は、接続点く３８〉に接
続され、信号ＳＥＴがＨレベルのときに、その接続点く
３８）に信号ＢＩＡＳの電圧を印加する。
試験中、もし信号ＢＩＡＳが０■であり江つ信号ＳＥＴ
がＨレベルであれば、接続点（３８）はグランド電位に
ある。このことは、インバータ（３２）の出力をＨレベ
ルにし、フィードバックトランジスタ（３６）をターン
オンし、フィードバックトランジスタ（３６）を介して
接続点（３８〉をグランドに接続する。トランジスタス
イッチ（２６）がターンオフされた後でさえ、接続点（
３８）はフィードバックトランジスタ（３Ｂ〉を介して
グランだ電位に保持される。
がＨレベルであれば、接続点（３８）はグランド電位に
ある。このことは、インバータ（３２）の出力をＨレベ
ルにし、フィードバックトランジスタ（３６）をターン
オンし、フィードバックトランジスタ（３６）を介して
接続点（３８〉をグランドに接続する。トランジスタス
イッチ（２６）がターンオフされた後でさえ、接続点（
３８）はフィードバックトランジスタ（３Ｂ〉を介して
グランだ電位に保持される。
もし、試験中に信号ＢＩＡＳが高電圧であり、且つ信号
ＳＥＴがＨレベルであれば、接続点（３，８）も高電圧
である。このことは、インバータ（３２）の出力をグラ
ンド電位にして、フィードバックトランジスタ（３６〉
をターンオフする。試験サイクルが完了した後にトラン
ジスタ（２６）がターンオフされたとき、接続点（３８
）は、を圧Ｖｃｃ（Ｈレベル）に維持されるだろう、従
って、接続点く３８〉に印加されたＢＩＡＳｇ圧は、プ
ルアップトランジスタ（３４）、フィードバックトラン
ジスタ（３６〉及びインバータ（３２）により形成され
たラッチ内に格納され続けることが分かる。
ＳＥＴがＨレベルであれば、接続点（３，８）も高電圧
である。このことは、インバータ（３２）の出力をグラ
ンド電位にして、フィードバックトランジスタ（３６〉
をターンオフする。試験サイクルが完了した後にトラン
ジスタ（２６）がターンオフされたとき、接続点（３８
）は、を圧Ｖｃｃ（Ｈレベル）に維持されるだろう、従
って、接続点く３８〉に印加されたＢＩＡＳｇ圧は、プ
ルアップトランジスタ（３４）、フィードバックトラン
ジスタ（３６〉及びインバータ（３２）により形成され
たラッチ内に格納され続けることが分かる。
プログラマブル論理デバイスを試験しているとき、不揮
発性メモリセル（３０）は、接続点（３８）上の電圧に
影響しない状態に設定されるべきである。
発性メモリセル（３０）は、接続点（３８）上の電圧に
影響しない状態に設定されるべきである。
不揮発性メモリセル（３０）は、Ａ ＲＣＨ−Ｂ Ｉ
Ｔ ）−の論理０として反映されるオフにプログラムさ
れ。
Ｔ ）−の論理０として反映されるオフにプログラムさ
れ。
る、もし、試験プログラミング中の信号ＢＩＡＳにより
、接続点（３８〉上の電圧がＬレベルに駆動されると、
フィードバックトランジスタ（３６）がオンされるであ
ろう理由から、接続点（３８）の電圧は上述したように
Ｌレベルに留まる。
、接続点（３８〉上の電圧がＬレベルに駆動されると、
フィードバックトランジスタ（３６）がオンされるであ
ろう理由から、接続点（３８）の電圧は上述したように
Ｌレベルに留まる。
通常動作中、接続点く３８）上の電圧は、不揮発性メモ
リセル（３０）に格納された値により決定される。
リセル（３０）に格納された値により決定される。
この値はインバータ（３２）内で反転され、信号ＡＲＣ
Ｈ−Ｂ ＩＴとして役立つ、フィードバックトランジス
タ（３６）がプルアップ負荷トランジスタ（３４〉と提
携してインバータとして動作するので、フィードバック
トランジスタ（３６）はメモリ要素（２０）の通常動作
に全く影響を及ぼさない。
Ｈ−Ｂ ＩＴとして役立つ、フィードバックトランジス
タ（３６）がプルアップ負荷トランジスタ（３４〉と提
携してインバータとして動作するので、フィードバック
トランジスタ（３６）はメモリ要素（２０）の通常動作
に全く影響を及ぼさない。
第３図に示した実施例は、通常必要な回路装置に２つの
トランジスタのみを付加する。これらは、フィードバッ
クトランジスタ（３６）及び試験プログラミングトラン
ジスタスイッチ（２６）である。この小さな空間のペナ
ルティは、プログラマブル論理デバイスの著しく速い試
験（これは試験時間を大きく低゛滅する）を可能にする
。ラッチ（２４）は、当業者には明らかなように、他の
回路装置を用いて実施されてもよい、ラッチ（２４）の
設計は、部分的には、不揮発性メモリセル（３０）の設
計により指定される。そのようなラッチ（２４）にとっ
て必要なことは、ラッチ（２４〉の値が試験中の信号Ａ
ＲＣＩ−ＩＢＩＴの値を決定すること、及び、デバイ
スの通・常動作に全く影響を与えないことである。
トランジスタのみを付加する。これらは、フィードバッ
クトランジスタ（３６）及び試験プログラミングトラン
ジスタスイッチ（２６）である。この小さな空間のペナ
ルティは、プログラマブル論理デバイスの著しく速い試
験（これは試験時間を大きく低゛滅する）を可能にする
。ラッチ（２４）は、当業者には明らかなように、他の
回路装置を用いて実施されてもよい、ラッチ（２４）の
設計は、部分的には、不揮発性メモリセル（３０）の設
計により指定される。そのようなラッチ（２４）にとっ
て必要なことは、ラッチ（２４〉の値が試験中の信号Ａ
ＲＣＩ−ＩＢＩＴの値を決定すること、及び、デバイ
スの通・常動作に全く影響を与えないことである。
この発明を好ましい実施例について詳しく示し珪つ説明
したが、この発明の精神及び範囲を逸脱することなく、
構成及び詳細における種々の変更がなされ得ることは当
業者に理解されるだろう。
したが、この発明の精神及び範囲を逸脱することなく、
構成及び詳細における種々の変更がなされ得ることは当
業者に理解されるだろう。
第１図はプログラマブル論理デバイスにおいて構成情報
格納に用いられる従来の不揮発性メモリ要素の動作を例
示するブロック図、第２図はこの発明による構成情報格
納用の単一ビットの不揮発性メモリ要素を示すブロック
図、第３図は第２図の好適な一実施例の詳細を示す回路
図である。 〈２０〉・・・不揮発性メモリ要素 （２２）、（２６）・・・トランジスタスイッチ（２４
）・・・ラッチ （３２〉・・・インバータ（
３０・・・プルアップトランジスタ 尚、図中、同一符号は同−又は相当部分を示す。 内 手続補正書 平成
格納に用いられる従来の不揮発性メモリ要素の動作を例
示するブロック図、第２図はこの発明による構成情報格
納用の単一ビットの不揮発性メモリ要素を示すブロック
図、第３図は第２図の好適な一実施例の詳細を示す回路
図である。 〈２０〉・・・不揮発性メモリ要素 （２２）、（２６）・・・トランジスタスイッチ（２４
）・・・ラッチ （３２〉・・・インバータ（
３０・・・プルアップトランジスタ 尚、図中、同一符号は同−又は相当部分を示す。 内 手続補正書 平成
Claims (7)
- （１）ＩＣデバイスに用いられる試験回路であって、不
揮発性メモリ要素に結合された出力信号線と、 前記出力信号線に結合されたラッチと、 試験中に前記ラッチの値を設定する手段と、を備え、 前記出力信号線の値は試験中に前記ラッチの値により決
定され、前記出力信号線の値は試験中以外に前記不揮発
性メモリ要素の値により決定されるＩＣ試験回路。 - （２）前記ラッチ値設定手段は、前記ラッチとプログラ
ムされたビット値とに接続されたトランジスタスイッチ
からなり、前記トランジスタスイッチは試験プログラミ
ング信号によって制御される特許請求の範囲第１項記載
のＩＣ試験回路。 - （３）プログラムされたビット値は、前記不揮発性メモ
リ要素に結合され、前記不揮発性メモリ要素は、通常の
プログラミング中に前記プログラムされたビット値によ
りプログラムされる特許請求の範囲第２項記載のＩＣ試
験回路。 - （４）プログラムされたビット値は、第２のトランジス
タスイッチを介して前記不揮発性メモリ要素に結合され
、前記第２のトランジスタスイッチは、通常のプログラ
ム信号により制御される特許請求の範囲第３項記載のＩ
Ｃ試験回路。 - （５）前記不揮発性メモリ要素は、 メモリ格納セルと、 インバータとこのインバータの入力側にあるプルアップ
負荷要素とを有する出力段と、 を備え、 前記インバータの出力端子は出力信号線に接続された特
許請求の範囲第１項記載のＩＣ試験回路。 - （６）前記ラッチは、 インバータ入力端子とグランドとの間に接続され且つイ
ンバータ出力端子に接続された制御入力端子を有するト
ランジスタスイッチからなる特許請求の範囲第５項記載
のＩＣ試験回路。 - （７）ＩＣの試験中に構成ビットをプログラミングする
ための方法であって、 不揮発性メモリ要素と、構成ビット信号線に接続された
ラッチとを提供するステップと、試験中であれば、前記
構成ビット信号線の値を制御するために前記ラッチに値
を設定するステップと、 試験中でなければ、前記不揮発性メモリ要素に格納され
た値により前記構成ビット信号線の値を制御するステッ
プと、 を含むプログラミング方法。
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|---|---|---|---|
| US07/414,775 US5031152A (en) | 1989-09-29 | 1989-09-29 | Test circuit for non-volatile storage cell |
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|---|---|
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| US20130326451A1 (en) | 2012-06-01 | 2013-12-05 | International Business Machines Corporation | Structured Latch and Local-Clock-Buffer Planning |
| JP6012491B2 (ja) * | 2013-02-01 | 2016-10-25 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性半導体記憶装置及び半導体装置 |
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|---|---|---|---|---|
| JPS5852589A (ja) * | 1981-09-24 | 1983-03-28 | Seiko Instr & Electronics Ltd | 電子時計用ｌｓｉのテスト回路 |
| NL8600099A (nl) * | 1986-01-20 | 1987-08-17 | Philips Nv | Niet-vluchtig, programmeerbaar halfgeleidergeheugen. |
| US4803659A (en) * | 1987-01-22 | 1989-02-07 | Intel Corporation | EPROM latch circuit |
| EP0327861B1 (de) * | 1988-02-10 | 1993-03-31 | Siemens Aktiengesellschaft | Redundanzdekoder eines integrierten Halbleiterspeichers |
-
1989
- 1989-09-29 US US07/414,775 patent/US5031152A/en not_active Expired - Lifetime
-
1990
- 1990-06-29 EP EP90307156A patent/EP0420388B1/en not_active Expired - Lifetime
- 1990-06-29 DE DE69029634T patent/DE69029634T2/de not_active Expired - Fee Related
- 1990-08-24 KR KR1019900013107A patent/KR100223623B1/ko not_active IP Right Cessation
- 1990-09-28 JP JP02257590A patent/JP3083145B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| DE69029634D1 (de) | 1997-02-20 |
| JP3083145B2 (ja) | 2000-09-04 |
| KR100223623B1 (ko) | 1999-10-15 |
| EP0420388B1 (en) | 1997-01-08 |
| EP0420388A2 (en) | 1991-04-03 |
| DE69029634T2 (de) | 1997-05-28 |
| US5031152A (en) | 1991-07-09 |
| EP0420388A3 (en) | 1992-08-05 |
| KR910007276A (ko) | 1991-04-30 |
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