JP5029155B2 - 半導体集積回路及びコード割り当て方法 - Google Patents

Description

本発明は、一般に半導体集積回路に関し、詳しくは機能を指定するコード設定用のレジスタを備えた半導体集積回路、及びそのようなコードを割り当てるコード割り当て方法に関する。

半導体装置では一般に、何らかの動作を指定するコードを外部から入力することにより、入力したコードにより特定される動作を半導体装置に実行させる。例えば半導体記憶装置において、アドレス信号を入力するビットの全部又は一部を使用してテスト動作を指定するコードを外部から入力ことにより、入力コードにより特定されるテスト動作を半導体記憶装置に実行させることができる。

所望の動作をコードにより指定する場合、所望の機能を指定して、その機能に対してオプションを指定するという２段階のコード指定の構成とされる場合がある。例えば半導体記憶装置のワード線活性化電圧を調整するというテスト機能に対して、デフォールト値、デフォールト値より１００ｍＶ増、デフォールト値より１００ｍＶ減等の複数のオプションの中から１つを選択して、選択した電圧値にワード線活性化電圧を設定する。この際、テスト機能を指定するコードをメインコード、オプションを指定するコードをサブコードと呼ぶ。

図１は、従来の半導体記憶装置のテスト機能及びオプションの設定とコード値との関係の一例を示す図である。図１において、ＶＰＰＴｒｉｍはワード線活性化電圧ＶＰＰを調整するテスト機能、ＶＢＢＴｒｉｍはメモリセルのバックバイアスＶＢＢを調整するテスト機能、ＶＢＬＥＱＴｒｉｍはイコライズレベルを調整するテスト機能、ＶＰＬＴｒｉｍはメモリセルのプレート電位を調整するテスト機能である。またＶＰＰ外部印加やＶＢＢ外部印加等は、それぞれの電圧を外部から印加するテスト機能である。またｗｌ−ｓａｅＴｒｉｍはセンスアンプ活性化タイミングを調整するテスト機能である。更に、ＤＱ圧縮及びＢａｎｋ圧縮は、それぞれデータ及びアドレスを圧縮してテストを行う機能である。

これらの各テスト機能は、アドレスビットＡ０３乃至Ａ００に割り当てられたメインコード（ＭａｉｎＣｏｄｅ）により指定される。例えばメインコードを"０００１"に設定すると、ＶＢＢＴｒｉｍ機能を指定することになる。

各テスト機能におけるオプションの指定は、アドレスビットＡ０６乃至Ａ０４に割り当てられたサブコード（ＳｕｂＣｏｄｅ）により行う。例えばメインコード"０００１"によりＶＢＢＴｒｉｍ機能を指定し、更にサブコードを"０００"に設定すると、バックバイアスＶＢＢがデフォールト値の電圧に設定される。また例えばサブコードを"００１"に設定すると、バックバイアスＶＢＢがデフォールト値より＋１００ｍＶ高い電圧に設定される。

上記のようなテスト機能及びオプションの設定は、入力されたメインコード及びサブコードに応じて、半導体記憶装置内部に設けられたテストレジスタに対して行われる。具体的には、複数のラッチ（レジスタ）が複数のテスト機能に一対一に対応して設けられ、あるテスト機能を特定するメインコード及びあるオプションを特定するサブコードが入力されると、入力メインコードのデコード結果により指定されるラッチに入力サブコードの値を格納する構成となっている。このようなハードウエア構成とすることで、複数のテスト機能を同時に設定可能でありながら、各テスト機能に対しては１つ以上のオプションを設定することは不可能としている。

半導体装置においては、入出力ピンの数は限られており、当然ながら上記のメインコード及びサブコードに割り当て可能なピンの数も限られている。例えばＲＡＳ／ＣＡＳのアドレスがマルチプレクス入力であるＳＤＲＡＭにおいて、コラムアドレスが８ビットであり、ローアドレスが１２ビットである場合、アドレス端子の数は１２となる。このうちテストモードの指定及びテストモードのエントリー／エグジットの識別のために２端子が使用されているとすると、１０端子のみがコード指定用に使用できることになる。

このようにコード指定用に使用できる端子数が限られている場合、所望の数のテスト機能及び所望の数のオプションを指定することが困難になる。例えばある１つのテスト機能に対して異なるオプションが６４個存在する場合、サブコード指定用として６ビットを割り当てる必要がある。この場合、メインコードに割り当て可能な残りのビット数（端子数）は４個である。即ち、１６個までの異なるテスト機能しか指定できないことになる。
特開平０７−３１２０９８号公報

以上を鑑みて本発明は、限られたビット数の制限内で可能な限り多くの数の機能及び多くの数のオプションを指定可能なコード割り当て方法及び、そのようなコード割り当てに対応するハードウエア構成の設定レジスタを有する半導体集積回路を提供することを目的とする。

半導体集積回路は、複数の端子と、該複数の端子から入力される複数のビットのうちの一部である第１の所定数のビットにより一意に特定されると、該複数のビットから該第１の所定数のビットを除いた残りのビットのうちの少なくとも一部である第２の所定数のビットを格納する第１のラッチと、該複数の端子から入力される該複数のビットのうちの一部である第３の所定数のビットにより一意に特定されると、該複数のビットから該第３の所定数のビットを除いた残りのビットのうちの少なくとも一部である第４の所定数のビットを格納する第２のラッチを含み、該第１の所定数と該第３の所定数とは異なり、該第２の所定数と該第４の所定数とは異なることを特徴とする。

半導体集積回路が実行可能な複数の機能の各々について１つ又は複数のオプションが存在し、該半導体集積回路の複数の入力端子から入力したコードに基づいて該半導体集積回路が１つの機能及び１つのオプションを一意に識別できるように、該複数の入力端子に対応する複数のビットからなるビット列に該コードを割り当てるコード割り当て方法は、該機能毎にオプションを一意に識別する第１のコードのビット数として、該機能毎にオプションを一意に識別可能な最小のビット数を求め、該複数の機能のうちで該第１のコードのビット数が等しいもの同士を纏めてグループ化し、各グループに特有のビット数からなる該第１のコードを割り当てる第１のビット領域を該グループ毎に該ビット列中に定め、該グループを一意に識別可能な第２のコードを割り当てる第２のビット領域を該ビット列中に定め、該ビット列中で該第１のビット領域及び該第２のビット領域の何れにも割り当てられていない第３のビット領域を該グループ毎に該機能の識別のための第３のコードに割り当てる各段階を含むことを特徴とする。

本発明の少なくとも１つの実施例によれば、各テスト機能におけるオプションはサブコード（上記第１のコード）により指定される。メインコード（上記第２のコード及び第３のコード）のビット数及びサブコードのビット数は、異なる機能に対しては必要に応じて異なるビット数となっている。このようにメインコードのビット数及びサブコードのビット数を適宜異ならせることにより、比較的少ないビット数で所望の数のテスト機能及びオプションを特定することができる。

また本発明の少なくとも１つの実施例によれば、複数のラッチ（レジスタ）が複数のテスト機能に一対一に対応して設けられ、あるテスト機能を特定するメインコード及びあるオプションを特定するサブコードが入力されると、入力メインコードのデコード結果により指定されるラッチに入力サブコードの値を格納する構成となっている。上記のようにメインコードのビット数は、異なる機能に対しては必要に応じて異なるビット数となっている。従って、第１のラッチを一意に特定するビット数（上記第１の所定数）と第２のラッチを一意に特定するビット数（上記第３の所定数）とは異なってよい。この場合、少ないビット数で一意に特定可能な複数のラッチに対しては、ラッチ選択のためのデコード信号線の本数を少なくすることができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。以下において、半導体記憶装置のテスト機能の設定を例として本発明を説明するが、本発明は半導体記憶装置のテスト機能の設定に限定されるものではない。本発明は、より一般に、半導体集積回路における何らかの動作・機能のレジスタによる設定に適用することができる。

図２は、本発明による半導体記憶装置のテスト機能及びオプションの設定とコード値との関係の一例を示す図である。図２において、ＶＰＰＴｒｉｍ等の各テスト機能は図１で説明したとおりである。各テスト機能はメインコード（ＭａｉｎＣｏｄｅ）により指定され、各テスト機能におけるオプションはサブコード（ＳｕｂＣｏｄｅ）により指定される。メインコードのビット数及びサブコードのビット数は、異なる機能に対しては必要に応じて異なるビット数となっている。このようにメインコードのビット数及びサブコードのビット数を適宜異ならせることにより、比較的少ないビット数で所望の数のテスト機能及びオプションを特定することができる。

アドレスビットＡ０４乃至Ａ００を例えば"００１１１"に設定すると、ＶＢＬＥＱＴｒｉｍ機能の＋０５０ｍＶオプションを指定することになる。この場合、Ａ０１乃至Ａ００の２ビットがメインコードであり、この２ビットが"１１"であることにより、ＶＢＬＥＱＴｒｉｍ機能が一意に特定される。またＡ０４乃至Ａ０２の３ビットがサブコードであり、この３ビットが"００１"であることにより、＋０５０ｍＶオプションが一意に特定される。ＶＢＬＥＱＴｒｉｍ機能の場合には、８つの異なるオプションが存在するので、オプションを指定するサブコードに３ビットが必要になる。

またアドレスビットＡ０４乃至Ａ００を例えば"００１０１"に設定すると、ＶＰＰＴｒｉｍ機能のデフォールト電圧オプションを指定することになる。この場合、Ａ０２乃至Ａ００の３ビットがメインコードであり、この３ビットが"１０１"であることにより、ＶＰＰＴｒｉｍ機能が一意に特定される。またＡ０４乃至Ａ０３の２ビットがサブコードであり、この２ビットが"００"であることにより、デフォールト電圧オプションが一意に特定される。ＶＰＰＴｒｉｍ機能の場合には、４つの異なるオプションが存在するので、オプションを指定するサブコードに２ビットが必要になる。

またアドレスビットＡ０４乃至Ａ００を例えば"１１１１０"に設定すると、ＶＰＰ外部印加機能を指定することになる。この場合、Ａ０４乃至Ａ００の５ビット全てがメインコードであり、この５ビットが"１１１１０"であることにより、ＶＰＰ外部印加機能が一意に特定される。ＶＰＰ外部印加機能の場合には異なるオプションが存在しないので（１つのみオプションが存在する）、オプションを指定するサブコードは０ビットでよい。

図１の従来技術のコード割り当ての場合、Ａ００乃至Ａ０６の７つのビットがコードとして使用される。それに対して図２の本発明によるコード割り当ての場合、Ａ００乃至Ａ０４の５つのビットがコードに使用される。図２の本発明によるコード割り当てでは、５つのビットのみをコードとして用いながらも、７つのビットをコードとして用いる従来技術の場合と同数のテスト機能及びオプションを特定することができる。このようなコード割り当てを実現するコード割り当て方法については後ほど詳細に説明する。

上記のようなテスト機能及びオプションの設定は、入力されたメインコード及びサブコードに応じて、半導体記憶装置内部に設けられたテストレジスタに対して行われる。具体的には、複数のラッチ（レジスタ）が複数のテスト機能に一対一に対応して設けられ、あるテスト機能を特定するメインコード及びあるオプションを特定するサブコードが入力されると、入力メインコードのデコード結果により指定されるラッチに入力サブコードの値を格納する構成となっている。このようなハードウエア構成とすることで、複数のテスト機能を同時に設定可能でありながら、各テスト機能に対しては１つ以上のオプションを設定することは不可能としている。

図２の例では、複数の端子（Ａ０４乃至Ａ００のアドレス端子）から入力される複数のビットのうちの一部である第１の所定数のビット（Ａ０１乃至Ａ００の２ビット）により一意に特定されると、その複数のビットから第１の所定数のビットを除いた残りのビット（Ａ０４乃至Ａ０２）のうちの少なくとも一部である第２の所定数のビット（Ａ０４乃至Ａ０２の３ビット）を格納する第１のラッチ（ＶＢＬＥＱＴｒｉｍ機能のラッチ）と、複数の端子（Ａ０４乃至Ａ００のアドレス端子）から入力される該複数のビットのうちの一部である第３の所定数のビット（Ａ０２乃至Ａ００の３ビット）により一意に特定されると、その複数のビットから第３の所定数のビットを除いた残りのビット（Ａ０４乃至Ａ０３）のうちの少なくとも一部である第４の所定数のビット（Ａ０４乃至Ａ０３の２ビット）を格納する第２のラッチ（ＶＰＰＴｒｉｍ機能のラッチ）が設けられることになる。ここで第１の所定数（２）と第３の所定数（３）とは異なり、且つ第２の所定数（３）と第４の所定数（２）とは異なる。第１のラッチ（ＶＢＬＥＱＴｒｉｍ機能のラッチ）が格納する第２の所定数のビット（Ａ０４乃至Ａ０２）が、ＶＢＬＥＱＴｒｉｍ機能のオプションを指定する。また第２のラッチ（ＶＰＰＴｒｉｍ機能のラッチ）が格納する第４の所定数のビット（Ａ０４乃至Ａ０３）が、ＶＰＰＴｒｉｍ機能のオプションを指定する。このようなレジスタの構成については、後ほど詳細に説明する。

図３は、本発明による半導体記憶装置の構成の一例を示す図である。図３の半導体記憶装置１０は、複数のアドレス端子１１、その他複数の信号端子１２、各端子に対応して設けられる複数のバッファ１３、プリアドレス制御部１４、コマンド制御部１５、タイミング制御部１６、パワー生成ユニット１７、テストレジスタ１８、モードレジスタ１９、及びバンク２０乃至２３を含む。図３において、図解の見やすさの都合上、各回路部分の間の信号線の接続は、主要なものについてのみ示してある。

各バンク２０乃至２３は互いに同一の構成を有する。バンク２０乃至２３の各々は、バンク２０に代表して示されるように、メモリセル配列２４、ロー制御部２５、コラム制御部２６、データバススイッチ２７、及びアドレス制御部２８を含む。

アドレス端子１１には１２ビットのアドレス信号Ａ［１１：０］が供給される。ここでＸ［ｙ：ｚ］は、信号Ｘの第ｚビットから第ｙビットを示す表記である。他の信号端子１２は、バンクアドレスＢＡ［１：０］、チップセレクトＣＳ、ローアドレスストローブＲＡＳ、コラムアドレスストローブＣＡＳ、ライトイネーブルＷＥ、クロック信号ＣＬＫ、クロックイネーブルＣＫＥ、バイトマスク信号ＤＱＭ［１：０］、データ信号ＤＱ［１５：０］、電源電圧ＶＤＤ、グランド電圧ＶＳＳ、昇圧電圧ＶＰＰ、及びバックバイアス電圧ＶＢＢを供給するための端子である。各端子に印加された信号又は電圧は、バッファ１３を介してそれぞれ対応する回路部分に供給される。なお電源電圧ＶＤＤ、グランド電圧ＶＳＳ、昇圧電圧ＶＰＰ、及びバックバイアス電圧ＶＢＢについては、バッファ１３を介することなくパワー生成ユニット１７に直接に供給される。

コマンド制御部１５は、チップセレクトＣＳ、ローアドレスストローブＲＡＳ、コラムアドレスストローブＣＡＳ、及びライトイネーブルＷＥからなるコントロール信号を受け取る。コマンド制御部１５は、これらのコントロール信号をデコードし、デコード結果に基づいて種々の制御信号を生成する。これらの制御信号は、タイミング制御部１６、テストレジスタ１８、モードレジスタ１９等の各回路部分に供給される。例えば、コマンド制御部１５は、テスト機能・オプション設定のレジスタ取り込みを指示する信号ｔｅｓｐｚをテストレジスタ１８に供給すると共に、テストモード等の動作モードの設定を指示する信号ｍｒｓｐｚをモードレジスタ１９に供給する。

タイミング制御部１６は、コマンド制御部１５からの制御信号、クロック信号ＣＬＫ、及びクロックイネーブル信号ＣＫＥに基づいて、制御信号が指定する動作（データ読出し動作／データ書込み動作等）に対応する種々のタイミング信号を生成する。生成されたタイミング信号は、バンク２０乃至２３等に供給される。このタイミング信号が指定するタイミングに従って、各回路部分の動作が実行される。

プリアドレス制御部１４は、バンクアドレスＢＡ［１：０］及びアドレス信号Ａ［１１：０］を受け取る。プリアドレス制御部１４は、バンクアドレスＢＡ［１：０］のデコード結果により、バンク２０乃至２３のうちの１つのバンクを指定する。またアドレス信号Ａ［１１：０］に論理的に同一のアドレス信号ｇｒａｘ［１１：０］をテストレジスタ１８、モードレジスタ１９、及びバンク２０乃至２３に供給する。

パワー生成ユニット１７は、電源電位ＶＤＤ及びグランド電位ＶＳＳに基づいて、昇圧回路により昇圧電位ＶＰＰを生成したり、負電圧生成回路によりバックバイアス電位ＶＢＢを生成したりする。昇圧電位ＶＰＰはワード線活性化電位として使用され、バックバイアス電位ＶＢＢは、メモリセル配列の回路部分においてバックバイアスとして使用される。なお外部から供給されるＶＰＰ及びＶＢＢは、それぞれＶＰＰ外部印加機能及びＶＢＢ外部印加機能を指定した場合に、外部から印加される電圧である。パワー生成ユニット１７は更に、テスト動作においてイコライズレベルＶＢＬＥＱやメモリセルプレート電位ＶＰＬ等を制御可能なように構成される。

メモリセル配列２４には、複数のメモリセルがロー方向及びコラム方向にマトリクス状に配列されてセルアレイを構成し、各メモリセルにデータが格納される。メモリセル配列２４には、複数のローアドレスに対応して複数のワード線が配置され、各ワード線に複数のメモリセルが接続される。またコラムアドレスが並ぶ方向には複数のビット線が並べられ、それぞれのビット線にセンスアンプが接続される。

ロー制御部２５は、プリアドレス制御部１４からアドレス制御部２８を介して供給されるローアドレスをデコードし、ローアドレスで指定されるワード線を活性化する。コラム制御部２６は、プリアドレス制御部１４からアドレス制御部２８を介して供給されるコラムアドレスをデコードし、コラムアドレスで指定されるコラム選択線を活性化する。

活性化されたワード線に接続されるメモリセルのデータは、ビット線に読み出されセンスアンプで増幅される。読み出し動作の場合、センスアンプで増幅されたデータは、活性化されたコラム選択線により選択され、データバススイッチ２７を介してＤＱ用の信号端子１２から半導体記憶装置外部に出力される。書き込み動作の場合、半導体記憶装置外部からＤＱ用の信号端子１２及びデータバススイッチ２７を介して書き込みデータが供給され、活性化されたコラム選択線により選択されるコラムアドレスのセンスアンプに書き込まれる。この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線に接続されるメモリセルに書き込まれる。

図４は、半導体記憶装置１０にテスト動作を実行させる場合の信号入出力シーケンスを示す図である。まず第１のクロックサイクル（０１）において、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥを全てローにしてレジスタ設定コマンドＭＲＳを入力し、同時にアドレス端子１１に入力するアドレス信号Ａ［１１：０］によりコード（ｃｏｄｅ）を指定し、テスト機能及びオプションを特定する。次にＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをそれぞれＬ、Ｌ、Ｈ、及びＨにしてアクティベーションコマンドＡＣＴを入力し、同時にバンクアドレスａｂｎｋ及びローアドレスａａｃｔを入力する。次にＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをそれぞれＬ、Ｈ、Ｌ、及びＬにしてライトコマンドＷＲを入力し、同時にバンクアドレスａｂｎｋ、コラムアドレスａｗｒ、及び書込みデータｄｗｒを入力する。以上により、指定したアドレスにテスト用のデータが書き込まれる。最後に、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをそれぞれＬ、Ｌ、Ｈ、及びＬにしてプリチャージコマンドＰＲＥを入力する。以上により、指定したアドレスへのテスト用のデータ書込みが終了する。

更に、第６のクロックサイクル（０６）において、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥを全てローにしてレジスタ設定コマンドＭＲＳを入力し、同時にアドレス端子１１に入力するアドレス信号Ａ［１１：０］により前記とは異なるコード（ｃｏｄｅ２）を指定し、テスト機能及びオプションを特定する。次にＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをそれぞれＬ、Ｌ、Ｈ、及びＨにしてアクティベーションコマンドＡＣＴを入力し、同時にバンクアドレスａｂｎｋ及びローアドレスａａｃｔを入力する。次にＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをそれぞれＬ、Ｈ、Ｌ、及びＨにしてリードコマンドＲＤを入力し、同時にバンクアドレスａｂｎｋ及びコラムアドレスａｗｒを入力する。最後に、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをそれぞれＬ、Ｌ、Ｈ、及びＬにしてプリチャージコマンドＰＲＥを入力する。リードコマンドから所定のレイテンシの後に、読出しデータｄｒｄが読み出される。以上により、指定したアドレスからのテスト用のデータ読出しが終了する。

上記データ書込みデータ読出しにおいて、テスト機能及びオプション設定により、所望の動作条件を指定する。例えば書込み時及び読出し時のワード線活性化電位を指定した電位に設定し、正常なデータ書込み及びデータ読出しが可能か否かを判定する。或いは例えば書込み時及び読出し時のセンスアンプ活性化タイミングを調整し、正常なデータ書込み及びデータ読出しが可能か否かを判定する。

上記動作において、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥを全てローにしてレジスタ設定コマンドＭＲＳを入力すると、図３に示すコマンド制御部１５が信号ｔｅｓｐｚをアサートする。この信号ｔｅｓｐｚのアサートに応答して、図３に示すテストレジスタ１８が、アドレス信号Ａ［１１：０］に論理的に同一のアドレス信号ｇｒａｘ［１１：０］に応じた内部レジスタ設定を行う。その後、このテストレジスタ１８の内部レジスタ設定に応じて出力される信号ｔｅｓｚ［０：１２８］及びｔｓａｚに従って各回路部分が動作することにより、パワー生成ユニット１７の生成電圧が調整されたり、タイミング制御部１６が指定するセンスアンプの活性化タイミングが調整されたり、外部から直接入力される電圧が使用されたりする。

図３に示す半導体記憶装置１０では、アドレス端子１１のアドレス信号Ａ［１１：０］により、テスト機能及びオプション設定を行う。以下に示す例では、各機能毎の異なるオプションを識別するのに７ビットのコードが必要な機能が２個、各機能毎の異なるオプションを識別するのに５ビットのコードが必要な機能が８個、各機能毎の異なるオプションを識別するのに３ビットのコードが必要な機能が１６個、各機能毎の異なるオプションを識別するのに２ビットのコードが必要な機能が１６個、各機能毎の異なるオプションを識別するのに０ビットのコードが必要な機能が３２個ある場合において、アドレス信号Ａ［１１：０］へのコード割り当てについて説明する。この場合、合計で７４個（＝２＋８＋１６＋１６＋３２）の機能が存在することになる。

なおアドレス信号Ａ０８は、モードレジスタ１９にテスト動作モードの設定をするモードレジスタセットＭＲＳの際に"１"に設定することが決められている。即ち、アドレス信号Ａ０８はモードレジスタセットＭＲＳ用に予約されており、コード割り当てには使用できない。またアドレス信号Ａ０７は、テスト動作モードへのエントリの際に"１"に設定し、テスト動作モードからエグジットする際に"０"に設定することが決められている。即ち、アドレス信号Ａ０７はテスト動作エントリ／エグジット指定用に予約されており、コード割り当てには使用できない。

図５Ａは、各機能毎の異なるオプションを識別するのに７ビットのコードが必要な機能に対するメインコードとサブコードの割り当ての一例を示す図である。各機能毎の異なるオプションを識別するのに７ビット必要であるので、サブコードとして７ビットが必要になる。この場合、Ａ０６乃至Ａ００の７ビットをサブコード（Ｓｕｂ）に割り当てている。またメインコードとしては、Ａ１１乃至Ａ０９の３つのビットを割り当てている。なお図５Ａにおいて、メインコードのことをグループコード（Ｇｒｏｕｐ）として表記してある。ここでグループコードとは、サブコードのビット数が同一の機能同士を纏めたグループを識別するのに使用するメインコードの一部のビットのことである。この例では、サブコードが７ビットのグループ、サブコードが５ビットのグループ、サブコードが３ビットのグループ、サブコードが２ビットのグループ、及びサブコードが０ビットのグループで、合計５つのグループが存在する。これら５つのグループを識別するためには３ビット必要であり、グループコードとして３ビットが割り当てられている。

サブコードが７ビットのグループは、グループコードＡ１１乃至Ａ０９が"１１ｘ"（ｘ：ドントケア）で指定される。なおサブコードが７ビットのグループには２個の異なる機能が存在するので、これらの２個の機能を識別するために、グループコードの一部のビットであるＡ０９を用いることができる。

図５Ｂは、各機能毎の異なるオプションを識別するのに５ビットのコードが必要な機能に対するメインコードとサブコードの割り当ての一例を示す図である。各機能毎の異なるオプションを識別するのに５ビット必要であるので、サブコードとして５ビットが必要になる。この場合、Ａ０６乃至Ａ０２の５ビットをサブコード（Ｓｕｂ）に割り当てている。またメインコードには、Ａ１１乃至Ａ０９の３つのビットとＡ０１乃至Ａ００の２ビットとで合計５ビットが割り当てられている。そのうちでＡ１１乃至Ａ０９の３つのビットはグループコード（Ｇｒｏｕｐ）である。

サブコードが５ビットのグループは、グループコードＡ１１乃至Ａ０９が"１０ｘ"（ｘ：ドントケア）で指定される。なおサブコードが５ビットのグループには８個の異なる機能が存在するので、これらの８個の機能を識別するために、グループコードの一部のビットであるＡ０９とメインコードの残りのビットＡ０１乃至Ａ００との計３ビットを用いる。

図５Ｃは、各機能毎の異なるオプションを識別するのに３ビットのコードが必要な機能に対するメインコードとサブコードの割り当ての一例を示す図である。各機能毎の異なるオプションを識別するのに３ビット必要であるので、サブコードとして３ビットが必要になる。この場合、Ａ０６乃至Ａ０４の３ビットをサブコード（Ｓｕｂ）に割り当てている。またメインコードには、Ａ１１乃至Ａ０９の３つのビットとＡ０３乃至Ａ００の４ビットとで合計７ビットが割り当てられている。そのうちでＡ１１乃至Ａ０９の３つのビットはグループコード（Ｇｒｏｕｐ）である。

サブコードが３ビットのグループは、グループコードＡ１１乃至Ａ０９が"１００"で指定される。なおサブコードが３ビットのグループには１６個の異なる機能が存在するので、これらの１６個の機能を識別するために、グループコードを除いたメインコードの残りのビットＡ０３乃至Ａ００の計４ビットを用いる。

図５Ｄは、各機能毎の異なるオプションを識別するのに２ビットのコードが必要な機能に対するメインコードとサブコードの割り当ての一例を示す図である。各機能毎の異なるオプションを識別するのに２ビット必要であるので、サブコードとして２ビットが必要になる。この場合、Ａ０６乃至Ａ０５の２ビットをサブコード（Ｓｕｂ）に割り当てている。またメインコードには、Ａ１１乃至Ａ０９の３つのビットとＡ０３乃至Ａ００の４ビットとで合計７ビットが割り当てられている。そのうちでＡ１１乃至Ａ０９の３つのビットはグループコード（Ｇｒｏｕｐ）である。

サブコードが２ビットのグループは、グループコードＡ１１乃至Ａ０９が"０１１"で指定される。なおサブコードが２ビットのグループには１６個の異なる機能が存在するので、これらの１６個の機能を識別するために、グループコードを除いたメインコードの残りのビットＡ０３乃至Ａ００の計４ビットを用いる。この場合、ビットＡ０４は不要であるので使用されない。

図５Ｅは、各機能毎の異なるオプションを識別するのに０ビットのコードが必要な機能に対するメインコードとサブコードの割り当ての一例を示す図である。各機能毎の異なるオプションを識別するのに０ビット必要であるので、サブコードとして０ビットが必要になる。この場合、サブコードへ割り当てられるビットは存在しない。またメインコードには、Ａ１１乃至Ａ０９の３つのビットとＡ０３乃至Ａ００の４ビットとで合計７ビットが割り当てられている。そのうちでＡ１１乃至Ａ０９の３つのビットはグループコード（Ｇｒｏｕｐ）である。

サブコードが０ビットのグループは、グループコードＡ１１乃至Ａ０９が"００ｘ"（ｘ：ドントケア）で指定される。なおサブコードが０ビットのグループには３２個の異なる機能が存在するので、これらの３２個の機能を識別するために、グループコードの一部のビットであるＡ０９とメインコードの残りのビットＡ０３乃至Ａ００との計５ビットを用いる。この場合、ビットＡ０６乃至Ａ０４は不要であるので使用されない。

図６は、図５Ａ乃至５Ｅのコード割り当ての場合の図３に示すテストレジスタ１８の構成の一例を示す図である。図６においてテストレジスタ１８は、ラッチ制御ユニット３１、デコーダ３２、デコーダ３３、グループデコーダ３４、７ビットラッチ３５、５ビットラッチ３６、３ビットラッチ３７、２ビットラッチ３８、及び０ビットラッチ３９を含む。

図５Ａ乃至５Ｅに示すアドレス信号Ａ００乃至Ａ１１は、アドレス信号ｇｒａｘ［００：１１］に対応している。なお信号名の末尾がｚの信号は正論理であり、信号名の末尾がｘの信号は負論理である。アドレス信号ｇｒａｘ［００：１１］は負論理として与えられる。ラッチ制御ユニット３１は、ｇｒａｘ［０７：０８］及び信号ｔｅｓｐｚに応じて、各ラッチの設定を指示する信号ｔｅｎｔｚと各ラッチの解除を指示する信号ｔｅｘｉｔｚを生成する。ラッチ制御ユニット３１は、ｇｒａｘ［０７］（０７で指定される信号ｇｒａｘの１ビット）が"０"にアサートされると、信号ｔｅｎｔｚをＨＩＧＨに設定する。またｇｒａｘ［０７］（０７で指定される信号ｇｒａｘの１ビット）が"１"にネゲートされると、信号ｔｅｎｔｚをＨＩＧＨに設定する。

デコーダ３２は、メインコードの一部であるｇｒａｘ［００：０１］をデコードして、デコード信号ｔａａｘ［０：３］を出力する。デコーダ３３は、メインコードの一部であるｇｒａｘ［０２：０３］をデコードして、デコード信号ｔａｂｘ［０：３］を出力する。ここでデコーダ３２とデコーダ３３とにデコーダを分離してあるのは、図５Ｃ乃至５Ｅの場合にはＡ００乃至Ａ０３がメインコードであるが、図５Ｂの場合にはＡ００からＡ０１までがメインコードでありＡ０２及びＡ０３はサブコードであるからである。Ａ００乃至Ａ０１のデコード処理をデコーダ３２が受け持ち、Ａ０２乃至Ａ０３のデコード処理をデコーダ３３が受け持つ構成としてある。またグループデコーダ３４は、グループコードであるｇｒａｘ［０９：１１］をデコードして、デコード信号ｇｒｐｘ［０：７］を出力する。これらのデコーダから出力されるデコード信号により、複数設けられるラッチのうちの１つのラッチを一意に特定する。

図示の都合上、図６には、デコード信号ｇｒｐｘ［７］が供給される７ビットラッチ３５が１つのみ示される。しかし実際には２つの機能に対応して２つの７ビットラッチ３５が設けられ、一方にはｇｒｐｘ［７］が供給され、他方にはｇｒｐｘ［６］が供給される。グループコードＡ１１乃至Ａ０９が"１１１"の場合にｇｒｐｘ［７］がアサートされ、グループコードＡ１１乃至Ａ０９が"１１０"の場合にｇｒｐｘ［６］がアサートされる。これにより、グループコードの一部のビットであるＡ０９を用いて２個の異なる機能を識別することができる。

１つの７ビットラッチ３５がデコード信号により一意に特定されると、この特定された７ビットラッチ３５に、サブコードであるｇｒａｘ［００：０６］の値が設定される（ラッチされる）。値が設定されると、この７ビットラッチ３５の出力ｔｅｓ７＃ｚがＨＩＧＨにアサートされ、ｇｒａｘ［００：０６］の反転論理である出力ｔｓａ７＃ｚ［０：６］が出力される。ｔｅｓ７＃ｚのアサートにより、この７ビットラッチ３５の出力が有効であることを示し、出力ｔｓａ７＃ｚ［００：０６］により、オプション設定内容を特定することができる。なおここで信号名中の＃は、２つの機能に対応して設けられた２つの７ビットラッチ３５を識別する記号であり、例えば２つの機能に対応して０又は１となる。

７ビットラッチ３５には、グループデコーダ３４からのデコード信号のみが供給され、デコーダ３２からのデコード信号及びデコーダ３３からのデコード信号は供給されない。供給されない信号経路を見やすくするために、実際には存在しない信号線の位置を点線で示してある。このように点線で示す位置の信号線が存在しないのは、図５Ａに示すように、７ビットのサブコードを必要な機能はグループコードのみで特定可能だからである。点線で示す信号経路が存在しないことにより、テストレジスタ１８内部の信号線数を従来の構成と比較して大幅に減らすことができる。

同様に、図６には、デコード信号ｇｒｐｘ［５］が供給される５ビットラッチ３６が１つのみ示される。しかし実際には８つの機能に対応して８つの５ビットラッチ３６が設けられ、そのうち４つにはｇｒｐｘ［５］が供給され、残りの４つにはｇｒｐｘ［４］が供給される。グループコードＡ１１乃至Ａ０９が"１０１"の場合にｇｒｐｘ［５］がアサートされ、グループコードＡ１１乃至Ａ０９が"１００"の場合にｇｒｐｘ［４］がアサートされる。何れかの信号のアサートにより、何れか４つの５ビットラッチ３６が選択される。選択された４つの５ビットラッチ３６から１つの５ビットラッチ３６を一意に特定するために、更にデコーダ３２のデコード出力であるｔａａｘ［０：３］の各ビットｔａａｘが、対応する１つの５ビットラッチ３６に供給される。これにより、１個の機能を識別することができる。

１つの５ビットラッチ３６がデコード信号により一意に特定されると、この特定された５ビットラッチ３６に、サブコードであるｇｒａｘ［０２：０６］の値が設定される（ラッチされる）。値が設定されると、この５ビットラッチ３６の出力ｔｅｓ５＃ｚがＨＩＧＨにアサートされ、ｇｒａｘ［０２：０６］の反転論理である出力ｔｓａ５＃ｚ［２：６］が出力される。ｔｅｓ５＃ｚのアサートにより、この５ビットラッチ３６の出力が有効であることを示し、出力ｔｓａ５＃ｚ［２：６］により、オプション設定内容を特定することができる。なおここで信号名中の＃は、８つの機能に対応して設けられた８つの５ビットラッチ３６を識別する記号であり、例えば８つの機能に対応して０乃至７となる。

５ビットラッチ３６には、グループデコーダ３４及びデコーダ３２からのデコード信号のみが供給され、デコーダ３３からのデコード信号は供給されない。供給されない信号経路を見やすくするために、実際には存在しない信号線の位置を点線で示してある。このように点線で示す位置の信号線が存在しないのは、図５Ｂに示すように、５ビットのサブコードを必要な機能はグループコード及びＡ０〜Ａ０１のみで特定可能だからである。点線で示す信号経路が存在しないことにより、テストレジスタ１８内部の信号線数を従来の構成と比較して大幅に減らすことができる。

３ビットラッチ３７の場合、１６個の機能に対応して１６個の３ビットラッチ３７が設けられる。各３ビットラッチ３７には、デコード信号ｇｒｐｘ［３］が供給される。デコード信号ｇｒｐｘ［３］がアサートされると、図６に示す全てのラッチの中から１６個の３ビットラッチ３７が選択される。選択された１６個の３ビットラッチ３７から１つの３ビットラッチ３７を一意に特定するために、デコーダ３２のデコード出力であるｔａａｘ［０：３］の各ビットｔａａｘ及びデコーダ３３のデコード出力であるｔａｂｘ［０：３］の各ビットｔａｂｘが用いられる。特定された１つの３ビットラッチ３７には、サブコードであるｇｒａｘ［０４：０６］の値が設定される（ラッチされる）。３ビットラッチ３７の出力の働きは、上述の７ビットラッチ３５の出力及び５ビットラッチ３６の出力の場合と同様である。

２ビットラッチ３８の場合、１６個の機能に対応して１６個の２ビットラッチ３８が設けられる。各２ビットラッチ３８には、デコード信号ｇｒｐｘ［２］が供給される。デコード信号ｇｒｐｘ［２］がアサートされると、図６に示す全てのラッチの中から１６個の２ビットラッチ３８が選択される。選択された１６個の２ビットラッチ３８から１つの２ビットラッチ３８を一意に特定するために、デコーダ３２のデコード出力であるｔａａｘ［０：３］の各ビットｔａａｘ及びデコーダ３３のデコード出力であるｔａｂｘ［０：３］の各ビットｔａｂｘが用いられる。特定された１つの２ビットラッチ３８には、サブコードであるｇｒａｘ［０５：０６］の値が設定される（ラッチされる）。２ビットラッチ３８の出力の働きは、上述の７ビットラッチ３５の出力及び５ビットラッチ３６の出力の場合と同様である。

０ビットラッチ３９の場合、３２個の機能に対応して３２個の０ビットラッチ３９が設けられる。そのうち１６個にはｇｒｐｘ［０］が供給され、残りの１６個にはｇｒｐｘ［１］が供給される。グループコードＡ１１乃至Ａ０９が"００１"の場合にｇｒｐｘ［１］がアサートされ、グループコードＡ１１乃至Ａ０９が"０００"の場合にｇｒｐｘ［０］がアサートされる。何れかの信号のアサートにより、何れか１６個の０ビットラッチ３９が選択される。選択された１６個の０ビットラッチ３９から１つの０ビットラッチ３９を一意に特定するために、デコーダ３２のデコード出力であるｔａａｘ［０：３］の各ビットｔａａｘ及びデコーダ３３のデコード出力であるｔａｂｘ［０：３］の各ビットｔａｂｘが用いられる。特定された１つの０ビットラッチ３９は、サブコードをラッチすることなく、出力ｔｅｓ０＃ｚのアサートにより、ラッチが特定された状態にあることを示す。なおここで信号名中の＃は、３２個の機能に対応して設けられた３２個の０ビットラッチ３９を識別する記号であり、例えば３２個の機能に対応して０乃至３１となる。

このように、３ビットラッチ３７、２ビットラッチ３８、及び０ビットラッチ３９については、１つのラッチ（１つの機能）を一意に特定するために、デコーダ３２のデコード出力、デコーダ３３のデコード出力、及びグループデコーダ３４のデコード出力が用いられる。

図７は、図６に示す２ビットラッチ３８の構成の一例を示す図である。図７の２ビットラッチ３８は、ＮＯＲ回路４０、ＮＡＮＤ回路４１、ＮＡＮＤ回路４２、インバータ４３、２つのラッチ回路４４、及び１つのラッチ回路４５を含む。各ラッチ回路４４及びラッチ回路４５は同一の回路構成であり、インバータ５０、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるトランスファーゲート５１、ＮＡＮＤ回路５２、インバータ５３、及びインバータ５４を含む。

デコーダ３２が出力するデコード信号ｔａａｘ［０：３］のうちの１ビットであるｔａａｘ、デコーダ３３が出力するデコード信号ｔａｂｘ［０：３］のうちの１ビットであるｔａｂｘ、及びグループデコーダ３４が出力するデコード信号ｇｒｐｘ［０：７］のうちの１ビットであるｇｒｐｘ（＝ｇｒｐｘ［２］）が、ＮＯＲ回路４０に供給される。これら３つの入力全てが"０"にアサートされると、図７に示される２ビットラッチ３８が一意に特定され、ＮＯＲ回路４０の出力がＨＩＧＨになる。レジスタ設定時には、ｔｅｘｉｔｚがＬＯＷ、ｔｅｎｔｚがＨＩＧＨに設定されている。従ってＮＡＮＤ回路４２の出力がＬＯＷになり、ラッチ回路４４及びラッチ回路４５においてトランスファーゲート５１がＨＩＧＨになる。その結果、２つのラッチ回路４４にはｇｒａｘ［０６：０５］の２ビットが格納され、出力ｔｓａ２＃ｚはｇｒａｘ［０６：０５］の反転信号となる。またラッチ回路４５には、グランド電位のＬＯＷが格納され、出力ｔｅｓ２＃ｚはＬＯＷが反転されＨＩＧＨとなる。

レジスタ解除時には、ｔｅｘｉｔｚがＨＩＧＨ、ｔｅｎｔｚがＬＯＷに設定される。この場合、ＮＡＮＤ回路４１の出力がＬＯＷになり、ラッチ回路４４及びラッチ回路４５においてＮＡＮＤ回路５２の出力がＨＩＧＨに設定される。これにより、ラッチ回路４４及びラッチ回路４５の出力は全てＬＯＷとなる。

図７には２ビットラッチ３８の構成を示したが、７ビットラッチ３５、５ビットラッチ３６、３ビットラッチ３７、及び０ビットラッチ３９も同様にして構成することができる。但し０ビットラッチ３９の場合には、ラッチ回路４４は不要であり、ラッチ回路４５のみを設ければよい。

図８は、本発明によるテスト機能及びオプションの設定に応じて動作するテスト回路の一例を示す図である。図８に示すテスト回路は、センスアンプ活性化タイミングを調整するテスト機能を実現する回路であり、図３の半導体記憶装置１０において例えばタイミング制御部１６等に設けられてよい。

図８のテスト回路は、デコーダ６１及び遅延回路６２乃至６５を含む。遅延回路６２乃至６５は互いに同一の回路構成であり、ＡＮＤ回路７０、ＮＡＮＤ回路７１、インバータ７２、キャパシタ７３、キャパシタ７４、抵抗７５、及び抵抗７６を含む。ＮＡＮＤ回路７１の出力信号が、インバータ７２、キャパシタ７３、キャパシタ７４、抵抗７５、及び抵抗７６からなる信号伝搬路を遅延しながら伝搬する。

デコーダ６１は、１つの２ビットラッチ３８の出力ｔｓａ２０ｚ［０］及びｔｓａ２０ｚ［１］を受け取りデコードし、デコード結果を信号ｔｗｌｓａｅｚ［０］乃至ｔｗｌｓａｅｚ［３］として出力する。指定したオプションに応じて、ｔｗｌｓａｅｚ［０］乃至ｔｗｌｓａｅｚ［３］の１つがＨＩＧＨになる。例えばｔｗｌｓａｅｚ［１］がＨＩＧＨに設定された場合、ワード線活性化を指示する信号ｍｗｌｏｎｚのＨＩＧＨパルスに応答して、遅延回路６３のＡＮＤ回路７０の出力にＨＩＧＨパルスが現れる。これに応答して、ＮＡＮＤ回路７１の出力にＬＯＷパルスが現れる。このＬＯＷパルスが遅延回路６３乃至６５を伝搬して、その分の遅延を受けた後に、センスアンプ活性化信号ｍｓａｅｏｎｚとして出力される。遅延回路６２乃至６５の１つの回路当りの遅延時間をＴＤとし、例えばｔｗｌｓａｅｚ［０］がＨＩＧＨにアサートされたときのセンスアンプ活性化信号ｍｓａｅｏｎｚがデフォールト値であるとすると、ｔｗｌｓａｅｚ［１］のアサート時には＋ＴＤのオプションとなる。またｔｗｌｓａｅｚ［２］のアサート時には＋２ＴＤのオプションとなる。また更にｔｗｌｓａｅｚ［３］のアサート時には−ＴＤのオプションとなる。

図９は、本発明によるテスト機能及びオプションの設定に応じて動作するテスト回路の別の一例を示す図である。図９に示すテスト回路は、昇圧電位ＶＰＰを調整するテスト機能を実現する回路であり、図３の半導体記憶装置１０において例えばパワー生成ユニット１７に設けられてよい。

図９のテスト回路は、デコーダ８１、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるトランスファーゲート８２乃至８５、ＰＭＯＳトランジスタ８６及び８７、ＮＭＯＳトランジスタ８８乃至８９、インバータ９１、昇圧回路９２、及び抵抗Ｒ１乃至Ｒ５を含む。ＰＭＯＳトランジスタ８６及び８７及びＮＭＯＳトランジスタ８８乃至８９は、差動増幅器を構成する。

昇圧回路９２は、昇圧回路駆動信号ｖｐｐｕｐｚのＨＩＧＨへのアサートに応答して駆動し、昇圧電位ＶＰＰを生成する。生成された昇圧電圧ＶＰＰは、直列接続される抵抗Ｒ１乃至Ｒ５からなる分圧器の一端に印加される。分圧器により昇圧電圧ＶＰＰを分圧して生成した複数の異なる電位のうち、トランスファーゲート８２乃至８５の１つが導通することにより選択された電位が、分圧電位ｎｒｖｐｐとして差動増幅器に入力される。分圧電位ｎｒｖｐｐが基準電位ｖｒｅｆよりも高くなると、差動増幅器は、インバータ９１への入力をＨＩＧＨにする。これに応じて、昇圧回路駆動信号ｖｐｐｕｐｚがＬＯＷにネゲートされる。これにより昇圧回路９２の動作を停止して、昇圧電位ＶＰＰを下降させる。逆に分圧電位ｎｒｖｐｐが基準電位ｖｒｅｆよりも低くなると、差動増幅器は、インバータ９１への入力をＬＯＷにする。これに応じて、昇圧回路駆動信号ｖｐｐｕｐｚがＨＩＧＨにアサートされる。これにより昇圧回路９２を駆動して、昇圧電位ＶＰＰを上昇させる。このフィードバック制御により、昇圧電位ＶＰＰを所定の電位に等しくなるように調整する。

デコーダ８１は、１つの２ビットラッチ３８の出力ｔｓａ２１ｚ［０］及びｔｓａ２１ｚ［１］を受け取りデコードし、デコード結果を信号ｔｖｐｐｔｒｉｍｚ［０］乃至ｔｖｐｐｔｒｉｍｚ［３］として出力する。指定したオプションに応じて、ｔｖｐｐｔｒｉｍｚ［０］乃至ｔｖｐｐｔｒｉｍｚ［３］の１つがＨＩＧＨになる。例えばｔｖｐｐｔｒｉｍｚ［３］がＨＩＧＨに設定された場合、昇圧電圧ＶＰＰを（Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）により分圧した電圧が分圧電位ｎｒｖｐｐとして、差動増幅器に供給される。この場合、昇圧電圧ＶＰＰは、ｖｒｅｆ×（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）に等しくなるように制御される。

図１０Ａ乃至１０Ｃは、本発明によるコード割り当て方法の一例を示すフローチャートである。ステップＳ１において、各機能に対して、各機能に割り当てるサブコードのビット長であるＬｅｎＳｕｂを抽出する。ステップＳ２において、全機能をＬｅｎＳｕｂでグループ化する。

ステップＳ３で、グループ数ＣｏｕｎｔＧｒｏｕｐと各グループに搭載される機能数ＣｏｕｎｔＭａｉｎを計数する。ステップＳ４で、各グループについて予想される全体のコード長（ＬｅｎＣｏｄｅ［ＬｅｎＳｕｂ］）を計算する。ここで予想される全体のコード長は、グループ数を表現するのに必要なビット数と、各グループに搭載される機能数を表現するのに必要なビット数と、サブコードのビット数との和である。即ち、
ＬｅｎＣｏｄｅ［ＬｅｎＳｕｂ］＝Ｌｏｇ_２（ＣｏｕｎｔＧｒｏｕｐ）＋Ｌｏｇ_２（ＣｏｕｎｔＭａｉｎ［ＬｅｎＳｕｂ］）＋ＬｅｎＳｕｂ
である。

ステップＳ５で、用意するコード長の初期値（ＬｅｎＣｏｄｅＵｓｅ）を設定する。ここで、コード長の初期値は、予想される全体のコード長（各グループ毎に異なる長さ）のうちの最大値である。即ち、Ｍａｘ（ＬｅｎＣｏｄｅ［ＬｅｎＳｕｂ］）として計算される。

ステップＳ６で、各グループで余るコードのビット長（ＬｅｎＣｏｄｅＲｅｓｔ）を算出する。ここで、
ＬｅｎＣｏｄｅＲｅｓｔ＝ＬｅｎＣｏｄｅＵｓｅ−ＬｅｎＣｏｄｅ［ＬｅｎＳｕｂ］
である。更にステップＳ７で、全グループをＬｅｎＣｏｄｅＲｅｓｔの小さい順にソートする。

図１１は、図１０Ａの各ステップを実行することにより得られるグループ及び各計算値を示す表である。図１１の例では、サブコードが７、５、３、２、０ビットの５つのグループが存在し、それぞれの機能数が２、４、１４、１３、３２となっている。

図１０ＡのステップＳ７の次に図１０ＢのステップＳ８において、各グループに対して、ＬｅｎＣｏｄｅＲｅｓｔビット分をＣｅｘとし、Ｃｇｒｏｕｐ、Ｃｅｘ、Ｃｍａｉｎ、Ｃｓｕｂの順でコード領域を確保する。ここで、Ｃｇｒｏｕｐはグループコードのビット領域、Ｃｍａｉｎはメインコード（グループコードを除いたメインコード）のビット領域、Ｃｓｕｂはサブコードのビット領域である。なおＣｅｘは、拡張コードである。

図１２は、図１１の例の各グループに対してステップＳ８に従い各コード領域を確保した状態を示す図である。Ｃｓｕｂのビット数はＬｅｎＳｕｂに等しい。Ｃｍａｉｎのビット数は、各グループにおいて機能数を表現するのに必要なビット数である。またＣｇｒｏｕｐのビット数は、全グループ数を表現するのに必要なビット数である。

このように、機能毎にオプションを一意に識別するサブコードのビット数として、機能毎にオプションを一意に識別可能な最小のビット数ＬｅｎＳｕｂを求め（ステップＳ１）、複数の機能のうちでサブコードのビット数ＬｅｎＳｕｂが等しいもの同士を纏めてグループ化し（ステップＳ２）、各グループに特有のビット数からなるサブコードを割り当てる第１のビット領域Ｃｓｕｂをグループ毎にビット列Ｃ１０乃至Ｃ００中に定め（ステップＳ８）、グループを一意に識別可能なグループコードを割り当てる第２のビット領域Ｃｇｒｏｕｐをビット列Ｃ１０乃至Ｃ００中に定め（ステップＳ８）、ビット列中で第１のビット領域及び第２のビット領域の何れにも割り当てられていない第３のビット領域Ｃｍａｉｎをグループ毎に機能の識別のためのメインコードに割り当てる。

図１０Ｂに戻りステップＳ９において、Ｃｇｒｏｕｐに一意にグループを識別可能な符号を割り当てる。図１３は、ステップＳ９によりグループを識別可能な符号を割り当てた状態を示す図である。

ステップＳ１０において、ＬｅｎＣｏｄｅＲｅｓｔの小さいものから順にＣｅｘを割り当て、Ｃｅｘを含める事で識別可能なグループに同一のＣｇｒｏｕｐを割り当て直す。ステップＳ１１において、Ｃｅｘの割り当てにより統合可能なグループが存在するかを判定する。判定の結果がＹｅｓの場合には、ステップＳ１０に戻り、処理を繰り返す。

図１４は、ステップＳ１０によりＬｅｎＣｏｄｅＲｅｓｔの小さいグループにＣｅｘを割り当てた状態を示す図である。Ｇｒｏｕｐ［３］にＣｅｘ＝０、Ｇｒｏｕｐ［５］にＣｅｘ＝１が割り当てられている。拡張コードＣｅｘにより、Ｇｒｏｕｐ［３］とＧｒｏｕｐ［５］とは識別可能であるので、Ｇｒｏｕｐ［３］とＧｒｏｕｐ［５］とは統合可能である。従って、Ｇｒｏｕｐ［３］とＧｒｏｕｐ［５］とに同一のＣｇｒｏｕｐの符号を割り当て直す。

図１５は、Ｇｒｏｕｐ［３］とＧｒｏｕｐ［５］とに同一のＣｇｒｏｕｐの符号を割り当て直した状態を示す図である。Ｇｒｏｕｐ［３］とＧｒｏｕｐ［５］とにＣｇｒｏｕｐの符号として"１１０"が割り当てられている。

図１６は、ステップＳ１０により更にＣｅｘを割り当てた状態を示す図である。Ｇｒｏｕｐ［２］にＣｅｘ＝１ｘ、Ｇｒｏｕｐ［０］にＣｅｘ＝０ｘｘが割り当てられている。拡張コードＣｅｘにより、Ｇｒｏｕｐ［２］とＧｒｏｕｐ［０］とは識別可能であるので、Ｇｒｏｕｐ［２］とＧｒｏｕｐ［０］とは統合可能である。従って、Ｇｒｏｕｐ［２］とＧｒｏｕｐ［０］とに同一のＣｇｒｏｕｐの符号"１００"を割り当て直してある。

図１０Ｂに戻り、ステップＳ１２で、ステップＳ１０によりＣｇｒｏｕｐに必要なビット数が減っていれば、Ｃｇｒｏｕｐのビット数を減らして再度各グループに符号を割り当てる。図１７は、ステップＳ１２に従いＣｇｒｏｕｐのビット数を減らして再度各グループに符号を割り当てた状態を示す図である。図１６の状態で、グループ統合後には３つのグループしか存在しないことが分かる。従って、Ｃｇｒｏｕｐのビット数としては２ビットあればよいことになる。従って図１７では、Ｃｇｒｏｕｐのビット数を１つ減らすことにより全体のビット長を１つ減らして、更にＣｇｒｏｕｐの符号を新たに割り当て直してある。Ｓ９からＳ１２までを繰り返すことでＣｇｒｏｕｐに最小限必要なビット数を求められる。

ステップＳ１３で、Ｃｅｘで未割り当てのビットをＣｍａｉｎとＣｓｕｂの間に移動する。図１８は、ステップＳ１３によりＣｅｘのうち未割り当てのビットをＣｍａｉｎとＣｓｕｂとの間に移動した状態を示す図である。

次に図１０ＣのステップＳ１４で、Ｃｇｒｏｕｐに未割り当てのコードがあるか否かを判定する。Ｃｇｒｏｕｐに未割り当てのコードがある場合には、ステップＳ１５で、Ｃｅｘ及びＣｍａｉｎの合計コード長が最も長いグループに対するＣｇｒｏｕｐの割り当てを１個追加し、Ｃｍａｉｎを１ビット減らす。

図１９は、ステップＳ１５の処理を実行した後の状態を示す図である。図１８において、Ｃｇｒｏｕｐの符号"００"は未割り当てである。従って、Ｃｅｘ及びＣｍａｉｎの合計コード長が最も長いグループであるＧｒｏｕｐ［０］に対して、Ｃｇｒｏｕｐの符号"００"を追加的に割り当てる。更に、Ｇｒｏｕｐ［０］のＣｍａｉｎのビット数を５から４に減らす。

ステップＳ１６で、Ｃｇｒｏｕｐ、Ｃｅｘ、Ｃｍａｉｎを一纏めにし、デコード処理し易いように境界を再設定する。図２０は、ステップＳ１６の処理を実行した後の状態を示す図である。図２０において、Ｃ０９乃至Ｃ０７はグループデコーダによるデコード処理し、Ｃ０６及びＣ０５は第１のデコーダによりデコード処理し、Ｃ０４及びＣ０３は第２のデコーダによりデコード処理することになる。

最後にステップＳ１７で、各機能に対してＣｍａｉｎ及びＣｓｕｂを割り当てる。以上でコード割り付け処理を終了する。

なお従来技術のようにメインコードとサブコードとにそれぞれ固定のビット長を割り振る場合と比較して本願発明が効果を発揮するために、サブコードのビット数が最長であるグループＧｒｏｕｐ［７］における第３のビット領域Ｃｍａｉｎのビット長は、他のグループ（例えばＧｒｏｕｐ［３］）における第３のビット領域Ｃｍａｉｎのビット長よりも短いことが好ましい。即ち、オプション数が多いグループについては、機能数が少ないことが好ましい。また同様に本願発明が効果を発揮するためには、サブコードのビット数が最長であるグループＧｒｏｕｐ［７］の第１のビット領域Ｃｓｕｂに対応するビット列中の位置（Ｃ０６乃至Ｃ００）の少なくとも一部の位置（例えばＣ０６乃至Ｃ０３）は、他のグループ（例えばＧｒｏｕｐ［３］）において第３のビット領域Ｃｍａｉｎに割り当てられていることが好ましい。

以下に、本発明の効果を従来技術との比較において説明しておく。図２１は、図５Ａ乃至５Ｅの例に対応するテスト機能及びオプションについて、メインコードとサブコードとの長さを固定とした場合のコード割り付けを示す図である。前述のように、この例では、各機能毎の異なるオプションを識別するのに７ビットのコードが必要な機能が２個、各機能毎の異なるオプションを識別するのに５ビットのコードが必要な機能が８個、各機能毎の異なるオプションを識別するのに３ビットのコードが必要な機能が１６個、各機能毎の異なるオプションを識別するのに２ビットのコードが必要な機能が１６個、各機能毎の異なるオプションを識別するのに０ビットのコードが必要な機能が３２個ある。オプション識別に必要なビット数の最大値は７であるので、固定長のサブコードとして７ビットが割り当てられる。また全体で７４個の機能が存在するので、各機能を一意に識別するために７ビットの固定長のメインコードが必要になる。結果として、メインコードが７ビット、サブコードが７ビットとなる。

図２１は、７ビットのメインコード及び７ビットのサブコードに対する各端子の割り当ての一例を示す図である。図２１において、メインコードには、アドレスビットＡ００乃至Ａ０６が割り当てられる。残りの利用可能なアドレスビットはＡ１１乃至Ａ０９であり、３ビットしか存在しない。従って更に４ビットをサブコード用に確保する必要がある。例えば、バンクアドレス信号の端子ＢＡ０及びＢＡ１に加え更に拡張用の端子Ａｘ０及びＡｘ１を用いて、サブコード用の７ビットを割り当てることができる。この場合、本発明で用いる端子数１０に比較して、１４個の端子が必要になり、大幅な端子数の増加となる。

図２２は、２回に分けてメインコードとサブコードを入力する場合のコードの端子への割り当てを示す図である。上記の場合と同様に、メインコードが７ビット、サブコードが７ビットの場合を示してある。この場合、時間的に異なるタイミングでメインコードとサブコードとを半導体記憶装置に入力するので、同一の端子にメインコードとサブコードとを割り当てることができる。図２２の例では、アドレスビットＡ００乃至Ａ０６にメインコードとサブコードとを割り当ててある。

図２３は、図２２のコード割り当ての場合の半導体記憶装置に対する信号入出力シーケンスを示す図である。まず第１のクロックサイクル（０１）において、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥを全てローにしてレジスタ設定コマンドＭＲＳを入力し、同時にアドレス端子１１に入力するアドレス信号Ａ［８：０］によりメインコード（ｃｏｄｅ１）を指定し、テスト機能を特定する。次に、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥを全てローにしてレジスタ設定コマンドＭＲＳを入力し、同時にアドレス端子１１に入力するアドレス信号Ａ［８：０］によりサブコード（ｃｏｄｅ２）を指定し、オプションを特定する。

次にＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをそれぞれＬ、Ｌ、Ｈ、及びＨにしてアクティベーションコマンドＡＣＴを入力し、同時にバンクアドレスａｂｎｋ及びローアドレスａａｃｔを入力する。次にＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをそれぞれＬ、Ｈ、Ｌ、及びＬにしてライトコマンドＷＲを入力し、同時にバンクアドレスａｂｎｋ、コラムアドレスａｗｒ、及び書込みデータｄｗｒを入力する。以上により、指定したアドレスにテスト用のデータが書き込まれる。最後に、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをそれぞれＬ、Ｌ、Ｈ、及びＬにしてプリチャージコマンドＰＲＥを入力する。以上により、指定したアドレスへのテスト用のデータ書込みが終了する。

更に、第７のクロックサイクル（０７）において、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥを全てローにしてレジスタ設定コマンドＭＲＳを入力し、同時にアドレス端子１１に入力するアドレス信号Ａ［８：０］によりメインコード（ｃｏｄｅ１）を指定し、テスト機能を特定する。次に、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥを全てローにしてレジスタ設定コマンドＭＲＳを入力し、同時にアドレス端子１１に入力するアドレス信号Ａ［８：０］によりサブコード（ｃｏｄｅ２）を指定し、オプションを特定する。

次にＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをそれぞれＬ、Ｌ、Ｈ、及びＨにしてアクティベーションコマンドＡＣＴを入力し、同時にバンクアドレスａｂｎｋ及びローアドレスａａｃｔを入力する。次にＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをそれぞれＬ、Ｈ、Ｌ、及びＨにしてリードコマンドＲＤを入力し、同時にバンクアドレスａｂｎｋ及びコラムアドレスａｗｒを入力する。最後に、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをそれぞれＬ、Ｌ、Ｈ、及びＬにしてプリチャージコマンドＰＲＥを入力する。リードコマンドから所定のレイテンシの後に、読出しデータｄｒｄが読み出される。以上により、指定したアドレスからのテスト用のデータ読出しが終了する。

このように２回に分けてメインコードとサブコードを入力する場合、書込み動作の場合と読出し動作の場合の各々について、一サイクル分の追加の処理が必要になる。従って、図２２に示すようなコード割り当ての場合、必要な端子数は減少するが、テスト動作に必要な時間が増大することになり好ましくない。

図２４は、図２１のコード割り当ての場合のテストレジスタの構成を示す図である。図２４に示すテストレジスタは、ラッチ制御ユニット１３１、デコーダ１３２、デコーダ１３３、グループデコーダ１３４、７ビットラッチ１３５、５ビットラッチ１３６、３ビットラッチ１３７、２ビットラッチ１３８、及び０ビットラッチ１３９を含む。図６の構成と異なり、各デコーダ１３２、１３３、１３４からのデコード出力が、全てのラッチに供給されている。これはメインコードを固定の７ビット長として、７ビットのメインコードのデコード結果により各ラッチを識別する構成となっているからである。従って、図６に示す本発明の場合と比較して、テストレジスタの内部における信号線数が増大することになる。

図２５は、図２２のコード割り当ての場合のテストレジスタの構成を示す図である。図２４に示すテストレジスタは、ラッチ制御ユニット１３１、デコーダ１３２、デコーダ１３３、グループデコーダ１３４、７ビットラッチ１３５、５ビットラッチ１３６、３ビットラッチ１３７、２ビットラッチ１３８、０ビットラッチ１３９、及びシフトレジスタ１４０を含む。図２２のコード割り当ての場合、異なるタイミングで同一の端子にメインコードとサブコードとを入力するので、先に入力されたコードを記憶しておくシフトレジスタ１４０が必要になる。従って、図６に示す本発明の場合と比較して、テストレジスタの内部における信号線数が増大するとともに、アドレスバス幅のレジスタが１つ追加で必要になる。

本発明の効果は、メモリとメモリコントローラとを一体化したシステム等の場合にも現れる。何故なら、メモリとメモリコントローラとの間を接続する結線は必要最小限の本数となることが好ましいからである。また本発明の効果は、半導体集積回路の試験時に顕著に現れる。メモリ等の半導体集積回路を試験する場合には、同時に複数のチップをテスタに接続し、各チップの信号入出力が必要な端子にテスタのプローブの針を接触させる。テスタのプローブの針の本数には限りがあるので、信号入出力が必要な端子の数は必要最小限であることが好ましい。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

従来の半導体記憶装置のテスト機能及びオプションの設定とコード値との関係の一例を示す図である。 本発明による半導体記憶装置のテスト機能及びオプションの設定とコード値との関係の一例を示す図である。 本発明による半導体記憶装置の構成の一例を示す図である。 半導体記憶装置にテスト動作を実行させる場合の信号入出力シーケンスを示す図である。 各機能毎の異なるオプションを識別するのに７ビットのコードが必要な機能に対するメインコードとサブコードの割り当ての一例を示す図である。 各機能毎の異なるオプションを識別するのに５ビットのコードが必要な機能に対するメインコードとサブコードの割り当ての一例を示す図である。 各機能毎の異なるオプションを識別するのに３ビットのコードが必要な機能に対するメインコードとサブコードの割り当ての一例を示す図である。 各機能毎の異なるオプションを識別するのに２ビットのコードが必要な機能に対するメインコードとサブコードの割り当ての一例を示す図である。 各機能毎の異なるオプションを識別するのに０ビットのコードが必要な機能に対するメインコードとサブコードの割り当ての一例を示す図である。 図５Ａ乃至５Ｅのコード割り当ての場合の図３に示すテストレジスタ１８の構成の一例を示す図である。 図６に示す２ビットラッチの構成の一例を示す図である。 本発明によるテスト機能及びオプションの設定に応じて動作するテスト回路の一例を示す図である。 本発明によるテスト機能及びオプションの設定に応じて動作するテスト回路の別の一例を示す図である。 本発明によるコード割り当て方法の一例を示すフローチャートである。 本発明によるコード割り当て方法の一例を示すフローチャートである。 本発明によるコード割り当て方法の一例を示すフローチャートである。 図１０Ａの各ステップを実行することにより得られるグループ及び各計算値を示す表である。 図１１の例の各グループに対してステップＳ８に従い各コード領域を確保した状態を示す図である。 ステップＳ９によりグループを識別可能な符号を割り当てた状態を示す図である。 ステップＳ１０によりＬｅｎＣｏｄｅＲｅｓｔの小さいグループにＣｅｘを割り当てた状態を示す図である。 Ｇｒｏｕｐ［３］とＧｒｏｕｐ［５］とに同一のＣｇｒｏｕｐの符号を割り当て直した状態を示す図である。 ステップＳ１０により更にＣｅｘを割り当てた状態を示す図である。 ステップＳ１２に従いＣｇｒｏｕｐのビット数を減らして再度各グループに符号を割り当てた状態を示す図である。 ステップＳ１３によりＣｅｘのうち未割り当てのビットをＣｍａｉｎとＣｓｕｂとの間に移動した状態を示す図である。 ステップＳ１５の処理を実行した後の状態を示す図である。 ステップＳ１６の処理を実行した後の状態を示す図である。 ７ビットのメインコード及び７ビットのサブコードに対する各端子の割り当ての一例を示す図である。 ２回に分けてメインコードとサブコードを入力する場合のコードの端子への割り当てを示す図である。 図２２のコード割り当ての場合の半導体記憶装置に対する信号入出力シーケンスを示す図である。 図２１のコード割り当ての場合のテストレジスタの構成を示す図である。 図２２のコード割り当ての場合のテストレジスタの構成を示す図である。

符号の説明

１０ 半導体記憶装置
１１ アドレス端子
１２ 信号端子
１３ バッファ
１４ プリアドレス制御部
１５ コマンド制御部
１６ タイミング制御部
１７ パワー生成ユニット
１８ テストレジスタ
１９ モードレジスタ
２０〜２３ バンク
２４ メモリセル配列
２５ ロー制御部
２６ コラム制御部
２７ データバススイッチ
２８ アドレス制御部
３１ ラッチ制御ユニット
３２ デコーダ
３３ デコーダ
３４ グループデコーダ
３５ ７ビットラッチ
３６ ５ビットラッチ
３７ ３ビットラッチ
３８ ２ビットラッチ
３９ ０ビットラッチ

Claims (9)

1. 複数の端子と、
   該複数の端子から入力される複数のビットのうちの一部である第１の所定数のビットにより一意に特定されると、該複数のビットから該第１の所定数のビットを除いた残りのビットのうちの少なくとも一部である第２の所定数のビットを格納する第１のラッチと、
   該複数の端子から入力される該複数のビットのうちの一部である第３の所定数のビットにより一意に特定されると、該複数のビットから該第３の所定数のビットを除いた残りのビットのうちの少なくとも一部である第４の所定数のビットを格納する第２のラッチ
   を含み、該第１の所定数と該第３の所定数とは異なり、該第２の所定数と該第４の所定数とは異なることを特徴とする半導体集積回路。
2. 該第１のラッチに格納される該第２の所定数のビット及び該該第２のラッチに格納される該第４の所定数のビットの少なくとも一方に応じた動作を実行する回路を更に含むことを特徴とする請求項１記載の半導体集積回路。
3. 該第１のラッチと該第２のラッチとは該半導体集積回路のテスト機能を指定するテストレジスタであることを特徴とする請求項２記載の半導体集積回路。
4. 該コア回路はメモリセル配列を含み、該複数の端子は該メモリセル配列のメモリセルを特定するアドレス信号を入力するアドレス端子であることを特徴とする請求項３記載の半導体集積回路。
5. 該第１の所定数のビットは該第３の所定数のビットの一部であることを特徴とする請求項１記載の半導体集積回路。
6. 該第１の所定数のビットをデコードして第１のデコード信号を出力する第１のデコーダと、
   該第３の所定数のビットのうち該第１の所定数のビットを除いた残りのビットをデコードして第２のデコード信号を出力する第２のデコーダ
   含み、該第１のラッチは該第１のデコード信号により一意に特定され、該第２のラッチは該第１のデコード信号及び該第２のデコード信号により一意に特定されることを特徴とする請求項５記載の半導体集積回路。
7. 半導体集積回路が実行可能な複数の機能の各々について１つ又は複数のオプションが存在し、該半導体集積回路の複数の入力端子から入力したコードに基づいて該半導体集積回路が１つの機能及び１つのオプションを一意に識別できるように、該複数の入力端子に対応する複数のビットからなるビット列に該コードを割り当てるコード割り当て方法であって、
   該機能毎にオプションを一意に識別する第１のコードのビット数として、該機能毎にオプションを一意に識別可能な最小のビット数を求め、
   該複数の機能のうちで該第１のコードのビット数が等しいもの同士を纏めてグループ化し、
   各グループに特有のビット数からなる該第１のコードを割り当てる第１のビット領域を該グループ毎に該ビット列中に定め、
   該グループを一意に識別可能な第２のコードを割り当てる第２のビット領域を該ビット列中に定め、
   該ビット列中で該第１のビット領域及び該第２のビット領域の何れにも割り当てられていない第３のビット領域を該グループ毎に該機能の識別のための第３のコードに割り当てる
   各段階を含むことを特徴とするコード割り当て方法。
8. 該第１のコードのビット数が最長であるグループにおける該第３のビット領域のビット長は、他のグループにおける該第３のビット領域のビット長よりも短いことを特徴とする請求項７記載のコード割り当て方法。
9. 該第１のコードのビット数が最長であるグループの該第１のビット領域に対応する該ビット列中の少なくとも一部の位置は、他のグループにおいて該第３のビット領域に割り当てられていることを特徴とする請求項８記載のコード割り当て方法。

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