KR100827772B1

KR100827772B1 - 반도체집적회로

Info

Publication number: KR100827772B1
Application number: KR1020010037923A
Authority: KR
Inventors: 도우노치아키; 타카하시츠기오; 후지사와히로키; 이소다마사노리
Original assignee: 엘피다 메모리, 아이엔씨.
Priority date: 2000-06-30
Filing date: 2001-06-29
Publication date: 2008-05-07
Also published as: TW520512B; US20020015328A1; JP2002025288A; US6538924B2; US20030095455A1; US6667905B2; KR20020002286A

Abstract

본 발명은 반도체집적회로에 관한 것으로써, 제 1 구성의 메모리셀을 가지는 제 1 기억부(11)와, 제 2 구성의 메모리셀을 가지는 제 2 기억부(20)를 구비한 반도체집적회로에 있어서, 제어신호가 입력되는 제어단자에 입력되는 신호 (CS,RAS,CAS,WE)와 상기 제 1 기억부 내의 메모리셀을 선택하기 위한 어드레스신호 (A7)가 입력되는 어드레스단자에 입력되는 신호의 적어도 일부의 제 1 조합 (CS,RAS, CAS, WE = "L", A7 = "0")에 맞게 상기 제 1 기억부에 대한 액세스(접근)가 지시되고, 상기 제어단자에 입력되는 신호와 상기 어드레스단자에 입력되는 신호의 적어도 일부와의 제 2 조합(CS,RAS, CAS,WE = "L", A7 = "1")에 맞게 제 2 기억부에 대한 액세스가 지시되도록 구성했다.

Description

반도체집적회로{A SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1 은 본 발명을 SDRAM(싱크러너스 ·다이내믹 ·랜덤 ·액세스 ·메모리)에 적용한 경우의 한 실시예의 개략구성을 나타내는 블록도이다.

도 2 는 실시예의 SDRAM에 있어서의 각종 커맨드 등에 의한 제어상태 변화의 모양을 나타내는 상태천이도이다.

도 3 은 EEFROM 동작에서 사용되는 제어 커맨드의 구성예를 나타내는 커맨드구성도이다.

도 4 는 EEFROM 액세스를 위한 제 2 커맨드체계를 이용한 경우에 있어서의 칩 내부의 제어상태 변화의 모양을 나타내는 상태천이도이다.

도 5 는 도 4 에 나타낸 것과 같은 상태천이를 가능하게 하는 커맨드의 구성예를 나타내는 커맨드구성도이다.

도 6 은 결함어드레스설정 & 비교회로의 개략구성을 나타내는 블록도이다.

도 7 은 결함어드레스설정 & 비교회로의 구성을 EEFROM셀(EC)의 구체적인 예를 나타내는 회로도이다.

도 8 은 EEFROM셀의 기록동작의 순서를 나타내는 타이밍차트이다.

도 9 는 EEPROM셀의 소거동작의 순서를 나타내는 타이밍차트이다.

도 10 은 EEPROM셀의 판독동작의 순서를 나타내는 타이밍차트이다.

도 11 은 타이머카운터를 이용하여 기록시간과 소거시간을 제어하는 경우의 동작순서를 나타내는 타이밍차트이다.

도 12 는 EEPROM셀에 대해서 공급되는 고전압의 구체적인 급전(전원공급)하는 방법의 예를 나타내는 블록도이다.

도 13 은 EEPROM셀에 대해서 공급되는 고전압의 구체적인 급전(전원공급)하는 방법의 다른 예를 나타내는 블록도이다.

도 14 는 본 발명의 다른 실시예로서, SDRAM 등의 휘발성 메모리의 일부에 외부에서 판독, 기록가능한 불휘발성메모리로서 EEPROM을 설치한 경우의 실시예를 나타내는 블록도이다.

도 15 는 본 발명의 제 3 실시예로서, EPROM셀을 이용하여 RAM 동작타이밍을 조정할 수 있도록 한 메모리의 한예를 나타내는 회로구성도이다.

도 16(A) 및 (B)는 메모리회로의 동작타이밍을 나타내는 타이밍차트이다.

도 17(A) 및 (B)는 본 발명을 적용한 반도체메모리를 탑재한 시스템의 예를 나타내는 블록도이다.

<도면의 주요부분에 대한 부호의 설명>

11 : 메모리어레이 16 : 커맨드레지스터

17 : 모드레지스터 18 : 제어회로

19 : 데이터입출력회로

20 : 어드레스설정 & 비교회로메모리컨트롤버스

40 : 메모리테스트회로 210 : EEPROM어레이

220 : EEPROM입력제어회로 230 : EEPROM출력제어회로

241 : EEPROM기록회로 242 : EEPROM판독회로

243 : EEPROM제어게이트회로 244 : EEPROM출력데이터래치회로

본 발명은 반도체집적회로에 관한 것으로, 반도체집적기술, 더 나아가서는 복수의 메모리회로를 내장한 반도체집적회로에 있어서의 커맨드(명령) 제어방식에 관한 것으로써, 예를 들면 실장후에 있어서 불량비트의 구제 및 회로의 동작타이밍조정을 가능하게 하는 경우에 적용하여 유효한 기술에 관한 것이다.

종래, RAM(랜덤 액세스 메모리) 등의 반도체메모리 혹은 메모리회로를 내장한 반도체집적회로에 있어서는, 메모리어레이에 포함되는 불량비트(결함메모리셀)를 구제하여 수율을 향상시키기 위해서, 예비 메모리열이나 메모리행 및 결함어드레스를 기억하는 어드레스설정회로 등으로 이루어지는 용장(리던던시, redundacy) 회로가 설치되고 있다. 이러한 용장회로에 있어서의 결함어드레스의 설정은, 레이저 등에 의해 프로그램가능한 휴즈를 이용하여 이루어지는 방식이 일반적이다.

상기와 같은 레이저에 의해 휴즈를 절단하여 결함어드레스 정보를 기억하여 입력어드레스와 비교하여 예비메모리행 또는 예비메모리열과 바꿔 놓는 구제방식에서는, 메모리칩을 패키지에 봉입하기 전에 휴즈를 절단해야 하기 때문에, 패키지봉입후에 발생한 불량을 구제할 수 없어서, 충분한 수율향상을 달성할 수 없다는 문 제가 있었다.

그래서, DRAM(다이내믹 · 랜덤 · 액세스 · 메모리)의 칩안에 EEPROM (Electrically Erasable Programable Read Only Memory)와 같은 불휘발성 메모리를 설치하여 결함어드레스 정보를 기억하도록 한 발명이 제안되고 있다. 이러한 구제방식을 따르면, 칩을 패키지에 봉입한 후라도 EEPOM에 결함어드레스 정보를 기록할 수 있기 때문에, 패키지 봉입후에 발생한 불량을 구제할 수 있으서, 수율을 향상시킬 수 있다.

그러나, 종래 제안되고 있는 EEPROM을 사용한 구제방식에서는, 패키지에 봉입한 후에 있어서도, EEPOM에 결함어드레스정보를 기록할 수는 있지만, 프린트배선기판(이하, 보드라고 한다) 및 모듈 등에 실장한 상태에서는 결함어드레스정보를 기록할 수 없게 되거나, EEPROM 에 기록하기 위해서 새로운 제어단자 및 EEPROM에 대한 기록, 소거에 필요한 고전압을 인가하는 전원단자가 필요하게 되어 종래의 메모리와의 호환성을 유지할 수 없게 되는 등의 과제가 있다는 것이 본 발명자의 검토에 의해서 밝혀졌다. 메모리구제방식에 대해서는 특개평 8 - 31196, 특원평 11 - 23631(대응 US Serial No. 09/493280)이 있다.

본 발명의 목적은, RAM 과 같은 메모리회로를 내장한 반도체집적회로에 있어서, 칩을 패키지에 봉입하고, 더나가서는 보드 및 모듈 등에 실장한 상태에서도 용이하게 결함어드레스 정보를 기록할 수 있으며, 이것에 의해서 메모리회로의 불량비트를 구제하여 수율향상을 도모할 수 있도록 하는데 있다.

본 발명의 다른 목적은, RAM과 같은 메모리회로를 내장한 반도체집적회로장치에 있어서, 회로의 동작타이밍을 조정하여 동작마진을 높이어 보다 신속하게 회로를 동작시킬 수 있도록 하는데 있다.

본 발명의 또 다른 목적은, 단자수를 증가시키거나 종래의 칩과 핀배치가 다르게 되어 있는 등으로 해서 칩의 호환성을 유지할 수 없게 되는 것을 회피할 수 있도록 한 반도체집적회로를 제공하는데 있다.

본 발명의 상기 및 그 외의 목적과 신규특징에 대해서는, 본 명세서의 기재 및 첨부도면으로 명백해질 것이다.

본원에서 개시되는 발명 가운데 대표적인 것의 개요를 설명하면 다음과 같다.

즉, 제 1 구성의 메모리셀을 가지는 제 1 기억부(11)와, 제 2 구성의 메모리셀을 가지는 제 2 기억부(20)와, 외부로부터 복수의 제어신호를 받기 위한 복수의 제어단자와, 상기 제 1 기억부 내의 메모리셀을 선택하기 위한 복수의 어드레스신호를 받기 위한 복수의 어드레스단자를 구비한 반도체집적회로에 있어서, 상기 제어단자에 입력되는 신호(CS, RAS, CAS, WE)와 상기 어드레스단자에 입력되는 신호의 적어도 일부(A7)와의 제 1 조합(CS, RAS, CAS, WE = "L", A7 = "0")에 맞게 상기 제 1 기억부의 동작내용이 지시되고, 상기 제어단자에 입력되는 신호와 상기 어드레스단자에 입력되는 신호의 적어도 일부와의 제 2 조합(CS, RAS, CAS, WE = "L", A7 = "1")에 맞게 상기 제 2 기억부의 동작내용이 지시되도록 구성한 것이다.

상술한 수단에 의하면, 서로 다른 구성의 메모리셀로 이루어지는 제 1 기억 부와 제 2 기억부가 동일 커맨드로 액세스가능하기 때문에, 새로운 외부제어단자를 설치하지 않아도 제 1 기억부와 제 2 기억부를 별도로 동작시킬 수 있다.

바람직하게는, 상기 제 1 조합과 제 2 조합은, 상기 제어단자에 입력되는 신호가 동일하고, 상기 어드레스단자에 입력되는 신호가 다르도록 한다. 이것에 의해서, 어드레스단자에 입력되는 신호에 의해, 제 1 기억부와 제 2 기억부에 대한 동일 커맨드에 의한 지시를 식별시킬 수 있기 때문에, 아무런 새로운 외부단자를 설치하지 않아도 제 1 기억부와 제 2 기억부를 별도로 동작시킬 수 있다.

또, 제 1 구성의 메모리셀을 가지는 제 1 기억부와, 제 2 구성의 메모리셀을 가지는 제 2 기억부와, 외부로부터 복수의 제어신호를 받기 위한 복수의 제어단자와, 상기 제 1 기억부 내의 메모리셀을 선택하기 위한 복수의 어드레스신호를 받기위한 복수의 어드레스단자를 구비한 반도체집적회로에 있어서, 상기 제 1 기억부의 동작 또는 상기 제 2 기억부의 동작이 지시된 후에 상기 제어단자에 입력되는 제언신호의 조합에 의해 규정되어 상기 제 1 기억부의 동작내용을 지시하는 커맨드와 상기 제 2 기억부의 동작내용을 지시하는 커맨드는 동일코드가 되도록 한다. 이것에 의해, 비교적 작은 제어신호의 조합을 유효하게 이용하여 제 1 기억부와 제 2 기억부를 별도로 동작시킬 수 있다.

더욱이, 제 1 구성의 메모리셀을 가지는 제 1 기억부와, 제 2 구성의 메모리셀을 가지는 제 2 기억부와, 외부로부터 복수의 제어신호를 받기 위한 복수의 제어단자와, 상기 제 1 기억부 내의 메모리셀을 선택하기 위한 복수의 어드레스신호를 받기 위한 복수의 어드레스단자를 구비한 반도체집적회로에 있어서, 상기 제어단자 에 입력되는 신호와 상기 어드레스단자에 입력되는 신호의 적어도 일부와의 제 1 조합에 맞게 상기 제 1 기억부의 동작내용이 지시되고, 상기 제어단자에 입력되는 신호와 상기 어드레스단자에 입력되는 신호의 적어도 일부와의 제 2 조합에 맞게 상기 제 2 기억부의 동작내용이 지시되는 동시에, 상기 제 1 기억부의 동작 또는 상기 제 2 기억부의 동작이 지시된 후에 상기 제어단자에 입력되는 제어신호의 조합에 의해 규정되어 상기 제 1 기억부의 동작내용을 지시하는 커맨드와 상기 제 2 기억부의 동작내용을 지시하는 커맨드는 동일코드로 한다.

이것에 의해, 서로 다른 구성의 메모리셀로 이루어지는 제 1 기억부와 제 2 기억부가 동일 커맨드로 액세스가능하기 때문에, 새로운 외부제어단자를 설치하지 않아도 제 1 기억부와 제 2 기억부를 별도로 동작시킬 수 있는 동시에, 비교적 적은 제어신호의 조합을 유효하게 이용하여 제 1 기억부와 제 2 기억부를 별도로 동작시킬 수 있다.

이 경우에도, 바람직하게는, 상기 제 1 조합과 제 2 조합은, 상기 제어단자에 입력되는 신호가 동일하고, 상기 어드레스단자에 입력되는 신호가 다르도록 한다. 이것에 의해서, 어드레스단자에 입력되는 신호에 의해, 제 1 기억부와 제 2 기억부에 대한 동일 커맨드에 의한 지시를 식별할 수 있기 때문에, 아무런 새로운 외부단자를 설치하지 않아도 제 1 기억부와 제 2 기억부를 별도로 동작시킬 수 있다.

더 바람직하게는, 상기 제 2 기억부에 기억되는 정보는, 상기 제 1 기억부의 결함어드레스정보로 한다. 이것에 의해, 제 1 기억부와 제 2 기억부가 동일 커맨드로 액세스가능하기 때문에, 패키지에 봉입한 후 또는 보드실장 후에 있어서도 결함 어드레스의 구제가 가능하여, 수율이 향상한다.

또, 상기 제 2 기억부에 기억되는 정보는, 상기 제 1 기억부의 동작타이밍에 관한 정보로 한다. 이것에 의해, 패키지에 봉입된 후에 있어서도 회로의 동작타이밍을 조정하는 것이 가능해져서, 수율이 한층 더 향상하는 동시에, 회로의 성능을 향상시킬 수 있다.

더욱이, 상기 제 2 구성의 메모리셀은 불휘발성의 메모리셀인 경우에, 통상의 전원전압을 승압하여 상기 불휘발성메모리에 대한 기록시에 사용되는 고전압을 발생하는 승압회로를 설치한다. 이것에 의해, 기록에 필요한 고전압을 인가하기 위한 외부단자를 새롭게 설치할 필요가 없어지게 된다.

또, 상기 불휘발성 메모리에 대한 기록 또는 소거시에는, 새로운 동작을 일으키지 않는 커맨드의 반복회수에 의해, 기록 또는 소거에 필요한 시간이 결정되도록 구성한다. 이것에 의해, 타이머회로 등을 새롭게 설치하지 않아도 확실하게 불휘발성메모리에 기록을 실행할 수 있도록 된다.

더욱이, 외부에서 입력되는 신호에 의해 지정되는 동작모드를 설정하는 모드레지스터를 구비한 경우에, 상기 제 1 조합과 제 2 조합의 상기 제어단자에 입력되는 신호로 결정되는 커맨드는, 상기 모드레지스터에 대한 설정을 지시하는 커맨드로 한다. 이것에 의해, 새로운 외부제어단자를 설치하지 않아도 기존의 커맨드를 이용하여 제 1 기억부와 제 2 기억부를 별도로 동작시킬 수 있다.

더욱이, 상기와 같은 구성을 가지는 반도체집적회로와, 이 반도체집적회로에 포함되는 상기 제 1 기억부에 대한 액세스를 실행하는 제 2 반도체집적회로가 한 장의 프린트배선기판 위에 탑재된 시스템에 있어서, 상기 제어단자에 입력되는 제어신호의 조합에 의해 규정되어 상기 제 1 기억부의 동작내용을 지시하는 커맨드와 상기 제 2 기억부의 동작내용을 지시하는 커맨드 체계가 공통이고, 이 공통커맨드체계를 이용하여 상기 제 2 반도체집적회로가 상기 제 2 기억부에 지시를 주도록 구성한다.

이것에 의해서, 반도체집적회로를 프린트배선기판 등의 보드 및 모듈에 실장한 후에 있어서도 제 2 기억부에 제 1 기억부의 결함어드레스정보 및 타이밍조정정보를 기록할 수가 있도록 되어서, 시스템의 신뢰성 향상 및 성능업을 도모할 수 있다.

이하, 본 발명의 가장 적합한 실시예를 도면에 의거하여 설명한다.

도 1 은 본 발명을 클럭에 동기하여 동작하는 SDRAM(싱크러너스 ·다이내믹 ·랜덤 ·액세스 ·메모리)에 적용한 경우의 한 실시예의 개략구성을 나타낸다. 이밖에, 도 1 에 나타내고 있는 회로블록은 전부, 단결정실리콘과 같은 1 개의 반도체칩 위에 형성된다. ○로 나타내고 있는 것은, 해당 반도체칩에 설치되는 외부단자로서의 패드이고, 도시되어 있는 외부단자 외에 외부에서 공급되는 전원전압이 인가되는 전원전압단자가 설치되어 있다.

도 1 의 SDRAM은, 복수의 메모리셀이 매트릭모양으로 배치된 예를 들면 4개의 뱅크로 이루어지는 메모리셀어레이(11)와, 외부에서 입력되는 어드레스데이터(이하, 어드레스라고 한다)를 멀티플렉스방식으로 내부로 포착하는 어드레스버퍼 (12)와, 상기 어드레스버퍼(12)에 의해 포착된 행어드레스를 디코드하여 메모리어레이(11) 내의 대응하는 워드선을 선택하는 행 어드레스디코더(13)와, 상기 어드레스버퍼(12)에 의해 포착된 열 어드레스를 디코드하여 메모리어레이(11) 내의 대응하는 열(비트선)을 선택하는 행 어드레스디코더(14)와, 선택된 비트선의 전위를 증폭하는 센스앰프회로(15)와, 외부에서 입력되는 칩선택신호(/CS) 등의 제어회로를 받아서 커맨드를 해석하는 커맨드디코더(16)와, 입력된 커맨드에 맞게 동작모드가 설정되는 모드레지스터(17)와, 입력된 커맨드 및 상기 모드레지스터(17)의 상태에 맞게 내부의 제어신호를 생성하는 제어회로(18)와, 상기 메모리셀어레이(11)에서 판독한 데이터를 외부로 출력하거나 외부에서 입력되는 데이터를 붙잡아서 상기 센스앰프회로에 건네주거나 하는 데이터입출력회로(19)와, EEPROM 과 같은 불휘발성 기억소자 또는 휴즈를 이용하여 결함어드레스를 기억하고 이 결함어드레스와 외부에서 입력된 어드레스를 비교하여 일치한 경우에 메모리어레이(11) 내의 예비 메모리행 (11a) 혹은 예비 메모리열(11b)를 선택시키기 위한 어드레스비교회로(20)와, 외부에서 공급되는 일정주파수의 클럭신호(CLK) 및 클럭이 유효하다는 것을 나타내는 클럭 인에이블신호(CKE)에 의거하여 내부회로를 동작시키는 클럭신호를 생성하는 클럭생성회로(21)를 구비하고 있다. 결함어드레스는 1 개가 아니라 각 메모리뱅크별로, 예비 메모리행(11a) 및 예비 메모리열(11b)의 수에 맞게 복수개(예를 들면 4개)설정할 수 있도록 구성된다.

상기 커맨드디코더(16)에 외부에서 입력되는 제어신호로서는, 칩을 선택상태로 하는 상기 칩선택신호(/CS) 이외에, 행어드레스스트로브신호(/RAS, 이하 RAS신 호라 칭한다.), 열어드레스스트로브신호(/CAS, 이하 CAS신호라 한다), 데이터의 기록동작을 지시하는 라이트인에이블신호(/WE) 등이 있다. 이들 신호가운데 부호앞에 "/" 가 붙어 있는 것은, 로(low) 레벨이 유효레벨이다라는 것을 의미하고 있다. 커맨드디코더 (16)는 이들 제어신호(/CS, /RAS, /CAS, /WE)와 어드레스신호의 일부를 디코드하여, 입력커맨드를 해석한다. 이러한 커맨드방식은, SDRAM에 있어서는 일반적이다. 게다가, 본 실시예의 SDRAM에 있어서의 커맨드로서는, 판독을 지시하는 READ커맨드, 기록을 지시하는 WRITE커맨드, 모드레지스터(17)에 대한 동작모드의 설정을 지시하는 MRS커맨드 등이 있다. 커맨드의 종류와 그것에 의한 메모리내부의 제어에 관해서는, 뒤에서 상세하게 설명한다.

또, CAS대기(Latency, 열어드레스가 엔트리되고나서 리드데이터가 출력되기 까지의 클럭사이클 수) 등을 설정할 수 있도록 구성되는 SDRAM에서는, 상기 커맨드데이터(16) 혹은 모드레지스터(17) 내에, MRS커맨드의 입력에 맞게 설정되는 CAS대기값(CL) 등을 유지하는 레지스터가 설치된다. 외부에 의해 공급되는 어드레스는, 메모리어레이(11)의 뱅크를 지정하는 뱅크어드레스(BA0,BA1)와, 뱅크 내의 메모리셀을 지정하는 제어신호(DQM)에 의거하여, 예를들면 16비트의 데이터(DQ0 ∼DQ15)를 마스크(유효)할 것인지 아닌가를 결정하도록 구성된다.

또, 특히 제한되는 것은 아니지만, 이 실시예에 있어서는, 상기 어드레스비교회로(20) 내에 결함어드레스정보를 설정하기 위한 EEPROM셀과, 설정된 어드레스와 입력어드레스를 비교하여 일치한지 아닌지를 판정하는 제 1 결함어드레스설정&비교회로(20A)와, 결함어드레스정볼르 설정하기 위한 휴즈를 포함하는 제 2 결함어 드레스설정&비교회로(20B)가 설치되어 있고, 패키지 봉입전에 검출된 결함어드레스는 휴즈를 포함하는 결함어드레스설정&비교회로(20B)에, 또는 패키지봉입 후에 검출된결함어드레스는 EEPROM을 포함하는 결함어드레스설정&비교회로(20A)에 설정할 수 있도록 구성되어 있다. 어드레스비교에 의해 일치가 검출된 경우에 예비메모리행 (11a) 또는 예비 메모리열(11b)를 선택시키는 전환제어신호를 발생하여 어드레스디코더(13) 또는 (14)에 공급하는 회로가, 제어회로(18)에 설치되어 있다.

휴즈에 의한 결함어드레스의 설정은 레이저 등에 의한 절단으로, 또는 결함어드레스설정&비교회로(20A)에 있어서의 결함어드레스의 설정은, EEPROM 기록모드시에 어드레스버퍼(12)에 의해 포착된 데이터가, 결함어드레스설정&비교회로(20A)에 EEPROM 셀의 기록데이터로서 입력되게 함으로써 실행할 수 있도록 구성되어 있다. 이것에 의해, 패키지 봉입후에 있어서도 불량비트의 구제가 가능하게 되는 동시에, EEPROM셀을 포함하는 결함어드레스설정회로만의 경우에 비교해서 회로규모가 증대하는 것을 억제할 수 있다. 또, 특별히 제한되는 것은 아니지만, 결함어드레스설정&비교회로(20A)의 EEPROM셀에서 판독된 기억데이터를 데이터입출력회로(19)에 의해 칩외부로 출력할 수 있도록 구성해도 좋다. 이것에 의해, 내부의 EEPROM셀을 칩 자신의 정보(ID) 등을 기억하는 수단으로서 이용할 수 있게 된다.

게다가, 본 실시예에 있어서는, SDRAM용으로 설치되어 있는 커맨드방식을 이용하여 결함어드레스설정&비교회로(20A)에 포함되는 EEPROM에 대한 기록이나 판독을 하도록 구성되어 있다. 구체적으로는, EEPROM셀의 기록이나 소거모드로의 이행은, SDRAM의 MRS커맨드(모드레지스터설정커맨드)를 이용하여 실시하는 것을 제 1 특징으로 하고 있다. 또, (/CS, /RAS, /CAS, /WE) 와 어드레스신호의 일부와의 조합에 의해 결정되는 MRS커맨드의 일부를 변경한 새로운 커맨드를 정의하고, 커맨드디코더(16)가 그 커맨들르 이해하고 EEPROM액세스 개시의 아이들(유휴)상태로 이행하고, 그후 SDRAM과 공통의 커맨드를 이용하여 기록이나 소거를 실행하는 것을 제 2 의 특징으로 하고 있다.

도 2 에는, 본 실시예의 SDRAM에 있어서의 각종 커맨드 등에 의한 제어상태의 변화 즉 상태천이 모양을 나타내고 있다. 도 2 를 참조하면서 각종 커맨드의 내용과 SDRM의 동작을 설명한다. 도 2 에 있어서, 원으로 둘러싸고 있는 부호는 각각의 상태를 나태고 있고, 각 상태에서 다른 상태로의 이행은 화살표방향으로만 가능하게 되어 있다. 또, 도 2 중, 얇은 선의 화살표는 거기에 부기되어 있는 커맨드가 입력됨으로써 발생하는 천이를, 굵은 화사표는 커맨드의 입력없이 자동적으로 발생하는 천이를 의미하고 있다.

구체적으로는, 도 2 의 왼쪽 아래에 나타내고 있듯이, 전원이 투입되면 "POWRE ON" 상태에서 칩내의 소정 노드(비트선을 포함한다)의 전위를 충전하는 프리차지상태("PRECHARGE")로 이행한다. 프리차지가 종료하면 자동적으로 대기상태("IDLE")(이하, 아이들상태라고 한다)로 이행한다. 아이들상태에서 리플래시커맨드(REF)가 입력되면 내부어드레스카운터(도시생략)를 사용하여 SDRAM 전체를 자동적으로 리플래시상태("AUTO REFRESH")로 이행하고, 그것이 종료하면 자동적으로 프리차지상태를 거쳐 다시 아이들상태("IDLE")로 이행한다.

이밖에, 아이들 상태에는, 모드레지스터(17)에 의해 설정되는 각종 동작모드 에서의 아이들상태가 있다. 전원투입후 최최로 이행하는 아이들상태는, 통상모드에서의 아이들상태이다. 아이들상태("IDLE")에서 모드레지스터설정커맨드(MRS)가 입력되면, 모드레지스터(17)에 그 때의 어드레스입력단자의 상태에 맞게 EEPROM의 기록, 소거 또는 테스트모드 등의 동작모드로 설정하는 모드설정상태("MODE REGISTER SET")로 이행하고, 모드설정 후에 자동적으로 아이들상태로 돌아간다.

도 2에 있어서는, 아래쪽 절반에 SDRAM의 동작모드에 있어서의 상태천이가, 위쪽 절반에 EEPROM의 동작모드에 있어서의 상태천이를 나타내고 있다. SDRAM의 리드 ·라이트는, 모드레지스터(17)가 통상모드로 설정되어 있는 상태에서 동작개시를 지시하는 액티브커맨드(ACTV)가 입력됨으로써 개시되고, 우선 행어드레스를 포착하는 행계 액티브상태("ROW ACTIVE")로 이행한다. 그후, 판독커맨드 (READ) 및 기록커맨드(WRITE)가 입력되면, 판독상태("READ") 또는 기록상태 ("WRITE")로 이행한다. 액티브상태("ROW ACTIVE")에서 클럭인에이블신호(CKE)가 로레벨로 변화되면, 다음 입력클럭을 무효화하고 액티브상태를 계속하는 서스펜드상태("ACTIVE CLOCK SUSPEND")로 이행하고, 클럭인에이블신호(CKE)가 하이레벨로 변화됨으로써 원래의 상태로 돌아간다.

또, MRS커맨드로 설정된 버스트길이가 풀페이지에 있어서 판독상태("READ") 또는 기록상태("WRITE") 중에 버스트스톱커맨드(BST)가 입력되면, 내부어드레스카운터를 이용하여 열어드레스를 갱신하면서 연속하여 판독 또는 기록을 중단하는 버스트제어가 이루어진다. 이밖에, 판독상태("READ") 또는 기록상태("WIRTE") 중에 클럭인에이블신호(CKE)가 로레벨로 변화되면, 다음 클럭을 무효화하고 판독 또는 기록상태를 중단하는 서스펜드상태("READ SUSPEND") 또는 ("WIRTE SUSPEND")로 이행하고, 클럭인에이블신호(CKE)가 하이레벨로 변화됨으로써 원래의 상태로 돌아간다. 오토프리차지가 붙은 판독커맨드(READ) 또는 오토프리차지가 붙은 기록커맨드(WRITE)가 입력되면, 버스트길이로 지정된 회수만큼 각 상태를 반복한 후, 내부에서 자동적으로 프리차지커맨드가 실행되어 아이들상태("IDLE")로 돌아간다. 이밖에, 커맨드(READ WITH AP)와 커맨드(READ)의 식별 및 커맨드(WRITE WITH AP)와 커맨드(WRITE)의 식별은, 어드레스 A10 = "1" 에 의해서 이루어진다.

또, 아이들상태("IDLE")에서 클럭인에이블신호(CKE)가 로레벨로 변화되면 저전력상태("IDLE POWRE DOWN")로 이행하고, 아이들상태("IDLE")에서 셀프리플래시개시커맨드(SR ENTRY)가 입력되면, 셀프리플래시실행상태로 이행한다. 이들 각 상태에서는, 클럭인에이블신호(/CKE)가 로레벨로 변화되고, 혹은 셀프리플래시종료커맨드(SR EXIT)가 입력됨으로써 아이들상태("IDLE")로 돌아간다.

표 1 에, 상기 SDRAM의 동작에서 사용되는 제어커맨드의 일예를 나타냈다. 표 1 은, 제어신호(CS, RAS, CAS, WE)가 표 1과 같은 로레벨("L") 또는 하이레벨("H")의 소정 조합상태를 취할 때에, 각 커맨드가 발행되는 것을 나타내고 있다. ("Address")는 각 어드레스입력단자의 내용을 나타내며, ("BA")는 뱅크어드레스를, ("CA")는 열어드레스를, ("RA")는 행어드레스를, ("A10")은 어드레스비트(A10)을, ("X")는 어드레스가 무관계하다는 것을 각각 의미하고 있다, 이밖에 표 1 에 나타내고 있는 제어커맨드는 도 2 의 상태천이도에 나타내고 있는 커맨드이며, 전부는 아니다. 표 1 에 없는 커맨드로서는, 예를들면 제어신호(CS)가 하이레벨("H")이 되는 것에 의해 칩이 비선택 상태에 있다는 것을 나타내는 커맨드 등이 있다.

CS	RAS	CAS	WE	Address	커맨드명	DRAM동작내용
L	H	L	H	BA,CA,A10	READ	판독
L	H	L	L	BA,CA,A10	WRIT	기록
L	L	H	H	BA,RA	ACTV	행어드레스활성화
L	L	H	L	BA,A10	PRE	프리차지
L	L	L	H	X	REF	리플래시
L	L	L	L	MODE	MRS	모드레지스터설정
L	H	H	L	X	BST	버스트스톱

구체적으로는 예를들면, 제어신호(CS)가 "L", (RAS)가 "H", (CAS)가 "L", (WE)가 "H" 일때는, 판독커맨드(READ)가 발행되었다고 간주하는 동시에, 그때의 뱅크어드레스(BA)에 의해 메모리어레이의 선택뱅크가 지정되고, 열어드레스(CA)에 의해 선택비트선(열)이 지정된다. 이밖에, (A10)은, 어드레스의 하위에서 11번째의 비트이고, 이 비트는 메모리어레이를 전부 프리차지할 것인지, 지정된 메모리어레이만을 프리차지할 것인지를 지시하거나, 리드, 라이트 동작후 자동적으로 프리차지상태를 실행할 것인지를 지시하기위해서 사용된다.

제어신호(CS)가 "L", (RAS)가 "L", (CAS)가 "L", (WE)가 "L" 일때는, 모드레지스터설정커맨드("RAS")가 발행되었다고 간주되는 동시에, 그때 입력되고 있는 어드레스가 모드레지스터에 포착되어, 포착된 코드전체 또는 소정비트상태에 맞게 동작모드(MODE)가 결정된다.

다음에, EEPROM의 상태천이에 대해서 설명한다.

EEPROM의 액세스모드로 이행하고 싶은 경우에는, 아이들상태("IDLE")로 소정 커맨드를 입력함으로써 이행이 가능해진다. 이밖에, 모드레지스터설정커맨드(MRS) 를 발행하여 모드레지스터에 통상의 SDRAM에 설치되어 있는 SDRAM의 동작모드를 설정하면, 동시에 EEPROM은 기록데이터의 판독을 실행한다. 그리고, 모드레지스터설정커맨드(MRS)에 의한 모드레지스터에 대한 설정이 종료하면 자동적으로 아이들("IDLE")로 돌아간다.

이 실시예에 있어서는, 아이들상태("IDLE")에서, 본 실시예에서 새롭게 준비된 EEPROM기록커맨드(EEPRG) 또는 EEPROM 소거커맨드(EPERS)가 발행되었다고 간주되면, EEPROM 기록아디들상태("PROGRAM IDLE") 또는 EEPROM 소거아이들상태("ERASE IDLE")로 이행하도록 구성되어 있다. 더구나, 이들 EEPROM 기록커맨드(EPOROG) 또는 EEPROM 소거커맨드(EPERS)는, 모드레지스터설정커맨드(MRS)를 변형한 코드, 즉, 모드레지스터설정커맨드(MRS)에서 참조되는 어드레스의 일부비트를 통상의 모드레지스터설정커맨드(MRS)의 경우와 다르도록 한 코드로 했다. 이것에 의해, 전혀 새롭게 커맨드코드를 준비할 필요가 없어진다.

더욱이, 이 실시예에 있어서는, EEPROM 기록아이들상태("PROGRAM IDLE") 또는 EEPROM 소거아이들상태("ERASE IDLE")에서, SDRAM과 공통의 액티브커맨드(ACTV)가 입력되면 EEPROM셀에 대한 기록 또는 소거를 개시하는 프로그램상태("PROGRAM") 또는 소거상태("ERASE")로 이행한다. 그리고, 프로그램상태("PROGRAM") 또는 소거상태("ERASE")에서, SDRAM과 공통의 프리차지커맨드(PRE)가 입력되면, EEPROM셀에 대한 기록 또는 소거동작을 종료하고, EEPROM 기록아이들상태("PROGRAM IDLE") 또는 EEPROM 소거아이들상태("ERASE IDLE")로 돌아가도록 구성되어 있다.

더구나, EEPROM 프로그램상태("PROGRAM") 또는 EEPROM 소거상태("ERASE")에 서는, 아무런 동작도 동반하지 않는 무조작커맨드(NOP)가 입력되면, 클럭 1 사이클 만큼 앞의 상태를 유지하도록 구성되어 있다. 이 무조작커맨드(NOP)는, EEPROM기록아이들상태("PROGRAM IDLE") 또는 EEPROM 소거아이들상태("ERASE IDLE")에서 의미가 있다. 이것에 의해서, EEPROM기록아이들상태("PROGRAM IDLE") 또는 EEPROM 소거아이들상태("ERASE IDLE")에서는, 기록 또는 소거에 필요한 제어신호의 생성 등의 준비시간을 확보할 수 있고, 또는 EEPROM프로그램상태("PROGRAM') 또는 EEPROM 소거상태("ERASE")에서는, EEPROM셀에 기록전압 또는 소거전압을 인가하는 소요시간을 확보할 수 있다.

더욱이, 이 실시예에서는, EEPROM기록아이들상태("PRGORAM IDLE") 또는 EEPROM 소거아이들상태("ERASE IDLE"), EEPROM프로그램상태("PROGRAM"), EEPROM 소거상태("ERASE")에서, 각각 모드레지스터설정커맨드(MRS)가 입력됨으로써 모드레지스터설정상태("MODE REGISTER SET")로 이행하고, 여기서 통상의 SDRAM에 설치되어 있는 SDRAM의 동작모드(SDRAM을 액세스가능)가 설정되도록 구성되어 있다. 이밖에, 모드레지스터에 동작모드가 설정되면 칩은, 자동적으로 아이들상태("IDLE")로 이행한다.

표 2 에, 상기 EEPROM 동작에서 사용되는 제어커맨드의 구성예를 나타냈다.

CS	RAS	CAS	WE	Address	커맨드명	EPPROM 동작내용
L	L	L	L	MODE	MRS	EEPROM판독
L	L	L	L	AO=0,A7=1,A5=1,Address	EPPRG	기록대기
L	L	L	L	AO=1,A7=1,A5=1,Address	EPERS	소거대기
L	H	H	H	X	NOP	앞의 상태계속
L	L	H	H	BA,PROGRAM DATA	ACTV	EEPROM기록
L	L	H	H	BA	ACTV	EEPROM소거
L	H	H	L	BA,A10	PRE	기록종료, 소거종료

표 2에 나타내고 있듯이, 제어신호(CS, RAS, CAS, WE)가 전부 로레벨("L")일 때는 모드레지스터설정커맨드(MRS)가 발행되었다고 간주되고, 이때 어드레스단자에 입력되고 있는 신호가 소정 동작모드를 나타내는 코드의 경우, 그 동작모드가 모드레지스터에 설정된다. 이것에 의해, SDRAM은 설정된 동작모드에서 대기상태가되는 동시에, EEPROM은 데이터판독동작을 실행한다.

제어신호(CS, RAS, CAS, WE)가 상기 모드레지스터설정커맨드(MRS)와 동일하게 모두 로레벨("L")로 되어 있을 때에 어드레스입력단자에 입력되어 있는 신호(A0)가 "0", (A7)이 "1", (A5)가 "1" 의 경우는, EEPROM기록커맨드(EPPRG)가 발행되었다고 간주되고, EEPROM기록아이들상태("PROGRAM IDLE")로 이행한다. 한편, 제어신호(CS, RAS, CAS, WE)가 상기 모드레지스터설정커맨드(MRS)와 동일하게 모두 로레벨("L")로 되어 있을 때에 어드레스단자에 입력되어 있는 신호(A0)가 "1", (A7)이 "1", (A5)가 "1" 의 경우는, EEPROM소거커맨드(EPERS)가 발행되었다고 간주되고, EEPROM소거아이들상태("ERASE IDLE")로 이행한다. EPPRG, EPERS 발행시의 기타 어드레스에는, 기록, 소거대상이 되는 EEPROM을 선택하는 EEPROM ADDRESS가 입력된다.

EEPROM기록아이들상태("PROGRAM IDLE")에서, SDRAM의 액티브커맨드(ACTV)와 같은 커맨드코드가 입력되면, 어드레스입력단자에 입력되어 있는 신호가 EEPROM의 기록데이터라고 간주하여 포착되고, EEPROM 소거아이들상태("ERASE IDLE")에서는 어드레스단자에 입력되어 있는 신호는 무의미한 정보(don't care)로서 무시되며, 기록 또는 소거가 실행된다. 또, 제어신호(CS)가 "L"이고 이것 이외의 신호(RAS, CAS, WE)가 전부 하이레벨("H")일 때는 무조작커맨드(NOP)가 발행되었다고 간주하여, 앞의 상태를 유지한다. 더욱이, EEPROM기록상태("PROGRAM") 또는 EEPROM소거상태("ERASE")에서, SDRAM의 프리차지커맨드(PRE)와 같은 커맨드코드가 입력되면, EEPROM기록아이들상태("PROGRAM IDLE") 또는 EEPROM소거아이들상태("ERASE IDLE")로 돌아간다.

도 3 에, 상기 EEPROM의 동작에서 사용되는 제어커맨드와 어드레스이력과의 관계를 나타냈다. 도 3에서, (A)는 EEPROM기록커맨드(EPPRG), (B)는 EEPROM 소거커맨드(EPERS), (C)는 모드레지스터설정커맨드(MRS), (D)는 액티브커맨드(ACTV), (E)는 프리차지커맨드(PRE), (F)는 무조작커맨드(NOP)의 구성을 각각 나타내고 있다.

(A)의 EEPROM기록커맨드(EPPRG)와, (B)의 EEPROM소거커맨드(EPERS)와, (C)의 모드레지스터설정커맨드(MRS)는, 제어신호(CS, RAS, CAS, WE)의 상태가 공통(전부 로레벨("L"))이 되고, 어드레스(A7)가 "0" 일때는 (C)의 모드레지스터설정커맨드 (MRS), 어드레스(A7)이 "1"에서 (A10)이 "0", (A5)가 "1" 일때는 (A)의 EEPROM기록커맨드(EPPRG) 또는 (B)는 EEPROM소거커맨드(EPERS)가 발행되었다고 간주된다. (A)의 EEPROM기록커맨드(EPPRG)와, (B)의 EEPROM소거커맨드(EPERS)의 식별은 어드레스 (A0)에서 이루어지는 동시에, 어드레스(A1 ∼ A4)가 기록대상 또는 소거대상이 되는 EPPROM의 세트(1개의 메모리뱅크에 대응하여 설치되어 있는 복수의 결함어드레스설정용 EEPROM셀의 세트)의 1개를 지정하는 정보로 간주한다. 이 커맨드에서는, A1 ∼ A4의 4비트의 정보이기 때문에 최대 16비트까지 선택가능하다.

(C)의 모드레지스터설정커맨드(MRS)의 경우, 어드레스(A0 ∼A2)가 버스트길 이를, 어드레스(A4 ∼ A6)가 CAS대기를 지시하기 위해서 사용되는 동시에, 어드레스(A8 ∼ A12)와 뱅크어드레스(BA0, BA1)은 오페레이션코드로 간주된다. 여기서, 오페레이션코드는, 지정된 버스트길이하에서 동작해야 하는 열커맨드(READ, WRITE 등)를 지시하기 위한 것이다. 이 모드레지스터설정커맨드(MRS)는, 도 3 에 나타내고 있는 다른 커맨드와 다르며 EEPROM의 동작과 직접관계하는 커맨드가 아니라, SDRAM의 동일모드(CAS대기, 버스트길이 등)의 설정이나 EEPROM의 기록, 소거동작이 종료한 후에 EEPROM을 판독동작을 거쳐 대기상태("IDLE")(SDRAM의 액세스가능)로 이행할 때에 사용되는 커맨드이다. 이밖에, 이 모드레지스터설정커맨드 (MRS)에서는, 예를들면 어드레스(A5)가 "0", (A7)이 "1" 일때에 테스트모드로 이행하도록 구성할 수 있다.

(D)의 액티브커맨드(ACTV)는, 어드레스(A0 ∼ A9)의 비트가 기록데이터로 간주되고, 뱅크어드레스(BA0,BA1)는 EEPROM의 선택어드레스로 간주된다. 이 액티브커맨드(ACTV)는, 기록도 소거도 동일하며, 앞의 상태 즉 직전에 입력된 커맨드가 EPPRG인지 EPERS인가에 따라서 실행내용이 바뀐다. (E)의 프리차지커맨드(PRE)에서는, 뱅크어드레스(BA0, BA1)만이 유효하며, (BA0, BA1)이 EEPROM의 선택어드레스 즉 어느 메모리뱅크에 대응되어 있는 결함어드레스설정용 EEPROM을 지정하는 정보로 간주된다.

이 프리차지커맨드(PRE)도, 기록과 소거도 동일하며, 앞의 상태 즉, 직전의 액티브커맨드(ACTV)의 입력전에 입력된 커맨드가 EPPRG인지 EPERS인가에 따라서 실행내용이 바뀐다. (F)이 무조작커맨드(NOP)는, 어드레스와 전혀 무관계이며, 제어 신호(CS, RAS, CAS, WE)의 상태만으로 결정된다. 모조작커맨드(NOP)를 연속하여 몇 사이클 삽입하는 것에 의해서, 기록 또는 소거시간이 결정된다.

도 4 에는, EEPROM액세를 위한 상기 실시예와는 다른 커맨드체계로 한 경우에 있어서의 칩내부의 상태천이를 나타내고 있다.

이 실시예에서는, 상기 실시예의 커맨드체계에 있어서의 EEPROM 기록커맨드(EPPRG)와 EPPROM소거커맨드(EPERS)는 없고, 대신에 EEPROM의 액세스모드로 이행하는 것을 지시하는 커맨드(EPMOD)이 설치되어 있다. 이 커맨드 (EPMOD)가 입력되면 제 1 EEPROM아이들상태("EPIDLE1")로 이행하고, 여기에 또 액티브커맨드(ACTV)가 입력되면 제 2 EEPROM아이들상태("EPIDLE2")로 이행한다. 그리고, 이 상태에서 커맨드(WRITE)가 입력되면 EPPROM의 기록상태로, 또, 커맨드 (READ)가 입력되면 EEPROM의 소거상태로 각각 이행한다.

또, 각 기록 상태와 소거상태에서는, 제 1 실시예와 동일하게 무조작커맨드 (NOP)가 소정회수 입력됨으로써, 기록 또는 소거에 필요한 시간이 확보되도록 된다. 더욱이, 제 1 실시예의 커맨드체계와 동일하게, EEPROM모드에서 모드레지스터설정커맨드(MRS)가 입력되면, 모드레지스터설정상태("MODE ERGISTER SET")로 이행한다. 그리고 여기서 SDRAM의 동작모드(SDRAM을 액세스가능)가 설정되면, EEPROM에서는 데이터의 판독을 실행한다. SDRAM의 상태천이는, 도 2 에 나타나 있는 제 1 실시에와 동일하다.

도 5 에, 도 4 와 같은 상태천이를 가능하게 하는 커맨드의 구성예를 나타냈다. 도 3과 비교하면 알 수 있듯이, 프리차지커맨드(PRE)와 무조작커맨드(NOP)는 제 1 실시예이 커맨드체계에 있어서의 프리차지커맨드(PRE)와 무조작커맨드(NOP)와 구성이 완전히 동일하며, 의미도 동일하다. EEPROM액세스모드이행커맨드(EPMOD)는, 제 1 실시예의 커맨드체계에 있어서의 EEPROM기록커맨드(EPPRG)와 EEPROM소거커맨드(EPERS)와 도일하게, 제어신호(CS, RAS, CAS,WE)로 규정되는 커맨드주요부가 모드레지스터설정커맨드와 공통(전부 로레벨("L"))으로 되고, 어드레스(A7)가 "1", (A5)가 "1", (A10, A4∼A0)가 "0" 일때에 EEPROM액세스모드이행 커맨드(EPMOD)로 간주된다.

액티브커맨드(ACTV)는, 제 1 실시예의 커맨드체계와 동일하게, 모드레지스터설정커맨드와 제어신호(CS, RAS, CAS,WE)에서 규정되는 커맨드주요부가 SDRAM의 액티브커맨드(ACTV)와 공통(CS, RAS 가 로레벨("L"), CAS, WE가 하이레벨("H"))으로 되어, 어드레스(A0 ∼ A12) 및 (BA0,BA1) 이 EEPROM의 선택어드레스와 뱅크를 지정하는 정보로 간주된다.

EEPROM모드의 커맨드(WRITE)와 (READ)는, 제 1 실시예의 커맨드체계에는 없는 커맨드이며, 각각 제어신호(CS, RAS, CAS, WE)로 규정되는 커맨드주요부가 SDRAM에 있어서의 기록커맨드(WRITE)와 판독커맨드(READ)와 공통이 된다. 단지 어드레스부의 의미가 제 1 실시예의 커맨드체계와 다르며, EEPROM모드의 기록커맨드 (WRTITE)에서는, 어드레스(A0∼A12) 및 BA0,BA1이 기록데이터라고 간주된다. 뱅크어드레스가 포함되어 있지 않은 것은, 액티브커맨드(ACTV)에서 미리 지정되기 때문이다. EPPROM모드의 소거커맨드(READ)에서는, 어드레스(A0 ∼ A12) 및 (BA0,BA1)은 무의한 정보(DON'T CARE)로 간주된다.

이상 설명한 바와 같이, 이 제 2 커맨드체계에 있어서도, EEPROM을 액세스할 수 있게 하는데, SDRAM과 공통커맨드체계를 이용하고 있으므로, 제 1 실시예에 있어서의 커맨드체계와 마찬가지로, 새로운 제어신호입력단자 등을 설치하지 않아도 EEPROM에 대한 기록이나 소거를 실행할 수 있다.

또, 종래의 RAM에 있어서의 휴즈를 이용한 결함어드레스의 설정은, 칩을 패키지에 봉입하기 전의 웨이퍼상태에서 실행하는 것이 일반적이지만, 상기 커맨드체계를 이용한 EEPROM셀에 대한 결함어드레스의 설정은, 칩을 패키지 봉입하기 전은 물론, 도 17(A)에 나타내듯이, 칩을 패키지에 봉입한 후에 테스터장치(300) 등을 이용하여 실행할 수 있다. 그리고, 칩을 패키지에 봉입하기 전과 후에서 각각 결함어드레스의 설정을 함으로써 수율을 더 한층 향상시킬 수 있다.

더구나, 상기 실시예를 적용한 SDRAM에서는, 도 17(B)에 나타내듯이, 칩을 패키지에 봉입한 메모리(100)을 보드(400) 위에 실장하여 시스템을 구성한 후에 있어서도 결함어드레스의 설정이 가능하다. 구체적으로는, CPU(410)고 CPU의 기동용프로그램 등이 격납된 프로그램ROM(320)과 주변LSI(430)와 메모리(100) 등으로 구성된 시스템에 있어서, 케이블(600)을 통해서 보드(400)와 접속된 호스트컴퓨터 (500) 등에서 보드(400)에 대해서 메모리(100) 내의 EEPROM셀에 대한 결함어드레스의 기록등을 실행하는 프로그램을 주어, CPU(410)가 그 프로그램을 실행하여, EEPRROM 기록커맨드(EPPRG)나 액티브커맨드(ACTV) 등을 버스(440)를 통해서 소정 순서에 따라서 메모리(100)에 입력함으로써 결함어드레스의 설정을 실행할 수 있다.

더욱이, 프로그램ROM(420)(플래시메모리를 내장한 CPU에서는 플래시메모리)에 격납되는 기동용 프로그램의 일부에, 메모리(100)를 테스트하는 프로그램과, 테스트에 의해 결함어드레스가 발견된 경우에는, 그것을 결함어드레스로서 메모리(100) 내의 EEPROM셀에 기록하는 커맨드열을 전송하는 프로그램을 넣어 둠으로써, 전원투입때마다 결함어드레스의 재설정을 실시하는 시스템을 구성하는 것도 가능하다.

다음에, 도 1 의 실시예에 나타내고 있는 EEPROM셀을 포함하는 제 1 결함어드레스설정&비교회로(20A)의 구성예를, 도 6을 이용하여 설명한다.

도 6 과 같이, 결함어드레스설정&비교회로(20A)는, 메모리어레이(11)의 예를 들면, 4개의 뱅크 각각에 대응하여 각각 4개의 결함어드레스를 설정가능한 EEPROM 어레이(210)와, 이 EEPROM어레이(210)에 기록데이터를 입력하는 입력제어회로(220)와, EEPROM어레이(210)에 설정되어 있는 결함어드레스와 어드레스버퍼(12)에 의해 공급되는 입력어드레스를 비교하는 출력제어회로(230)으로 구성된다.

특히 제한되는 것은 아니지만, EEPROM어레이(210)에는 10비트의 결함어드레스와 설정된 어드레스의 유효/무효비트를 기억하는 11개의 EEPROM셀(EC)로 이루어지는 EEPROM세트(211)가 1뱅크에 대해서 4개설치되어 있고, 각 EEPROM세트(211)에는 11비트의 정볼르 병렬로 입력되어 동시에 기록되는 것과 함께, 동시에 전뱅크, 전 EEPROM셀이 일괄하여 판독시킬 수 있도록 구성되어 있다.

입력제어회로(220)에는, 입력된 뱅크어드레스(BA0,BA1)에 의거하여 어느 EPPROM세트(211)에 기록데이터(어드레스 A0 ∼ A9)를 공급할 것인지를 선택하는 셀 렉터와, 기록을 실행할 때에 선택한 세트의 유무/무효비트에 기록해야 하는 유효정상태정보를 생성하는 회로와, 제어회로(18)로부터의 내부제어신호에 의거하여 SDRAM 동작시는 EEPROM기록데이터와 입력어드레스(A0 ∼ A12)의 일치/불일치를 판정하기 위해서 A0 ∼ A12를 그대로 출력제어회로(123)으로 공급하는 회로가 설치되어 있으며, 데이터의 기록 또는 소거를 세트단위로 실행하도록 구성된다. 이밖에, EEPROM셀의 소거동작은, 기록데이터 즉 EEPROM셀에 주입된 전하를 빼내는 동작으로 볼 수 있다. 따라서, 입력제어회로(220)에 소거시에는 A0 ∼ A9 의 기록데이터나 이미 EEPROM에 기록된 데이어테 관계없이, EEPROM셀에 주입된 전하를 빼내는 전압을 발생하는 회로를 설치하면 좋다.

출력제어회로(230)에는, EEPROM어레이(210)에 설정되어 있는 각 결함어드레스와 입력어드레스를 비교하여 일치/불일치를 검출하는 어드레스비교회로가 설치되어 있으며, 어드레스의 비교는 선택된 뱅크의 전체 세트에 대해서 동시에 이루어지도록 구성되어 있다. 출력제어회로(230)에서 어드레스의 일치가 검출된 경우에는, 도 1 의 제어회로(18)에 일치검출신호가 공급되며, 제어회로(18)에서 어드레스디코더(13) 또는 (14) 에 대해서 예비메모리열 또는 예비메모리행을 선택시키는 전환신호(혹은 치환어드레스)가 출력된다.

도 7 에는, 도 6의 결함어드레스설정&비교회로(20A)를 구성하는 EEPROM셀 (EC)의 회로예를 나타내고 있다.

도 7과 같이, EEPROM셀(EC)는, 기록회로(241)와 판독회로(242)와 제어게이트회로(243)와 데이터래치회로(244)로 구성되어 있다. 특히 제한되는 것은 아니지만, 이 실시예에 있어서는, 부동(floating)게이트와 제어(control)게이트를 가지는 게이트 2중구조의 MOSFET가 아니라, 제어게이트만을 가지는 통상의 MOSFET와 동일구조로 게이트절연막이 약간 두꺼운 MOSFET를 기억소자로 이용하고 있으며, 그 기억소자의 제어게이트에 전하를 축적할 것이지 아닌지로 임계값을 변화시켜서 데이터를 기억하는 구성을 구비하고 있다. 이하, 그 구성을 상세하게 설명한다. 이밖에 도 7에 있어서, MOSFET를 나타내는 기호에 바깥쪽으로 난 화살표가 붙어 있는 것은 P채널MOSFET이고, 안쪽으로 난 화살표가 붙어 있는 것은 N채널MOSFET이다.

도 7 에 있어서, 부호(Mep0, Mer0, Mg0)가 붙어 있는 3개의 MOSFET가 1비트의 데이터를 기억하는 셀이며, 데이터의 신뢰성을 높이기 위한 또 다른 1쌍의 MOSFET(Mep1, Mer1, Mg1)로 이루어지는 셀이 설치되어, 동일 데이터를 기록할 수 있도록 구성되어 있다. 그리고 각셀을 구성하는 쌍을 이루는 3개의 MOSFET는, 각각의 제어게이트가 서로 결합되어, 그 공통게이트(Fg0, Fg1)가 전위적으로 부동으로 되어 있고, 이들의 공통게이트(Fg0, Fg1)에 전하를 축적할 것인지 아닌지로 Mep0, Mer0, Mep1, Mer1의 임계값을 변화시켜서 데이터를 기억하도록 제어된다.

구체적으로는 상기 셀을 구성하는 6개의 MOSFET(Mep0, Mer0, Mg0, Mep1, Mer1, Mg1 )은 회로를 구성하는 다른 MOSFET보다도 게이트산화막이 두꺼운 고내압의 소자로 되어 있으며, 그 가운데 Mg0와 Mg1은 소스 및 드레인전극 및 기본(웰)이 서로 결합되어 제어단자(CG)에 접속됨으로써, 소자전체로서 2층게이트를 가지는 본래의 EEPROM소자에 있어서의 제어게이트의 기능을 다하도록 구성되어 있다.

상기 셀을 구성하는 MOSFET (Mep0, Mep1)의 드레인단자는 각각 통상의 MOSFET(Q0, Q1)을 통해서 기록데이터가 인가되는 기록데이터단자(PRG)에 접속되어 있으며, (Q0)와 (Q1)은 그 게이트에 전원전압(Vcc)가 인가되어 정전류소자로서 기능한다.

한편, 상기 셀을 구성하는 MOSFET (Mer0)와 (Mer1)은, 채널이 직렬이 되도록 접속되며, 이 가운데 (Mer1)의 소스단자는 접지전위(GND)에 접속되어 있는 동시에, (Mer0)의 드레인단자(노드(N1))는 판독제어용 MOSFET(Tr2)를 통해서 프리차지노드 (N2)에 접속되어 있다. 그리고, 이 프리차지노드(N2)와 접지전위 (GND) 사이에는 데이터차지용 MOSFT(Tr0)가 접속되어 있다. 또, 프리차지노드(N2)에는 이 노드의 전위를 판별하여 논리상태를 래치하는 한쌍의 인버터로 이루어지는 래치회로(244)가 접속되어 있다. 이밖에, 상기 회로로 나타내고 있는 각종단자(SL, CG, PRG)에 인가되는 전압이나 제어신호(PSG, PUS, PU)는 상기 입력제어회로(260)에 있어서, 입력커맨드나 기록데이터 등에 의거하여 생성된다.

다음에, 도 7의 EEPROM셀의 기록동작을 도 8의 타이밍차트를 참조하면서 설명한다. 이밖에, 사용하는 커맨드체계는 도 2 및 도 3 에 나타내는 제 1 실시예에서 설명한 커맨트체계이다.

EEPROM셀의 기록시에는, 우선, EEPROM세트를 선택하는 어드레스를 동반한 기록개시커맨드(EPPRG)를 입력한다(도 8의 사이클(C1)). 이것에 의해서, 결함어드레스설정&비교회로(20A)에서는, 기록대상이 되는 EEPROM세트가 선택된다. 다음 사이클(C2)에서는, 뱅크어드레스 및 기록데이터를 동반한 액티브커맨드(ACTV)를 입력한다. 그러면, EEPROM셀(EC)에서는, 기록회로(241)의 소스단자(SL)와 제어단자(CG)에 예를들면 4.1 V와 같은 고전압(Vep)이 인가되는 동시에, 기록데이터단자(PRG)에는, 기록데이터가 "0" 일 때는 전원전압(Vcc)(1.8V)이, 또 기록데이터가 "1" 일때는 접지전위(0V)가 인가된다. 또, 이때 판독회로(242)에서는, 제어신호(PSG,PUS,PU)가 하이레벨로 되게 되는 것에 의해, MOSFET(Tr2)와 (Tr0)가 온, (Tr1)이 오프되어 MOSFET(Mer0,Mer1)의 소스, 드레인단자는 접지전위에 고정되어, 비활성화상태로 된다. 그후, 무조작커맨드(NOP)가 소정사이클 이상 입력되면, 커맨드(NOP)가 입력되어 있는 동안(도 8의 사이클(C3∼Cn)), 상기 바이패스상태가 유지된다.

그결과, 기록데이터단자(PRG)에 기록데이터 "0" 에 대응하여 (Vcc)가 인가된 경우는 MOSFET(Mer0,Mer1)의 소스 ·드레인 사이에 전류는 흐르지 않고, 기록데이터 "1" 에 대응하여 0 V 가 인가된 경우는 MOSFET(Mer0,Mer1)의 소스 ·드레인 사이에 전류가 흘러서, 발생한 고온전자이 정전압(Vep)로 바이패스되고 있는 부동게이트(Fg0,Fg1)에 주입된다. 이것에 의해서 MOSFET(Mep0,Mep1) 및 (Mer0,Mer1) 은 임계값이 높은 상태로 된다. 그리고, 최후에 프리차지커맨드(PRE)가 입력(사이클 (Cn+1))되면, 기록회로(241)의 소스단자(SL)와 제어단자(CG) 및 기록데이터단자 (PRG)가 접지전위로 변화되어, 기록동작이 종료한다.

다음에, 도 7 의 EEPROM셀의 소거동작을 도 9 의 타이밍차트를 참조하면서 설명한다.

EEPROM셀의 소거시에는, 우선, EEPROM세트를 선택하는 어드레스를 동반한 소거개시커맨드(EPERS)를 입력한다(도 9의 사이클(C1)). 이것에 의해서 결함어드레스설정&비교설정회로(20A)에서는, 기록대상이 되는 EEPROM세트가 선택된다. 다음 사 이틀(C2)에서는, 뱅크어드레스를 동반한 액티브커맨드(ACTV)를 입력한다. EEPROM셀(EC)에서는 기록회로(241)의 소단자(SL)에 고전압(Vep)가, 또 제어단자 (CG)에 접지전위가 인가되는 동시에, 기록데이터단자(PRG)에는 전원전압(Vcc)이 인가된다. 또, 이때 판독회로(242)에서는, 제어신호(PSG,PUS,PU)가 하이레벨로 되는 것에 의해, MOSFET(Tr2)와 (Tr0)가 온, (Tr1)이 오프되어 MOSFET(Mer0,Mer1)의 소스, 드레인단자는 접지전위로 고정되되어, 비활성화상태로 된다. 그후, 무조작커맨드(NOP)가 소정 사이클 이상 입력되면, 커맨드(NOP)가 입력되어 있는 동안(사이클 (C3∼Cn)), 상기 바이패스상태가 유지된다.

그결과, 소스단자(SL)에 고전압(Vep)이, 또 기록데이터단자(PRG)에는 (Vcc)가 인가되고, 제어단자(CG)에 접지전위가 인가되기 때문에, MOSFET(Mep0,Mep1)의 게이트절연막을 통하여, 부동게이트(Fg0,Fg1)에 축적되어 있는 고온전자가 터널현상으로 소스단자(SL)측으로 빠져나간다. 이것에 의해서 MOSFET(Mep0,Mep1) 및 (Mer0,Mer1)은 임계값이 낮은 상태로 된다. 그리고, 최후에 프리차지커맨드(PRE)가 입력(사이클(Cn+1))되면, 기록회로(241)의 소스단자(SL)과 기록데이터단자(PRG)가 접지전위로 변화되어, 소거동작이 종료한다.

다음에, 도 7 의 EEPROM셀의 판독동작을 도 10의 타이밍차트를 참조하면서 설명한다.

EEPROM데이터의 판독시에는, 모드레지스터설정커맨드(MRS)를 입력한다. 이것에 의해서, 결함어드레스설정&비교회로(20A)에서는, 모든 뱅크의 모든 EEPROM세트의 EEPROM셀(EC)에 있어서, 기록회로(241)의 소스단자(SL)및 기록데이터단자(PRG) 에 접지전위가 인가되는 동시에, 제어단자(CG)에는 전원전압(Vcc)가 인가된다. 또, 이때 판독회로(242)에서는, 우선 제어신호(PU)가 로레벨로 변화되어 MOSFET (Tr0)가 오프된 상태에서 음의 제어펄스(PUS)가 인가되어 MOSFET(Tr1)이 온이되어 노드(N2)가 프리차지된다.

그리고, 최후에 양의 제어펄스(PSG)가 인가되는 것에 의해 MOSFET(Tr2)가 온이된다. 이때, MOSFET(Mer0,Mer1)의 게이트에 전자가 주입되어 있는 임계값이 높기 때문에 (Mer0,Mer1)에 전류가 흐르지 않고, 노드(N2)의 전위(Vcc)를 유지하기 위한 그 논리상태의 반전데이터가 데이터래치회로(244)에 래치되고, 데이터 "0" 이 판독된다. 한편, MOSFET(Mer0,Mer1)의 게이트에 전자가 주입되어 있지 않는 경우에는 임계값이 낮은 상태이기 때문에 (Mer0,Mer1)에 전류가 흘르고, 노드(N2)의 전위는 접지전위까지 내려가 그 논리상태의 반전데이터가 데이터래치회로(244)에 래치되고, 데이터 "1" 이 판독된다.

이밖에, 도 7 의 EEPROM셀에서는, 데이터의 판독을, 전원투입후 등의 MRS커맨드발행시에 1 번만을 실시하여 데이터래치회로(244)에 래치해 둠으로써, 그 후에는 데이터래치회로(244)에서 데이터를 출력시키도록 구성되어 있다. 이것에 의해서 EEPROM의 판독동작회수를 줄이고, 부동게이트에서의 전하의 누설(리크) 즉 기억정보의 열화를 방지할 수 있다.

그런데, 상기 실시예에 있어서는, EEPROM기록시간과 EEPROM소거시간을, 무조작커맨드(NOP)를 삽입하는 사이클 수로 제어하도록 한 경우를 설명했지만, 칩내부에 클럭(CLK)를 계수하는 타이머카운터를 설치하여 기록시간과 소거시간을 제어하 도록 구성해도 좋다. 도 11에는, 타이머카운터를 이용하여 기록시간과 소거시간을 제어하는 경우의 타이밍을 타나내고 있다. 이 타이머카운터는 예를 들면 도 1의 제어회로(18) 등에 설치된다.

이 실시예에서는, 우선 EEPROM세트를 선택하는 어드레스를 동반한 기록개시커맨드(EPPRG)를 입력한다(도 11의 사이클(C1)). 이것에 의해서 결함어드레스설정&비교회로(20A)에서는, 기록대상이 되는 EEPROM세트가 선택된다. 다음 사이클(C2)에서는, 뱅크어드레스 및 기록데이터를 동반한 액티브커맨드(ACTV)를 입력한다. 그러면, EEPROM셀(EC)에서는, 기록회로(241)의 소스단자(SL)과 제어단자(CG)에 고전압(Vep)이 인가되는 동시에, 기록데이터단자(PRG)에는 기록데이터에 따라서 "0" 일 때는 전원전압(Vcc)이, 또 기록데이터가 "1" 일때는 전위전압(0V)이 인가된다.

또, 타이머카운터에서는, 클럭(/CLK)의 펄스를 계수하여 카운터값이 상승한다. 그리고, 카운터값을 소정값(n)이 된시점에서 타이머카운터에서 오버플로우신호가 출력되며, 제어회로(18)은 기록회로(241)의 소스단자(SL)와 제어단자(CG) 및 기록데이터단자(PRG)를 접지전위로 변화시키고, 기록동작을 종료시킨다. 소거동작도 거의 동일하다. 이밖에, 타이머카운터가 계수하는 값은 미리 설계시에 정해두도록 한다. 또, 타이머카운터가 계수하는 값을 커맨드에 의해 조정할 수 있도록, 별도의 타이머카운터설정용의 커맨드와 설정회로(레지스터)를 준비해 두도록 해도 좋다. 더욱이, 타이머카운터가 계수하는 값을 커맨드에 의해 조정(설정)할 수 있도록 하는 대신에, 휴즈를 포함하는 설정회로를 별개로 설치하여 실행하도록 구성하 는 것도 가능하다.

더욱이, 상기 타이머카운터도 무조작커맨드(NOP)도 이용하지 않고 EEPROM기록시간 및 소거시간을 보증하는 방법으로서, 예를 들면, SDRAM의 리플래시를 제어하는 CPU 혹은 메모리컨트롤러로부터의 리플래시커맨드를 이용하는 방법도 생각할 수 있다. 이경우, CPU나 컨트롤러는 리플래시타이머를 구비하고 있으므로, EEPROM의 기록커맨드입력시에 CPU측의 리플래시타이머를 기동하는 동시에, 미리 타이머설정값으로서 기록 혹은 소거 소요시간을 설정해 두고, 리플래시타이머가 타임업했다면 리플래시커맨드를 입력하도록 CPU측을 구성해 둔다.

한편, EEPROM을 제어하는 입력제어회로(220)는, 기록개시커맨드(EPPRG) 및 액티브커맨드(ACTV)의 입력후, 리플래시커맨드(REF)가 입력되었다면 기록을 종료하도록 구성해 둔다. 소거도 동일하다. 이러한 기록 혹은 소거의 소요시간설정방법은, 칩이 패키지에 봉입되어, 보드에 실장된 후에 EEPROM의 기록 혹은 소거를 실행할 수 있도록 하는 경우에 유효하다. 또, 이 경우, 커맨트디코더(16) 혹은 입력제어회로(220)는, 액티브커맨드(ACTV) 등에 의해 기록 또는 소거가 개시된 후에는, 리플래시커맨드(REF)가 입력되기까지, 다른 커맨드가 입력되어도 동작을 중단하지 않도록 구성되는 것이 바람직하다.

도 12 및 도 13에는, 상기 EEPROM셀에 대해서 공급되는 고전압의 구체적인 급전방법을 나타내는 것이다. 이가운데 도 12 는, 칩내에 외부전원(Vdd)을 받아서 승압하는 차지펌프 등의 승압회로로 이루어지는 EEPROM용 전원전압(Vep)의 생성회로(30)을 설치하도록 한 실시예이다. 이 실시예에 따르면, EEPROM전용의 전원단자 를 설치할 필요가 없고, 외부단자수를 절약할 수 있다는 이점이 있다.

도 13 은, 칩에 미사용의 외부단자 즉, NC핀(40)이 있는 경우에, 그것을 이용하여 EEPRO용 전원전압(Vep)를 외부에서 공급하도록 한 실시예이다. 이경우, 칩내부에 EEPROM에 고전압을 인가하는 타이밍을 제어하는 회로(50)를 설치함으로써, 칩외부로부터는 고전압을 인가한 채로 할 수 있다. 이 실시예에 따르면, 내부에 승압회로를 설치할 필요가 없으므로 칩사이즈의 증대를 억제할 수 있다. 또, 원래 있는 외부단자를 이용하고 있으므로, 새로운 단자를 설치할 필요가 없다는 이점이 있다.

더욱이, 상기 실시예의 SDRAM과 같은 반도체메모리에 있어서는, 보드실장전에 통상의 전원단자에 고전압을 인가하여 동작시키는 번인테스트가 실행되기 때문에, 그 번인용의 고전압과 동일 전압을 인가하고 또는 테스트모드를 이용하여 EEPROM셀의 기록소거를 실시할 수 있도록 구성하는 것도 가능하다. 이와 같이 하면, SDRAM동작시는 번인용 고전압을 이용하지 않도록 구성되어 있는 반도체메모리에 있어서, 내부승압회로도 새로운 외부단자도 설치하지 않아도, EEPROM셀의 기록 소거를 실시할 수 있다는 이점이 있다.

이상, EEPROM셀을 이용하여 SDRAM의 결함어드레스를 설정하도록 한 경우의 실시예에 대해서 설명했지만, 다음에, 본 발명의 다른 실시예로서, SDRAM 등의 휘발성메모리의 칩위에, 외부에서 판독 및 기록이 가능한 불휘발성메모리로서 EEPROM을 설치한 경우의 실시예를 도 14를 이용하여 설명한다.

도 14의 메모리는 도 1의 메모리와 거의 동일한 구성을 가지고 있으며, (11) 은 RAM셀 등으로 이루어지는 휘발성메로리어레이이고, (25)는 도 6에 나타내고 있는 EEPROM어레이(210)으로 이루어지는 불휘발성의 EEPROM부이다. 또, (20B)는 도 1과 동일하게 메모리어레이(11)의 결함어드레스를 설정하기 위한 휴즈를 포함하는 결함어드레스설정&어드레스비교회로이다. 도 1 의 실시예와 도 14의 실시예의 상위점은, 도 14의 실시예에 있어서는, EEPROM부(25)의 데이터를 메모리어레이(11)의 소정영역(이하, 캐시영역이라 한다)(11A)로 전송하여 기억시키는 동시에, 역으로 메모리어레이(11)의 캐시영역(11A)의 데이터를 EEPROM부(25)로 전송하여 기억시킬 수 있는 구성이 설치되어 있다는 점에 있다.

이러한 데이터전송은, 상기 실시예에서 설명한 커맨드체계를 이용하여, EEPROM기록커맨드(EPPRG)나 액티브커맨드(ACTV) 등을 이용하는 것에 의해 실시할 수 있다. 이 경우, 최초의 데이터기록은 제 1 실시예와 동일하게 어드레스의 일부를 이용하여 실시해도 좋지만, 메모리어레이(11)의 캐시영역(11A)에 기록데이터를 넣어두고 나서 EEPROM부(25)로 전송, 기억시키도록 해도 좋다.

이 실시예의 메모리는, EEPROM부(25)의 기억데이터를 빈번하게 참조하거나 다시쓰기를 하고 싶거나 하는 경우에 유효한데, 특히, 데이터의 다시쓰기가 많은 시스템에서는 전원투입시에 EEPROM부(25)의 기억데이터를 캐시영역(11A)로 전송하여 기억시켜 두고, 통상의 액세스는 캐시영역(11A)에 대해서 실시하고, 전원차단 즉 시스템종료시에 캐시영역(11A)의 데이터를 EEPROM부(25)로 전송하여 일괄하여 기억시키도록 할 수 있다. 즉, 통상의 EEPROM에 대한 기록, 판독은, SDRAM의 메모리셀을 이용한 캐시영역에서 이루어지고, 외부로부터의 액세스는 SDRAM의 메모리에 대한 액세스와 완전히 동일하다는 것을 가능하게 한다. 이것에 의해, EEPROM부(25)의 데이터판독 기록시간을 짧게하는 동시에, EEPROM부(25)의 다시쓰기회수를 줄여서 특성열화를 억제할 수 있다.

또, EEPROM부(25)를 데이터입출력회로(19)에 접속시키고, 외부에서 EEPROM부(25)로 데이터를 직접기록할 수 있는 동시에 데이터단자에서 외부로 EEPROM부(25)의 데이터를 직접판독시킬 수 있도록 구성해도 좋다.

다음에, 본 발명의 제 3 실시예로서, EPROM셀을 이용하여 RAM의 동작타이밍을 조정할 수 있도록 한 메모리에 대해서 설명한다.

도 15에는, RAM의 구체적인 구성예를 나타내고 있다. 이 실시예의 RAM(110)은, 복수의 메모리셀(MC)이 매트릭모양으로 배치된 메모리어레이(111), 입력된 어드레스신호를 래치하는 어드레스래치회로(112), 행어드레스신호를 디코드하여 이것에 대응한 메모리어레이내의 1개의 워드선(WL)을 선택하는 행어드레스디코더(113), 입력된 열어드레스신호를 디코드하여 메모리어이 내의 비트선(BL, /BL)을 선택하는 열어드레스디코더(114), 기록펄스 등을 생성하는 펄스생성회로(115), 펄스생성회로 (115)에 의해 생성된 신호를 지연하여 메모리어레이 내의 센스앰프의 활성화신호(φsa)를 생성하는 타이밍회로(116), 펄스생성회로(115)나 타이밍회로 (116)에 대한 타이밍조정정보를 설정하는 타이밍설정회로(117a, 117b), 펄스생성회로(115)에 의해 생성된 신호에 의거하여 메모리어레이내의 공통데이터선 (CDL, /CDL)의 프리차지신호(φp)를 생성하는 타이밍회로(119) 등으로 구성되어 있다.

메모리어레이(111)는, 메모리어레이내의 선택된 한쌍의 비트선을 공통데이터 선(CDL, /CDL)에 접속시키는 열스위치(CSW), 메모리셀에서 공통데이터선(CDL, /CDL) 위에 판독된 데이터신호를 증폭하는 센스앰프(SA), 센스앰프(SA)에 의해 증폭된 리드데이터를 래치하는 데이터래치회로(DLT), 리드 ·라이트제어신호(WE)와 라이트데이터(WD)에 의거하여 선택메모리셀에 대한 데이터기록을 실시하기 위한 라이트앰프(WA), 라이트데이터(WD)나 리드 ·라이트제어신호(WE)를 포착하는 입력회로(IBF)등으로 구성되어 있다.

상기 타이밍회로(116)은, 예를들면, 가변지연회로(DLY)를 구비하고, 타이밍설정회로(117b)로부터의 신호에 의해, 가변지연단회로(DLY)에 있어서의 지연량이 결정되는 것에 의해 센스앰프활성화신호(φsa)의 타이밍을 조정할 수 있도록 구성된다. 또, 펄스생성회로(115)도, 가변지연회로를 가지는 일발펄스생성회로 등으로 이루어지고, 타이밍설정회로(117a)로부터의 신호에 의해 가변지연회로에 있어서의 지연량이 결정되는 것에 의해 기록펄스폭을 조정할 수 있도록 구성된다.

도 15에 나타낸 SDRAM에 있어서는, 도 16(A)와 같이, 워드선(WL)을 선택레벨로 상승시키면 비트선(BL, /BL)의 전위차가 넓어지기 시작하여, 적당한 타이밍에서 활성화신호(φsa)를 상승시켜 센스앰프(SA)의 동작을 개시시키면 비트선(BL, /BL)의 전위차가 증폭되고, "0" 또는 "1"의 데이터가 확정한다. 실제의 디바이스에서는, 소자의 특성편차에 의해 센스앰프(SA)에 오프셋전압이나 오프셋전류가 발생하고, 이것에 의해서 비트선(BL, /BL)의 전위차가 작아질 때, 즉 워드선 상승후의 시간이 빨라졌을 때 센스앰프(SA)를 활성화시키면 역방향으로 전위차가 증폭되는 것과 같은 오동작이 발생할 우려가 있다. 한편, 이러한 오동작을 확실하 레 회피하기 위한 센스앰프(SA)를 활성화시키는 타임을 늦추어서 마진을 크게하면 판독시간의 열화에 연결된다.

따라서, 각각의 RAM의 실력에 맞게 센스앰프(SA)의 활성화타이밍을 조정하는 것이 바람직하다. 본 실시예의 RAM매크로셀에 있어서는, 전술한 바와 같이, 그와 같은 센스앰프활성화신호(φsa)타이밍의 조정을, EEPROM을 포함하는 타이밍설정회로(117b)를 이용하여 실시할 수 있도록 구성되어 있다. 구체적인 조정방법은, 예를들면 타이밍설정회로(117b)에 적당한 조정신호(TC2)를 생성시키기 위한 데이터를 기록하고 테스를 하고, 이것을 몇차례정도 타이밍을 틀리게 하여 반복함으로써, 최적 타이밍을 검출하고, 그와 같은 타이밍이 얻어진 타이밍설정회로(117b)에 설정함으로써 자동적으로 센스앰프활성화신호(φsa)의 타이밍조정을 실시하게 할 수 있다.

다음에, 기록펄스폭의 조정에 대해서 설명한다. 라이트앰프(WA)에 의한 선택메모리셀로의 데이터 기록은 워드선(WL)이 선택레벨로 되어 있는 사이에 종료해야 한다. 도 16(B)를 참조하면 알 수 있듯이, 만일에 기록펄스폭이 짧고 라이트앰프(WA)에 의한 선택메모리셀로의 데이터 기록이 종료하기 전에 워드선(WL)이 비선택레벨로 변화되어 버리면, 기억데이터를 반전하고 싶은 경우에 반전하기 전에 선택메모리셀의 데이터입력단자가 닫혀버려 나중기록이 발생할 염려가 있다. 또, 반대로 기록펄스를 길게하여 마진을 너무 크게 하면, 사이클시간은 클럭에 의해서 결정되어 있기 때문에 다음동작개시까지의 시간이 짧아지고, 타이밍회로(119)에 의한 프리차지시간이 짧아지어 비트선이 소망레벨까지 회복하지 않는 사이에 다 음 동작이 개시되어, 오동작을 일으키고 만다. 이것을 회피하기 위한 클럭의 주기를 늘려서 사이클 시간을 길게 설정하면 RAM의 성능이 저하하게 된다.

따라서, 각각의 RAM의 실력에 맞게 기록펄스폭을 조정하는 것이 바람직하다. 본 실시예의 RAM에 있어서는, 전술한 바와 같이, 그와 같은 기록펄스폭의 조정을, 타이밍설정회로(117a)를 이용하여 실행할 수 있도록 구성되어 있다. 구체적인 조정방법은, 전술한 센스앰프의 활성화신호(φsa)의 타이밍조정과 동일하기 때문에 상세한 설명은 생략한다.

이밖에, 상기 실시예에 있어서는 타이밍조정의 대상으로서 센스앰프의 활성화신호(φsa)의 타이밍과 기록펄스폭을 예를 들어 설명했지만, 조정하는 대상이 되는 메모리내부의 신호의 타이밍으로서는, 그것 이외에도 예를 들면 (1) 열스위치 등 Y계선택신호의 비선택타이밍, (2) 비트선, 센스앰프, 센스앰프 후단의 디바이스등의 동등개시타이밍, (3) 비트선, 센스앰프, 센스앰프의 후단의 디바이스 등의 동등종료타이밍, (4) 기록 후 및 판독 후의 각각에 있어서의 (4), (5)의 타이밍, (5) 어드레스래치회로(112)의 셋업, 홀드시간, (6) 출력데이터래치(DLT)의 래치타이밍 등이 있으며, 이들 모두 혹은 몇개를 조정가능하게 하는 것에 의해, 메모리액세스간이나 사이클시간의 단축에 의한 메모리의 고속화를 한층 더 도모할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을, 실시예에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능하다는 것은 말할 필요도 없다. 예를 들면, 결함어드레스설정회로나 센스앰프회로의 활성화타이밍 등을 조정하는 설정회로를 구 성하는 회로로서, 도 7 에 나타낸 것과 같은 구성의 MOSFET셀 대신에, 부동게이트와 제어게이트를 가지는 2층 게이트구조의 MOSFET로 이루어지는 일반적인 불휘발성 기억소자를 이용하도록 하여도 좋다.

또, 본 발명은, 결함어드레스의 설정회로나 타이밍의 설정회로 이외에, 예를들면, SDR(싱글데이터레이트)방식과, DDR(더블데이터레이트)방식에서도 동작가능하게 구성된 SDRAM에 있어서의 방식설정 등, 종래에는 본딩옵션 등으로서 준비되어 불가역적으로 되어 있던 칩을 가진 커다란 기능 혹은 사양의 전환과 같은 하드웨어의 설정회로로서도 이용할 수 있다. 더욱이, 실시예에 있어서는, SDRAM과 EEPROM 이라는 서로 다른 구성의 메모리셀로 이루어지는 2종류의 기억부를 가지는 반도체메모리에 적용한 경우를 설명하였지만, 본 발명은 각각 구성이 다른 메모리로 이루어지는 3종류이상의 기억부를 가지는 경우에도 적용할 수 있다.

이상의 설명에서는, 본 발명자에 의해서 이루어진 발명을 그 배경이 된 이용분야인 SDRAM과 같은 휘발성 반도체메모리에 EEPROM과 같은 불휘발성 메모리를 설치한 것에 적용한 경우에 대해서 설명했지만, 본 발명은 그것에 한정되는 것이 아니라, 2 종류 이상의 메모리회로를 내장한 반도체집적회로 전반에 이용할 수 있다.

본원에 있어서 개시되는 발명가운데 대표적인 것에 의해서 얻을 수 있는 효과를 간단하게 설명하면 다음과 같다.

즉, 서로 다른 구성의 메모리셀로 이루어지는 2 이상의 기억부가 동일커맨드 로 액세스가능하기 때문에, 새로운 외부제어단자를 설치하지 않아도 복수의 기억부를 별도로 동작시킬 수 있다.

또, RAM과 같은 메모리회로를 내장하고 있는 경우에, 칩을 패키지에 봉입하고, 더나가서는 보드나 모듈 등에 실장한 상태에서도 용이하게 결함어드레스를 기록할 수 있고, 그것에 의해서 메모리회로의 불량비트를 구제하여 수율을 향상시킬 수 있는 동시에, 회로의 동작타이밍을 조정하여 동작마진을 높이고 또한 보다 고속으로 회로를 동작시킬 수 있는 반도체집적회로를 얻을 수 있다.

Claims

삭제
제 1 구성의 메모리셀을 가지는 제 1 기억부와,

제 2 구성의 메모리셀을 가지는 제 2 기억부와,

외부로부터 복수의 제어신호를 받기 위한 복수의 제어단자와,

상기 제 1 기억부 내의 메모리셀을 선택하기 위한 복수의 어드레스신호를 받기 위한 복수의 어드레스단자를 구비하고,

상기 제어단자에 입력되는 신호와 상기 어드레스단자에 입력되는 신호의 적어도 일부와의 제 1 조합에 맞게 상기 제 1 기억부의 동작내용이 지시되고,

상기 제어단자에 입력되는 신호와 상기 어드레스단자에 입력되는 신호의 적어도 일부와의 제 2 조합에 맞게 상기 제 2 기억부의 동작내용이 지시되도록 구성되고,

상기 제 1 조합과 제 2 조합은, 상기 제어단자에 입력되는 신호가 동일하고, 상기 어드레스단자에 입력되는 신호가 다른 것을 특징으로 하는 반도체집적회로.
제 1 구성의 메모리셀을 가지는 제 1 기억부와,

제 2 구성의 메모리셀을 가지는 제 2 기억부와,

외부로부터 복수의 제어신호를 받기 위한 복수의 제어단자와,

상기 제 1 기억부 내의 메모리셀을 선택하기 위한 복수의 어드레스신호를 받기 위한 복수의 어드레스단자를 구비하고,

상기 제 1 기억부의 동작 또는 상기 제 2 기억부의 동작이 지시된 후에 상기 제어단자에 입력되는 제어신호의 조합에 의해 규정되어 상기 제 1 기억부의 동작내용을 지시하는 커맨드와 상기 제 2 기억부의 동작내용을 지시하는 커맨드는 동일 코드인 것을 특징으로 하는 반도체집적회로.
제 1 구성의 메모리셀을 가지는 제 1 기억부와,

제 2 구성의 메모리셀을 가지는 제 2 기억부와,

외부로부터 복수의 제어신호를 받기 위한 복수의 제어단자와,

상기 제 1 기억부 내의 메모리셀을 선택하기 위한 복수의 어드레스신호를 받기 위한 복수의 어드레스단자를 구비하고,

상기 제어단자에 입력되는 신호와 상기 어드레스단자에 입력되는 신호의 적어도 일부와의 제 1 조합에 맞게 상기 제 1 기억부의 동작내용이 지시되고,

상기 제어단자에 입력되는 신호와 상기 어드레스단자에 입력되는 신호의 적어도 일부와의 제 2 조합에 맞게 상기 제 2 기억부의 동작내용이 지시되는 동시에,

상기 제 1 기억부의 동작 또는 상기 제 2 기억부의 동작이 지시된 후에 상기 제어단자에 입력되는 제어신호의 조합에 의해 규정되어 상기 제 1 기억부의 동작내용을 지시하는 커맨드와 상기 제 2 기억부의 동작내용을 지시하는 커맨드는 동일코드인 것을 특징으로 하는 반도체집적회로.
청구항 4 에 있어서,

상기 제 1 조합과 제 2 조합은, 상기 제어단자에 입력되는 신호가 동일하고, 상기 어드레스단자에 입력되는 신호가 다른 것을 특징으로 하는 반도체집적회로.
청구항 4 또는 5 에 있어서,

상기 제 2 기억부에 기억되는 정보는, 상기 제 1 기억부의 결함어드레스정보인 것을 특징으로 하는 반도체집적회로.
청구항 4 또는 5 에 있어서,

상기 제 2 기억부에 기억되는 정보는, 상기 제 1 기억부의 동작타이밍에 관한 정보인 것을 특징으로 하는 반도체집적회로.
청구항 4 또는 5 에 있어서,

상기 제 2 구성의 메모리셀은 불휘발성의 메모리셀이고,

통상의 전원전압을 승압하여 상기 불휘발성메모리에 대한 기록시에 사용되는 고전압을 발생하는 승압회로를 구비하는 것을 특징으로 하는 반도체집적회로.
청구항 8 에 있어서,

상기 불휘발성메모리에 대한 기록 또는 소거시에는,

새로운 동작을 일으키지 않는 커맨드의 반복횟수에 의해, 기록 또는 소거에 필요한 시간이 결정되는 것을 특징으로 하는 반도체집적회로.
청구항 4 또는 5 에 있어서,

상기 제 1 조합과 제 2 조합의 상기 제어단자에 입력되는 신호로 결정되는 커맨드에 의해 지정되는 동작모드를 설정하는 모드레지스터를 구비한 것을 특징으로 하는 반도체집적회로.
다이내믹메모리와,

불휘발성메모리와,

복수의 제어신호를 받기 위한 복수의 제 1 입력단자와,

복수의 어드레스신호를 받기 위한 복수의 제 2 입력단자를 구비하고,

상기 다이내믹메모리를 제어하는 제 1 커맨드와 상기 불휘발성메모리를 제어하는 제 2 커맨드는, 상기 복수의 제 1 입력단자에 공급되는 신호와 상기 복수의 제 2 입력단자의 하나 또는 둘 이상에 공급되는 신호에 의해 특정되고,

상기 제 1 커맨드와 상기 제 2 커맨드는 상기 복수의 제어신호의 조합이 공통이고, 상기 제 2 입력단자의 하나 또는 둘 이상에 공급되는 신호가 다른 것을 특징으로 하는 반도체장치.
청구항 11에 있어서,

상기 복수의 제 1 입력단자에 공급되는 신호가 다이내믹메모리에 대한 것인지 불휘발성메모리에 대한 것인지가 상기 복수의 제 2 입력단자의 하나 또는 둘 이상에 공급되는 신호에 의해 식별되는 것을 특징으로 하는 반도체집적회로.
청구항 12 에 있어서,

상기 복수의 제 1 입력단자에 공급되는 신호는 상기 다이내믹메모리에 대한 모드레지스터세트커맨드인 것을 특징으로 하는 반도체집적회로.
제 1 반도체장치와, 이 제 1 반도체장치에 포함되는 기억부에 대한 액세스가 가능한 제 2 반도체장치가 한 장의 프린트배선기판 위에 탑재된 반도체회로시스템에서,

상기 기억부는 휘발성메모리와 불휘발성메모리를 포함하고,

상기 제 1 반도체장치는,

복수의 제어신호를 받기 위한 복수의 제 1 입력단자와,

복수의 어드레스신호를 받기 위한 복수의 제 2 입력단자를 더 구비하고,

상기 휘발성메모리를 제어하는 제 1 커맨드와 상기 불휘발성메모리를 제어하는 제 2 커맨드는, 각각 상기 복수의 제 1 입력단자에 공급되는 신호와, 상기 복수의 제 2 입력단자의 하나 또는 둘 이상에 공급되는 신호에 의해 특정되고,

상기 제 1 커맨드와 상기 제 2 커맨드는 상기 복수의 제어신호의 조합이 공통이고, 상기 복수의 제 2 입력단자의 하나 또는 둘 이상에 공급되는 신호가 다른 것을 특징으로 하는 반도체집적회로시스템.