JP3702389B2 - 半導体装置の試験回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体装置に内蔵される試験回路に係わり、特に半導体装置の試験の設定を行う試験回路に関する。
【０００２】
【従来の技術】
半導体装置には、その内部回路の機能を試験するための試験回路が内蔵されている。この半導体装置における内部回路の試験は半導体装置の出荷前に行われるものであり、半導体装置のユーザーが行うものではない。そこで、半導体装置の試験回路にはユーザーが誤って試験動作を起動しないように様々な工夫がなされている。
【０００３】
従来の半導体装置の試験方法について、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を例にして説明する。
【０００４】
従来のＤＲＡＭの試験回路の起動、即ち試験モードの登録（エントリー）は、ＷＣＢＲサイクルにおける試験モードを示すアドレス信号の入力で行われる。この時、誤って試験モードが登録されることを防止するために、ＤＲＡＭのある外部端子に規定の電源電圧よりも高い電圧が印加されている場合にのみ試験モードが登録されるように設定されている。通常のＤＲＡＭの使用状況において、ＤＲＡＭの外部端子に電源電圧よりも高い電圧が印加されることはないので、通常の使用時に試験モードが誤って登録されることはない。
【０００５】
上記ＷＣＢＲとは、ライトイネーブル信号ＷＥ及びカラムアドレスストローブ信号ＣＡＳが、ローアドレスストローブ信号ＲＡＳに先立ってローレベルとなる動作のことである。
【０００６】
従来のＤＲＡＭの試験においては、試験毎にその試験モードを示すアドレスが規定されており、特定の試験を示すアドレスが入力されたときに当該試験が行われる。即ち、試験モードと、当該試験モードを示すアドレスの値が１対１に対応しており、各試験モードに対応した試験回路がＤＲＡＭの内部に夫々設けられている。
【０００７】
ワード線ストレス試験に対してはその試験を示すアドレスが規定されており、ディスターブ試験に対してもその試験を示すアドレスが規定されており、ワード線ストレス試験、ディスターブ試験を実行する試験回路が夫々設けられている。
【０００８】
図８に従来のＤＲＡＭの試験モード登録回路を示す。デコーダ回路８１はアドレス信号とＣＮＴとを入力し、ＷＣＢＲサイクルにおいて規定のアドレスが入力されたときに試験モード信号を出力する。ここで、ＣＮＴはＷＣＢＲサイクルの検知を示す信号であり、試験モード信号は試験モードの登録を示す信号である。この従来の試験モード登録回路においては、試験モードを示すアドレスのデコーダ出力をそのまま試験モード信号として用いているために、次のＷＣＢＲサイクルにおいて異なるアドレスが入力されると、そのアドレスに応じた試験モード登録回路の試験モード信号のみがアクティブ状態となり、その他の試験モード信号は非アクティブ状態となる。従って、複数の試験を同時に登録することができない。
【０００９】
図９に図８に示した試験モード登録回路のデコーダ回路８１の詳細な回路を示す。デコーダ回路８１は、２つのＮＡＮＤ回路（ＮＡＮＤ９１，９２）とＮＯＲ回路（ＮＯＲ９１）とインバータ（ＩＮ９１，９２）とで構成されている。この回路は、ＷＣＢＲサイクルにおいて、アドレス信号の下位５ビットの値が（０，１，１，０，０）のとき、即ち１６進法で０ＣＨのときにハイレベルの信号を出力するように設定されている。尚、図９において、Ａ２，Ａ３はアドレス信号の対応する各ビットのそのままの論理値の信号であり、Ａ４Ｂ，Ａ１Ｂ，Ａ０Ｂはアドレス信号の対応する各ビットの反転信号である。
【０００１０】
【発明が解決しようとする課題】
上述した従来の試験モードの登録においては、ある特定の端子に電源電圧よりも高い電圧が印加されるので、その高電圧によってデバイス内部のトランジスタが劣化してしまうという問題がある。また、半導体装置の試験の一種であるバーンイン試験時には各端子に電源電圧よりも高い電圧が印加されるので、このバーンイン試験時に誤って内部回路の試験モードが登録されて誤動作するという問題もある。
【００１１】
また、従来の試験回路においては、試験モードと、試験モードを示すアドレスの値が１対１に対応しており、各試験モードに対応した試験回路が半導体装置の内部に夫々設けられるので、試験モードの種類の増加に伴って半導体チップに占める試験回路の面積が増大するという問題がある。
【００１２】
更には、従来の試験モード登録回路においては、複数の試験を同時に登録することができず、各試験が１つずつ行われるので試験モードの数が増加し、半導体チップに占める試験回路の面積が増大してしまう。
【００１３】
そこで本発明の目的は、半導体チップに占める試験回路の面積の増加を抑制し、かつ、試験の種類を増加する半導体装置の試験回路を提供することである。
【００１４】
本発明の他の目的は、複数の試験モードを同時に登録できる半導体装置の試験回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の試験回路は、内部回路の各試験動作がそれぞれ複数の試験機能の組み合わせに分解されており、これら複数の試験機能の中の特定の組み合わせにより所望の内部回路の試験動作を実現する半導体装置の試験回路であって、入力されるアドレスが予め定められている試験機能に対応した値であるときにアドレス一致信号を出力する試験モード・デコーダ回路と、試験イネーブル信号に応じて上記アドレス一致信号をラッチして試験機能の実行を指示する試験モード信号を出力する試験モード・ラッチ回路とを含む試験モード登録回路を複数有し、上記複数の試験モード登録回路から出力される上記試験モード信号の組み合わせに応じた内部回路の試験を実行する。
【００１６】
【作用】
本発明の半導体装置の試験回路においては、入力されるアドレスが予め定められている試験機能に対応した値であるときに、該当の試験モード登録回路において、試験モード・デコーダ回路がアドレス一致信号を出力し、試験モード・ラッチ回路が該試験イネーブル信号に応じて上記アドレス一致信号をラッチして試験機能の実行を指示する試験モード信号を出力する。複数の試験モード登録回路からそれぞれ出力される複数の試験モード信号に対応する複数の試験機能を組み合わせることで様々な試験を行うことができる。従来は各種の複合試験毎に設けられていた試験動作回路を本発明では複数の小さな機能別に分解して、それら複数の機能別試験動作回路に上記複数の試験モード登録回路を１対１の対応関係で割り当て、所望の複数の試験機能または機能別試験動作回路にそれぞれ対応するアドレスを与えることにより様々な機能試験を任意の組合せで実現できる。また、異なる複合試験の種類を増加しても各機能別試験動作回路の組み合わせで対応できるため、半導体チップにおいて試験回路の占める面積の増加を抑制することができる。
【００１７】
【発明の実施の形態】
以下、本発明の好適な実施形態における半導体装置の試験回路について、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を例に説明する。
【００１８】
図１に、本発明の半導体装置の試験回路に使用可能な試験イネーブル信号発生回路の構成を示す。図１において、ＷＣＢＲＢはＷＣＢＲサイクルの検知を示す信号であり、ＷＣＢＲサイクル時にローレベルとなり、試験モード設定のタイミングをコントロールする。ＴＲＥＳＢはラスオンリーリフレッシュ（RAS ONLY REFRESH）サイクル又はＣＢＲリフレッシュサイクルの検知を示す信号であり、そのサイクル時にローレベルとなる。尚、ＣＢＲとは、カラムアドレスストローブ信号ＣＡＳがローアドレスストローブ信号ＲＡＳに先立ってローレベルとなるサイクルのことである。ＴＥＮは試験イネーブル信号であり、この信号がローレベルになると各試験モードが登録可能となる。
【００１９】
図２に図１の試験イネーブル信号発生回路の具体的な回路構成を示す。図２において、図１と同じものには同一の符合が付与されている。デコーダ回路１１，１２，１３は、夫々２個のＮＡＮＤ回路と１個のＮＯＲ回路とで構成されている。ラッチ回路１４と遅延回路２１との組合せ、ラッチ回路１５と遅延回路２２との組合せ、及びラッチ回路１６と遅延回路２３との組合せは、夫々１個のＮＡＮＤ回路と３個のインバータと２個のトランスファゲート対とで構成されるラッチ回路１４’，１５’，１６’に置き換えられている。ラッチ回路１７，１８は、夫々３個のインバータと２個のトランスファゲート対とで構成されている。尚、１９，２０は夫々遅延回路である。また、図１と図２の回路の動作タイミングは若干異なっている。
【００２０】
コンビネーションアドレス（COMBINATION ADDRESS ）１，２，３は設定された各アドレス値に応じて夫々アドレスバスに接続されている。例えば、コンビネーションアドレス１は１６進法で０８Ｈ、コンビネーションアドレス２は１６進法で０ＤＨ、コンビネーションアドレス３は１６進法で１２Ｈに夫々設定される。この場合、デコーダ回路１１にはアドレス線のＡ０Ｂ，Ａ１Ｂ，Ａ２Ｂ，Ａ３，Ａ４Ｂが入力され、デコーダ回路１２にはアドレス線のＡ０，Ａ１Ｂ，Ａ２，Ａ３，Ａ４Ｂが入力され、デコーダ回路１３にはＡ０Ｂ，Ａ１，Ａ２Ｂ，Ａ３Ｂ，Ａ４が入力される。
【００２１】
コンビネーションアドレスのアドレス値自体に特別な意味はないが、コンビネーションアドレス１に対してコンビネーションアドレス２，３をプラス５としているのは、実際の試験の時にテスタによるアドレス信号の発生を簡単にするためであり、コンビネーションアドレスの値はその他の組合せでもよい。
【００２２】
図３及び図４に、図１の試験イネーブル信号発生回路におけるタイミングチャートを示す。図３は試験イネーブル信号がイネーブルとされる場合であり、図４は試験イネーブル信号がディスエーブルとされる場合である。
【００２３】
図３を用いて試験イネーブル信号が出力される場合について説明する。
【００２４】
第１のＷＣＢＲサイクル（図３中のＩ）においてコンビネーションアドレス１の一致情報（デコーダ回路１１のハイレベル出力）がラッチ回路１４に読み込まれてラッチされる。次に、ＲＡＳの立上りでＷＣＢＲＢがローレベルとなってノードＮ２にローレベルのパルスが出力され、ラッチ回路１４の出力がラッチ回路１７に読み込まれてラッチされる。
【００２５】
上記動作がコンビネーションアドレス２及び３についても同様に行われ、試験イネーブル信号であるＴＥＮがローレベルとなる。コンビネーションアドレス２及び３の読み込みにおいては、夫々ノードＮ３及びＮ４がハイレベルのとき、即ち、前回のＷＣＢＲサイクルにおいてコンビネーションアドレス１又は２が入力されたときにのみ、コンビネーションアドレスの一致情報（デコーダ回路１２，１３のハイレベル出力）がラッチ回路１５又は１６にラッチされる。
【００２６】
上述したように、コンビネーションアドレス１，２，３がＷＣＢＲサイクルに同期して連続的に入力されたときにＴＥＮがローレベルとなって、試験モードが登録可能となる。
【００２７】
次に、図４を用いて、コンビネーションアドレス２が誤ったアドレス値である場合について説明する。
【００２８】
第１のＷＣＢＲサイクル（図４中のＩ）では、正しいコンビネーションアドレス１が読み込まれているのでノードＮ３，Ｎ６は夫々ハイレベルとなっている。第２のＷＣＢＲサイクル（図４中のII）においては、本来は正しいアドレス値のコンビネーションアドレス２（０ＤＨ：１６進法）が読み込まれてノードＮ４がハイレベルにならなければならない。しかしながら、ここで、コンビネーションアドレス２、即ちコンビネーションアドレス１に続くアドレスが誤ったアドレス値である場合、ノードＮ４がローレベルのままであるのでノードＮ７はハイレベルを保つ。
【００２９】
ここで、ＷＣＢＲＢの立上りから遅延を持ったノードＮ１がハイレベルになると、それに伴なってノードＮ９がローレベルとなる。すると、ＲＥＳＥＴがローレベルとなってラッチ回路１４，１５，１８がリセットされ、第３のＷＣＢＲサイクル（図４中のIII ）に正しいアドレス値のコンビネーションアドレス３が入力されてもＴＥＮはハイレベルのままであり、試験モードの登録は行われない。
【００３０】
コンビネーションアドレス３が誤ったアドレス値で入力された場合にも、上記同様にラッチ回路１４，１５，１６がリセットされ、試験モードの登録は行われない。
【００３１】
図５に、ＣＢＲサイクルによる試験モードの解除のタイミングチャートを示す。ＣＢＲサイクルを検知したＴＲＥＳＢがＲＡＳの立上りでローレベルになると、ＡＮＤ１２の出力信号であるＲＥＳＥＴがローレベルになり、ラッチ回路１４，１５，１６がリセットされる。また、ＴＲＥＳＢはラスオンリーリフレッシュを検知したときにもローレベルとなり、上記同様にラッチ回路１４，１５，１６がリセットされることとなる。
尚、図３、図４及び図５において、ＡＩはＤＲＡＭのアドレス端子に入力されるアドレス信号である。
【００３２】
以上に説明したように、図１および図２の試験イネーブル信号発生回路によれば、ＤＲＡＭ等の半導体装置の外部端子に電源電圧よりも高い電圧を印加することなく試験モードを設定できるので、半導体装置の内部トランジスタが高電圧によって劣化することがない。また、半導体装置のバーンイン試験において、誤った試験モードが設定されることもない。
【００３３】
図６に、本発明の一実施形態における試験モード登録回路の構成を示す。この試験モード登録回路は、試験モードを示すアドレスをデコードするデコーダ回路６０と、デコード結果であるデコーダ回路６０の出力をラッチするラッチ回路６１とから構成される。図８に示した従来の試験モード登録回路との相違は、ラッチ回路６１を設けた点にある。
【００３４】
図７に、図６の試験モード登録回路の詳細な回路構成を示す。デコーダ回路６０は、ＮＡＮＤ回路（ＮＡＮＤ７１，７２）及びＮＯＲ回路（ＮＯＲ７１）で構成されている。ラッチ回路６１は、ＮＡＮＤ回路（ＮＡＮＤ７３）、インバータ（ＩＮ７１，７２，７３，７４，７５，７６）、ＰチャネルＭＯＳトランジスタ（ＰＴ７１，７２）、及びＮチャネルＭＯＳトランジスタ（ＮＴ７１，７２）で構成されている。
【００３５】
デコーダ回路６０はアドレスバスに接続されており、デコーダ回路６０に設定されているアドレスが入力されたときにハイレベルの信号をラッチ回路６１に出力する。ラッチ回路６１はＴＥＮがローレベルのときに、デコーダ回路６０から出力されるハイレベル信号をラッチする。
【００３６】
図７においては、デコーダ回路６０にはアドレス信号のＡ０，Ａ１，Ａ２Ｂ，Ａ３Ｂ，Ａ４Ｂが接続されている。従って、このデコーダ回路６０には１６進法の０３Ｈが設定されており、そのアドレス値に応じたアドレスが入力されたときにハイレベルの信号を出力する。
【００３７】
このラッチ回路６１はＴＥＮのみによってリセットされるが、このＴＥＮとしては図１に示した試験イネーブル信号発生回路から出力される試験イネーブル信号（ＴＥＮ）を用いればよい。
【００３８】
従って、一旦試験モード登録回路がハイレベルの試験モード信号をラッチすると、デコーダ回路６０に規定されているアドレス値以外のアドレスが入力されてデコーダ回路６０の出力がローレベルとなってもラッチ回路６１はハイレベル信号を出力し続ける。
【００３９】
この試験モード登録回路においては、従来の試験モードを各要素に分けた試験機能がデコーダ回路６０に設定されたアドレス値として割当てられており、複数の試験モード登録回路を多重選択することにより各試験モードを実現する。
【００４０】
例えば、従来のワード線のストレス試験は特定のアドレス値の入力により試験が起動され、その際にビット線はＶss（接地電位）、プレート電極はＶssというように、関連する条件が合わせて特定されていた。一方、本発明の半導体装置の試験回路においては、ビット線をＶssにする、プレート電極をＶssにするという機能を夫々独立した試験モードとし、これら複数の試験モードを組合せることにより各種の試験を実行する。
【００４１】
上記したワード線の試験の場合、マルチワード試験、ビット線をＶssにする、プレート電極をＶssにするという３つの試験モードを重複して設定する。また、ビット線Ｖss試験においてリフレッシュサイクルを行えば、全てのメモリセルにデータ「０」を書き込むことができる。また、ビット線Ｖdd（電源電位）試験やプレートＶdd試験を用意すれば、様々な条件のストレス試験を実現できる。この場合、全てのメモリセルにデータ「１」を書き込むこともできる。
【００４２】
従って、多様な種類の試験モードを少ないアドレスの入力で実現できる。これは、半導体チップに占める試験回路の面積の削減に貢献する。
【００４３】
本発明の試験モード登録回路は、試験イネーブル信号（ＴＥＮ）がディスエーブルされるまで試験モードを維持するので、複数個の試験モード登録回路を次々に設定することにより、従来考えられなかった試験を実現することができる。
【００４４】
図１０に、本発明に係わる半導体装置の試験回路の試験動作例を示す。この試験は、図１に示す試験イネーブル信号発生回路及び図６に示す試験モード登録回路を用いて試験の登録が行われ、実際の試験動作は図示しない試験動作回路によって行われる。尚、この試験動作を行う試験動作回路は従来から用いられている回路でよい。
【００４５】
まず、動作Ａ，Ｂ，Ｃによって試験イネーブル信号ＴＥＮがローレベルとなって、試験モードとなる。この動作は図１及び図３を用いて説明した動作によって実現される。試験イネーブル信号ＴＥＮがローレベルとなるので、図６に示した試験モード登録回路に予め設定されているアドレスが入力すると、そのアドレスに対応した試験が登録されることとなる。
【００４６】
動作Ｄにおいてアドレス「０００１１」が入力されると、そのアドレスが設定されている試験モード登録回路が応答して３２ビットパラレル試験の登録を示す試験モード信号がハイレベルとなる。すると、このハイレベルの試験モード信号に応答して３２ビットパラレル試験動作回路が動作し、３２ビットパラレル試験が行われる。以下、Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊと次々にＷＣＢＲサイクルに応じて試験機能を示すアドレスが入力されると、図１０に示すように、各種の試験が次々に行われる。
【００４７】
次に、動作Ｋにおいて、ラスオンリーリフレシュ等が行われると、図１中のＴＲＥＳＢがローレベルとなり、試験イネーブル信号ＴＥＮがハイレベルとなる。すると、図６に示す試験モード登録回路の試験モード信号がローレベルとなり、試験モードが解除される。この後、試験モード登録回路に設定されているアドレスが入力されてデコーダ回路６０の出力がハイレベルとなっても、ＴＥＮがハイレベルであるので試験モードが登録されることはない。
【００４８】
上述したように、本発明の半導体装置の試験回路の試験動作によれば、試験モードを抜けることなく連続的に試験を行うことができるので、試験の各要素を個別の試験機能に分割し、それら試験機能を連続的に登録することにより多彩な試験を実現できる。また、試験を複数の試験機能の組合せで行うので、試験モードに割当てるアドレスの数、延いては試験モード登録回路の数を低減できる。
尚、図１０に示した例においては、図６の試験モード登録回路が少なくとも７つ必要である。
【００４９】
本発明に係わる半導体装置の試験回路について実施例を挙げて説明したが、本発明は上記実施例に限定されるものではなく、種々の変形例が考えられる。図１に示した試験イネーブル信号発生回路では、試験イネーブル信号の生成のためのアドレスの組合せを３つとしたが、この組合せの数は２でもよいし、４以上でもよい。アドレスの組合せの数が多くなるほど、誤って試験イネーブル信号が出力される確率は低くなる。
【００５０】
また、実施例として挙げたデコーダ回路、ラッチ回路は上述した構成に限定されず、その機能を満足すれば従来周知の回路を用いて実現してもよい。デコーダ回路に入力するアドレスのビット数を種々変えてもよい。
図１０に示した連続的な試験動作についても、図１０に示した動作順序、試験の種類、試験の数等も種々変えてもよい。
【００５１】
【発明の効果】
以上に説明したように、本発明によれば、試験の各要素を個別の試験機能に分割し、それら試験機能を多重に登録することで複雑な試験を実現できるので、半導体チップに占める試験回路の面積を増やすことなく、試験の種類を増加することができる。また、複数の試験モードを同時に登録できる。
【図面の簡単な説明】
【図１】本発明の一実施形態で使用可能な試験イネーブル信号発生回路の構成を示す図である。
【図２】図１の試験イネーブル信号発生回路の具体的な回路構成を示す図である。
【図３】図１の試験イネーブル信号発生回路における作用のタイミングチャートを示す図である。
【図４】図１の試験イネーブル信号発生回路における作用のタイミングチャートを示す図である。
【図５】図１の試験イネーブル信号発生回路における作用のタイミングチャートを示す図である。
【図６】本発明の一実施形態における試験モード登録回路の構成を示す図である。
【図７】図６の試験モード登録回路の詳細な回路構成を示す図である。
【図８】従来の試験モード登録回路を示す図である。
【図９】従来の試験モード登録回路のデコーダ回路８１の詳細な回路を示す図である。
【図１０】本発明に係わる半導体装置の試験回路の試験動作例を示す図である。
【符号の説明】
１１，１２，１３，６０，８１・・・デコーダ回路
１４，１４’，１５，１５’，１６，１６’，１７，１８，６１・・・ラッチ回路
１９，２０，２１，２２，２３・・・遅延回路
【産業上の利用分野】
本発明は半導体装置に内蔵される試験回路に係わり、特に半導体装置の試験の設定を行う試験回路に関する。
【０００２】
【従来の技術】
半導体装置には、その内部回路の機能を試験するための試験回路が内蔵されている。この半導体装置における内部回路の試験は半導体装置の出荷前に行われるものであり、半導体装置のユーザーが行うものではない。そこで、半導体装置の試験回路にはユーザーが誤って試験動作を起動しないように様々な工夫がなされている。
【０００３】
従来の半導体装置の試験方法について、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を例にして説明する。
【０００４】
従来のＤＲＡＭの試験回路の起動、即ち試験モードの登録（エントリー）は、ＷＣＢＲサイクルにおける試験モードを示すアドレス信号の入力で行われる。この時、誤って試験モードが登録されることを防止するために、ＤＲＡＭのある外部端子に規定の電源電圧よりも高い電圧が印加されている場合にのみ試験モードが登録されるように設定されている。通常のＤＲＡＭの使用状況において、ＤＲＡＭの外部端子に電源電圧よりも高い電圧が印加されることはないので、通常の使用時に試験モードが誤って登録されることはない。
【０００５】
上記ＷＣＢＲとは、ライトイネーブル信号ＷＥ及びカラムアドレスストローブ信号ＣＡＳが、ローアドレスストローブ信号ＲＡＳに先立ってローレベルとなる動作のことである。
【０００６】
従来のＤＲＡＭの試験においては、試験毎にその試験モードを示すアドレスが規定されており、特定の試験を示すアドレスが入力されたときに当該試験が行われる。即ち、試験モードと、当該試験モードを示すアドレスの値が１対１に対応しており、各試験モードに対応した試験回路がＤＲＡＭの内部に夫々設けられている。
【０００７】
ワード線ストレス試験に対してはその試験を示すアドレスが規定されており、ディスターブ試験に対してもその試験を示すアドレスが規定されており、ワード線ストレス試験、ディスターブ試験を実行する試験回路が夫々設けられている。
【０００８】
図８に従来のＤＲＡＭの試験モード登録回路を示す。デコーダ回路８１はアドレス信号とＣＮＴとを入力し、ＷＣＢＲサイクルにおいて規定のアドレスが入力されたときに試験モード信号を出力する。ここで、ＣＮＴはＷＣＢＲサイクルの検知を示す信号であり、試験モード信号は試験モードの登録を示す信号である。この従来の試験モード登録回路においては、試験モードを示すアドレスのデコーダ出力をそのまま試験モード信号として用いているために、次のＷＣＢＲサイクルにおいて異なるアドレスが入力されると、そのアドレスに応じた試験モード登録回路の試験モード信号のみがアクティブ状態となり、その他の試験モード信号は非アクティブ状態となる。従って、複数の試験を同時に登録することができない。
【０００９】
図９に図８に示した試験モード登録回路のデコーダ回路８１の詳細な回路を示す。デコーダ回路８１は、２つのＮＡＮＤ回路（ＮＡＮＤ９１，９２）とＮＯＲ回路（ＮＯＲ９１）とインバータ（ＩＮ９１，９２）とで構成されている。この回路は、ＷＣＢＲサイクルにおいて、アドレス信号の下位５ビットの値が（０，１，１，０，０）のとき、即ち１６進法で０ＣＨのときにハイレベルの信号を出力するように設定されている。尚、図９において、Ａ２，Ａ３はアドレス信号の対応する各ビットのそのままの論理値の信号であり、Ａ４Ｂ，Ａ１Ｂ，Ａ０Ｂはアドレス信号の対応する各ビットの反転信号である。
【０００１０】
【発明が解決しようとする課題】
上述した従来の試験モードの登録においては、ある特定の端子に電源電圧よりも高い電圧が印加されるので、その高電圧によってデバイス内部のトランジスタが劣化してしまうという問題がある。また、半導体装置の試験の一種であるバーンイン試験時には各端子に電源電圧よりも高い電圧が印加されるので、このバーンイン試験時に誤って内部回路の試験モードが登録されて誤動作するという問題もある。
【００１１】
また、従来の試験回路においては、試験モードと、試験モードを示すアドレスの値が１対１に対応しており、各試験モードに対応した試験回路が半導体装置の内部に夫々設けられるので、試験モードの種類の増加に伴って半導体チップに占める試験回路の面積が増大するという問題がある。
【００１２】
更には、従来の試験モード登録回路においては、複数の試験を同時に登録することができず、各試験が１つずつ行われるので試験モードの数が増加し、半導体チップに占める試験回路の面積が増大してしまう。
【００１３】
そこで本発明の目的は、半導体チップに占める試験回路の面積の増加を抑制し、かつ、試験の種類を増加する半導体装置の試験回路を提供することである。
【００１４】
本発明の他の目的は、複数の試験モードを同時に登録できる半導体装置の試験回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の試験回路は、内部回路の各試験動作がそれぞれ複数の試験機能の組み合わせに分解されており、これら複数の試験機能の中の特定の組み合わせにより所望の内部回路の試験動作を実現する半導体装置の試験回路であって、入力されるアドレスが予め定められている試験機能に対応した値であるときにアドレス一致信号を出力する試験モード・デコーダ回路と、試験イネーブル信号に応じて上記アドレス一致信号をラッチして試験機能の実行を指示する試験モード信号を出力する試験モード・ラッチ回路とを含む試験モード登録回路を複数有し、上記複数の試験モード登録回路から出力される上記試験モード信号の組み合わせに応じた内部回路の試験を実行する。
【００１６】
【作用】
本発明の半導体装置の試験回路においては、入力されるアドレスが予め定められている試験機能に対応した値であるときに、該当の試験モード登録回路において、試験モード・デコーダ回路がアドレス一致信号を出力し、試験モード・ラッチ回路が該試験イネーブル信号に応じて上記アドレス一致信号をラッチして試験機能の実行を指示する試験モード信号を出力する。複数の試験モード登録回路からそれぞれ出力される複数の試験モード信号に対応する複数の試験機能を組み合わせることで様々な試験を行うことができる。従来は各種の複合試験毎に設けられていた試験動作回路を本発明では複数の小さな機能別に分解して、それら複数の機能別試験動作回路に上記複数の試験モード登録回路を１対１の対応関係で割り当て、所望の複数の試験機能または機能別試験動作回路にそれぞれ対応するアドレスを与えることにより様々な機能試験を任意の組合せで実現できる。また、異なる複合試験の種類を増加しても各機能別試験動作回路の組み合わせで対応できるため、半導体チップにおいて試験回路の占める面積の増加を抑制することができる。
【００１７】
【発明の実施の形態】
以下、本発明の好適な実施形態における半導体装置の試験回路について、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を例に説明する。
【００１８】
図１に、本発明の半導体装置の試験回路に使用可能な試験イネーブル信号発生回路の構成を示す。図１において、ＷＣＢＲＢはＷＣＢＲサイクルの検知を示す信号であり、ＷＣＢＲサイクル時にローレベルとなり、試験モード設定のタイミングをコントロールする。ＴＲＥＳＢはラスオンリーリフレッシュ（RAS ONLY REFRESH）サイクル又はＣＢＲリフレッシュサイクルの検知を示す信号であり、そのサイクル時にローレベルとなる。尚、ＣＢＲとは、カラムアドレスストローブ信号ＣＡＳがローアドレスストローブ信号ＲＡＳに先立ってローレベルとなるサイクルのことである。ＴＥＮは試験イネーブル信号であり、この信号がローレベルになると各試験モードが登録可能となる。
【００１９】
図２に図１の試験イネーブル信号発生回路の具体的な回路構成を示す。図２において、図１と同じものには同一の符合が付与されている。デコーダ回路１１，１２，１３は、夫々２個のＮＡＮＤ回路と１個のＮＯＲ回路とで構成されている。ラッチ回路１４と遅延回路２１との組合せ、ラッチ回路１５と遅延回路２２との組合せ、及びラッチ回路１６と遅延回路２３との組合せは、夫々１個のＮＡＮＤ回路と３個のインバータと２個のトランスファゲート対とで構成されるラッチ回路１４’，１５’，１６’に置き換えられている。ラッチ回路１７，１８は、夫々３個のインバータと２個のトランスファゲート対とで構成されている。尚、１９，２０は夫々遅延回路である。また、図１と図２の回路の動作タイミングは若干異なっている。
【００２０】
コンビネーションアドレス（COMBINATION ADDRESS ）１，２，３は設定された各アドレス値に応じて夫々アドレスバスに接続されている。例えば、コンビネーションアドレス１は１６進法で０８Ｈ、コンビネーションアドレス２は１６進法で０ＤＨ、コンビネーションアドレス３は１６進法で１２Ｈに夫々設定される。この場合、デコーダ回路１１にはアドレス線のＡ０Ｂ，Ａ１Ｂ，Ａ２Ｂ，Ａ３，Ａ４Ｂが入力され、デコーダ回路１２にはアドレス線のＡ０，Ａ１Ｂ，Ａ２，Ａ３，Ａ４Ｂが入力され、デコーダ回路１３にはＡ０Ｂ，Ａ１，Ａ２Ｂ，Ａ３Ｂ，Ａ４が入力される。
【００２１】
コンビネーションアドレスのアドレス値自体に特別な意味はないが、コンビネーションアドレス１に対してコンビネーションアドレス２，３をプラス５としているのは、実際の試験の時にテスタによるアドレス信号の発生を簡単にするためであり、コンビネーションアドレスの値はその他の組合せでもよい。
【００２２】
図３及び図４に、図１の試験イネーブル信号発生回路におけるタイミングチャートを示す。図３は試験イネーブル信号がイネーブルとされる場合であり、図４は試験イネーブル信号がディスエーブルとされる場合である。
【００２３】
図３を用いて試験イネーブル信号が出力される場合について説明する。
【００２４】
第１のＷＣＢＲサイクル（図３中のＩ）においてコンビネーションアドレス１の一致情報（デコーダ回路１１のハイレベル出力）がラッチ回路１４に読み込まれてラッチされる。次に、ＲＡＳの立上りでＷＣＢＲＢがローレベルとなってノードＮ２にローレベルのパルスが出力され、ラッチ回路１４の出力がラッチ回路１７に読み込まれてラッチされる。
【００２５】
上記動作がコンビネーションアドレス２及び３についても同様に行われ、試験イネーブル信号であるＴＥＮがローレベルとなる。コンビネーションアドレス２及び３の読み込みにおいては、夫々ノードＮ３及びＮ４がハイレベルのとき、即ち、前回のＷＣＢＲサイクルにおいてコンビネーションアドレス１又は２が入力されたときにのみ、コンビネーションアドレスの一致情報（デコーダ回路１２，１３のハイレベル出力）がラッチ回路１５又は１６にラッチされる。
【００２６】
上述したように、コンビネーションアドレス１，２，３がＷＣＢＲサイクルに同期して連続的に入力されたときにＴＥＮがローレベルとなって、試験モードが登録可能となる。
【００２７】
次に、図４を用いて、コンビネーションアドレス２が誤ったアドレス値である場合について説明する。
【００２８】
第１のＷＣＢＲサイクル（図４中のＩ）では、正しいコンビネーションアドレス１が読み込まれているのでノードＮ３，Ｎ６は夫々ハイレベルとなっている。第２のＷＣＢＲサイクル（図４中のII）においては、本来は正しいアドレス値のコンビネーションアドレス２（０ＤＨ：１６進法）が読み込まれてノードＮ４がハイレベルにならなければならない。しかしながら、ここで、コンビネーションアドレス２、即ちコンビネーションアドレス１に続くアドレスが誤ったアドレス値である場合、ノードＮ４がローレベルのままであるのでノードＮ７はハイレベルを保つ。
【００２９】
ここで、ＷＣＢＲＢの立上りから遅延を持ったノードＮ１がハイレベルになると、それに伴なってノードＮ９がローレベルとなる。すると、ＲＥＳＥＴがローレベルとなってラッチ回路１４，１５，１８がリセットされ、第３のＷＣＢＲサイクル（図４中のIII ）に正しいアドレス値のコンビネーションアドレス３が入力されてもＴＥＮはハイレベルのままであり、試験モードの登録は行われない。
【００３０】
コンビネーションアドレス３が誤ったアドレス値で入力された場合にも、上記同様にラッチ回路１４，１５，１６がリセットされ、試験モードの登録は行われない。
【００３１】
図５に、ＣＢＲサイクルによる試験モードの解除のタイミングチャートを示す。ＣＢＲサイクルを検知したＴＲＥＳＢがＲＡＳの立上りでローレベルになると、ＡＮＤ１２の出力信号であるＲＥＳＥＴがローレベルになり、ラッチ回路１４，１５，１６がリセットされる。また、ＴＲＥＳＢはラスオンリーリフレッシュを検知したときにもローレベルとなり、上記同様にラッチ回路１４，１５，１６がリセットされることとなる。
尚、図３、図４及び図５において、ＡＩはＤＲＡＭのアドレス端子に入力されるアドレス信号である。
【００３２】
以上に説明したように、図１および図２の試験イネーブル信号発生回路によれば、ＤＲＡＭ等の半導体装置の外部端子に電源電圧よりも高い電圧を印加することなく試験モードを設定できるので、半導体装置の内部トランジスタが高電圧によって劣化することがない。また、半導体装置のバーンイン試験において、誤った試験モードが設定されることもない。
【００３３】
図６に、本発明の一実施形態における試験モード登録回路の構成を示す。この試験モード登録回路は、試験モードを示すアドレスをデコードするデコーダ回路６０と、デコード結果であるデコーダ回路６０の出力をラッチするラッチ回路６１とから構成される。図８に示した従来の試験モード登録回路との相違は、ラッチ回路６１を設けた点にある。
【００３４】
図７に、図６の試験モード登録回路の詳細な回路構成を示す。デコーダ回路６０は、ＮＡＮＤ回路（ＮＡＮＤ７１，７２）及びＮＯＲ回路（ＮＯＲ７１）で構成されている。ラッチ回路６１は、ＮＡＮＤ回路（ＮＡＮＤ７３）、インバータ（ＩＮ７１，７２，７３，７４，７５，７６）、ＰチャネルＭＯＳトランジスタ（ＰＴ７１，７２）、及びＮチャネルＭＯＳトランジスタ（ＮＴ７１，７２）で構成されている。
【００３５】
デコーダ回路６０はアドレスバスに接続されており、デコーダ回路６０に設定されているアドレスが入力されたときにハイレベルの信号をラッチ回路６１に出力する。ラッチ回路６１はＴＥＮがローレベルのときに、デコーダ回路６０から出力されるハイレベル信号をラッチする。
【００３６】
図７においては、デコーダ回路６０にはアドレス信号のＡ０，Ａ１，Ａ２Ｂ，Ａ３Ｂ，Ａ４Ｂが接続されている。従って、このデコーダ回路６０には１６進法の０３Ｈが設定されており、そのアドレス値に応じたアドレスが入力されたときにハイレベルの信号を出力する。
【００３７】
このラッチ回路６１はＴＥＮのみによってリセットされるが、このＴＥＮとしては図１に示した試験イネーブル信号発生回路から出力される試験イネーブル信号（ＴＥＮ）を用いればよい。
【００３８】
従って、一旦試験モード登録回路がハイレベルの試験モード信号をラッチすると、デコーダ回路６０に規定されているアドレス値以外のアドレスが入力されてデコーダ回路６０の出力がローレベルとなってもラッチ回路６１はハイレベル信号を出力し続ける。
【００３９】
この試験モード登録回路においては、従来の試験モードを各要素に分けた試験機能がデコーダ回路６０に設定されたアドレス値として割当てられており、複数の試験モード登録回路を多重選択することにより各試験モードを実現する。
【００４０】
例えば、従来のワード線のストレス試験は特定のアドレス値の入力により試験が起動され、その際にビット線はＶss（接地電位）、プレート電極はＶssというように、関連する条件が合わせて特定されていた。一方、本発明の半導体装置の試験回路においては、ビット線をＶssにする、プレート電極をＶssにするという機能を夫々独立した試験モードとし、これら複数の試験モードを組合せることにより各種の試験を実行する。
【００４１】
上記したワード線の試験の場合、マルチワード試験、ビット線をＶssにする、プレート電極をＶssにするという３つの試験モードを重複して設定する。また、ビット線Ｖss試験においてリフレッシュサイクルを行えば、全てのメモリセルにデータ「０」を書き込むことができる。また、ビット線Ｖdd（電源電位）試験やプレートＶdd試験を用意すれば、様々な条件のストレス試験を実現できる。この場合、全てのメモリセルにデータ「１」を書き込むこともできる。
【００４２】
従って、多様な種類の試験モードを少ないアドレスの入力で実現できる。これは、半導体チップに占める試験回路の面積の削減に貢献する。
【００４３】
本発明の試験モード登録回路は、試験イネーブル信号（ＴＥＮ）がディスエーブルされるまで試験モードを維持するので、複数個の試験モード登録回路を次々に設定することにより、従来考えられなかった試験を実現することができる。
【００４４】
図１０に、本発明に係わる半導体装置の試験回路の試験動作例を示す。この試験は、図１に示す試験イネーブル信号発生回路及び図６に示す試験モード登録回路を用いて試験の登録が行われ、実際の試験動作は図示しない試験動作回路によって行われる。尚、この試験動作を行う試験動作回路は従来から用いられている回路でよい。
【００４５】
まず、動作Ａ，Ｂ，Ｃによって試験イネーブル信号ＴＥＮがローレベルとなって、試験モードとなる。この動作は図１及び図３を用いて説明した動作によって実現される。試験イネーブル信号ＴＥＮがローレベルとなるので、図６に示した試験モード登録回路に予め設定されているアドレスが入力すると、そのアドレスに対応した試験が登録されることとなる。
【００４６】
動作Ｄにおいてアドレス「０００１１」が入力されると、そのアドレスが設定されている試験モード登録回路が応答して３２ビットパラレル試験の登録を示す試験モード信号がハイレベルとなる。すると、このハイレベルの試験モード信号に応答して３２ビットパラレル試験動作回路が動作し、３２ビットパラレル試験が行われる。以下、Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊと次々にＷＣＢＲサイクルに応じて試験機能を示すアドレスが入力されると、図１０に示すように、各種の試験が次々に行われる。
【００４７】
次に、動作Ｋにおいて、ラスオンリーリフレシュ等が行われると、図１中のＴＲＥＳＢがローレベルとなり、試験イネーブル信号ＴＥＮがハイレベルとなる。すると、図６に示す試験モード登録回路の試験モード信号がローレベルとなり、試験モードが解除される。この後、試験モード登録回路に設定されているアドレスが入力されてデコーダ回路６０の出力がハイレベルとなっても、ＴＥＮがハイレベルであるので試験モードが登録されることはない。
【００４８】
上述したように、本発明の半導体装置の試験回路の試験動作によれば、試験モードを抜けることなく連続的に試験を行うことができるので、試験の各要素を個別の試験機能に分割し、それら試験機能を連続的に登録することにより多彩な試験を実現できる。また、試験を複数の試験機能の組合せで行うので、試験モードに割当てるアドレスの数、延いては試験モード登録回路の数を低減できる。
尚、図１０に示した例においては、図６の試験モード登録回路が少なくとも７つ必要である。
【００４９】
本発明に係わる半導体装置の試験回路について実施例を挙げて説明したが、本発明は上記実施例に限定されるものではなく、種々の変形例が考えられる。図１に示した試験イネーブル信号発生回路では、試験イネーブル信号の生成のためのアドレスの組合せを３つとしたが、この組合せの数は２でもよいし、４以上でもよい。アドレスの組合せの数が多くなるほど、誤って試験イネーブル信号が出力される確率は低くなる。
【００５０】
また、実施例として挙げたデコーダ回路、ラッチ回路は上述した構成に限定されず、その機能を満足すれば従来周知の回路を用いて実現してもよい。デコーダ回路に入力するアドレスのビット数を種々変えてもよい。
図１０に示した連続的な試験動作についても、図１０に示した動作順序、試験の種類、試験の数等も種々変えてもよい。
【００５１】
【発明の効果】
以上に説明したように、本発明によれば、試験の各要素を個別の試験機能に分割し、それら試験機能を多重に登録することで複雑な試験を実現できるので、半導体チップに占める試験回路の面積を増やすことなく、試験の種類を増加することができる。また、複数の試験モードを同時に登録できる。
【図面の簡単な説明】
【図１】本発明の一実施形態で使用可能な試験イネーブル信号発生回路の構成を示す図である。
【図２】図１の試験イネーブル信号発生回路の具体的な回路構成を示す図である。
【図３】図１の試験イネーブル信号発生回路における作用のタイミングチャートを示す図である。
【図４】図１の試験イネーブル信号発生回路における作用のタイミングチャートを示す図である。
【図５】図１の試験イネーブル信号発生回路における作用のタイミングチャートを示す図である。
【図６】本発明の一実施形態における試験モード登録回路の構成を示す図である。
【図７】図６の試験モード登録回路の詳細な回路構成を示す図である。
【図８】従来の試験モード登録回路を示す図である。
【図９】従来の試験モード登録回路のデコーダ回路８１の詳細な回路を示す図である。
【図１０】本発明に係わる半導体装置の試験回路の試験動作例を示す図である。
【符号の説明】
１１，１２，１３，６０，８１・・・デコーダ回路
１４，１４’，１５，１５’，１６，１６’，１７，１８，６１・・・ラッチ回路
１９，２０，２１，２２，２３・・・遅延回路
Claims (3)
- 内部回路の各試験動作がそれぞれ複数の試験機能の組み合わせに分解されており、これら複数の試験機能の中の特定の組み合わせにより所望の内部回路の試験動作を実現する半導体装置の試験回路であって、
入力されるアドレスが予め定められている試験機能に対応した値であるときにアドレス一致信号を出力する試験モード・デコーダ回路と、試験イネーブル信号に応じて上記アドレス一致信号をラッチして試験機能の実行を指示する試験モード信号を出力する試験モード・ラッチ回路とを含む試験モード登録回路を複数有し、
上記複数の試験モード登録回路から出力される上記試験モード信号の組み合わせに応じた内部回路の試験を実行する半導体装置の試験回路。 - 内部回路の各試験動作がそれぞれ複数の試験機能の組み合わせに分解されており、これら複数の試験機能の中の特定の組み合わせにより所望の内部回路の試験動作を実現する半導体装置の試験回路であって、
入力されるアドレスがそれぞれ予め設定されたアドレス値に一致するときにそれぞれアドレス一致信号を出力するＭ個（Ｍは予め設定される２以上の整数）の試験モード・デコーダ回路と、
各対応する上記デコーダ回路より与えられる上記アドレス一致信号を試験イネーブル信号に応じてラッチして試験モード信号を出力するＭ個の試験モード・ラッチ回路と、
各対応する上記試験モード・ラッチ回路より与えられる上記試験モード信号に応動して予め設定された試験機能を実行するＭ個の試験機能動作回路と
を有する半導体装置の試験回路。 - 各々の上記試験モード・ラッチ回路は、上記試験イネーブル信号がディスエーブル状態になったときにリセットされる請求項１又は２に記載の半導体装置の試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003051200A JP2003051200A (ja) | 2003-02-21 |
| JP3702389B2 true JP3702389B2 (ja) | 2005-10-05 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2002144783A Expired - Lifetime JP3702389B2 (ja) | 2002-05-20 | 2002-05-20 | 半導体装置の試験回路 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3702389B2 (ja) |
-
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|---|---|
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| A131 | Notification of reasons for refusal |
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