JP3230472B2 - 半導体装置の試験回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に内蔵
され試験回路の制御を行う半導体装置の試験回路に関す
る。

【０００２】

【従来の技術】従来、半導体装置の試験回路は一般に、
半導体装置に内蔵され試験回路の制御を行う試験回路と
して構成される。半導体装置には、その内部回路の試験
を行うため、あるいは効率良く試験を行える様にするた
めなどの理由から、試験回路を内蔵している。この従来
の試験回路の制御方法について、ダイナミックランダム
アクセスメモリ（以降、ＤＲＡＭと称す）を例にして説
明する。

【０００３】図１２に従来の試験回路の制御回路のブロ
ック図を示す。また、テストモードキーアドレスとテス
トモード信号の関係を図１４の表に示す。図１２におい
て、外部よりロウアドレスストローブ信号（以降、信号
ＲＡＳＢと称す）、カラムアドレスストローブ信号（以
降、信号ＣＡＳＢと称す）およびライトイネーブル信号
（以降、信号ＷＥＢと称す）を入力する。これらの入力
信号により、テストモードのエントリサイクルおよびリ
セットサイクルを判定し、テストモードのイネーブルお
よびリセットを制御するテストモード制御回路１、複数
あるテストモードから１つを選択するため外部よりアド
レス信号（以降、信号ＡＤＤと称す）を取り込むテスト
モードキーアドレスバッファ回路２、テストモードアド
レスバッファ回路２で取り込んだアドレスをデコードし
テストモード信号ＴＥＳＴ０…ＴＥＳＴ４を選択するテ
ストモードデコーダ回路５０で構成されている。

【０００４】テストモードエントリサイクルは、信号Ｗ
ＥＢおよび信号ＣＡＳＢが信号ＲＡＳＢより先行してア
クティブ（Ｌレベル）になるＷＣＢＲサイクルである。
テストモードのリセットサイクルは、信号ＣＡＳＢが信
号ＲＡＳＢより先行してアクティブ（Ｌレベル）になる
ＣＢＲサイクル、もしくは信号ＲＡＳＢのみがアクティ
ブ（Ｌレベル）になるＲＯＲサイクルである。また、複
数あるテストモード信号ＴＥＳＴ０…ＴＥＳＴ４から１
つを選択するためのテストモードキーアドレスとし、”
０００”がＴＥＳＴ０、”００１”がＴＥＳＴ１、…
…、”１００”がＴＥＳＴ４に割り付けられている。

【０００５】この従来の試験回路の動作を具体的な回路
である図３のテストモード制御回路１、図７のテストモ
ードキーアドレスバッファ回路２および図１３のテスト
モードデコーダ回路５０を使用して説明する。まずテス
トモードエントリサイクル、すなわちＷＣＢＲサイクル
の場合の動作波形図を図４に示す。信号ＲＡＳ０Ｂは、
信号ＲＡＳＢと同期した内部信号である。信号ＣＡＳ０
Ｂは、信号ＣＢＲＢがディセーブル（Ｈレベル）のとき
信号ＣＡＳＢと同期する内部信号である。信号ＣＢＲＢ
は、信号ＣＡＳＢが信号ＲＡＳＢより先行してイネーブ
ル（Ｌレベル）のとき、信号ＣＡＳＢがリセットされる
（Ｈレベルになる）までイネーブル（Ｌレベル）になる
内部信号である。信号ＷＢＲＢは、信号ＣＢＲＢがイネ
ーブル（Ｌレベル）でかつ信号ＷＥＢが信号ＲＡＳＢよ
り先行してイネーブル（Ｌレベル）のとき、信号ＲＡＳ
０Ｂがリセットされる（Ｈレベルになる）までイネーブ
ル（Ｌレベル）になる内部信号である。信号Ｙ０…Ｙｎ
は、信号ＡＤＤと同期した内部信号である。

【０００６】テストモード制御回路１において、信号Ｃ
ＡＳＢが信号ＲＡＳＢより先行してイネーブル（Ｌレベ
ル）になっているので、信号ＣＢＲＢはイネーブル（Ｌ
レベル）になり、ノードＮ１がＨレベル、ノードＮ２が
Ｌレベルになる。また、信号ＣＢＲＢがイネーブルおよ
び信号ＷＥＢも信号ＲＡＳＢより先行してイネーブル
（Ｌレベル）になっているので、信号ＷＢＲＢもイネー
ブル（Ｌレベル）になり、ノードＮ３がＬレベル、ノー
ドＮ４がＬレベルになる。そして、信号ＣＡＳＢがＨレ
ベルになると信号ＣＢＲＢがリセット（Ｈレベル）さ
れ、テストモードリセット信号ＴＲＳＴＢがディセーブ
ル（Ｈレベル）になる。再び信号ＣＡＳＢがイネーブル
（Ｌレベル）になると、ノードＮ４がＬレベル、ノード
Ｎ５がＬレベルになって、テストモードキーアドレス取
り込み信号ＴＫＥＹがワンショットイネーブル（Ｈレベ
ル）になり、その後テストモードエントリ信号ＴＥＮＴ
がイネーブル（Ｈレベル）になる。

【０００７】信号ＴＫＥＹがワンショットイネーブル
（Ｈレベル）になると、テストモードキーアドレスバッ
ファ回路２でアドレス信号Ｙ０…Ｙ２を取り込み、テス
トモードキーアドレス信号ＡＫ０…ＡＫ２にラッチされ
る。その後信号ＴＥＮＴがイネーブル（Ｈレベル）にな
ると、テストモードデコーダ回路５０でテストモードキ
ーアドレス信号ＡＫ０…ＡＫ２がデコードされ、図１４
の真理値表にしたがって各々テストモード信号ＴＥＳＴ
０…ＴＥＳＴ４を選択しイネーブル（Ｈレベル）になっ
て、テストモードにエントリされる。

【０００８】次にテストモードリセットリサイクルであ
る、ＣＢＲサイクルの場合の動作を図５を参照して説明
する。信号ＣＢＲＢがイネーブル（Ｌレベル）になるま
では同じだが、信号ＷＢＲＢがディセーブル（Ｈレベ
ル）のままなのでノードＮ３がＨレベルになる。よっ
て、ノードＮ５がＨレベルになり信号ＴＥＮＴがディセ
ーブル（Ｌレベル）、また信号ＣＢＲＢがリセット（Ｈ
レベル）されると信号ＴＲＳＴＢがイネーブル（Ｌレベ
ル）になる。テストモードデコーダ回路５０で、信号Ｔ
ＥＮＴがディセーブル（Ｌレベル）および信号ＴＲＳＴ
Ｂがイネーブル（Ｌレベル）になるから、全てのテスト
モード信号ＴＥＳＴ０…ＴＥＳＴ４がディセーブル（Ｌ
レベル）になって、テストモードのリセットが行われ
る。

【０００９】同様にテストモードリセットリサイクルで
ある、ＲＯＲサイクルの場合の動作を図６を参照して説
明する。信号ＣＢＲＢがディセーブル（Ｈレベル）であ
るのでノードＮ１はＬレベル、信号ＲＡＳ０Ｂがイネー
ブル（Ｌレベル）になってノードＮ２がＨレベルにな
る。信号ＲＡＳＢ０Ｂがディセーブル（Ｈレベル）にな
るとノードＮ３がＨレベルとなり、後はＣＢＲサイクル
の場合と同様にテストモードのリセットが行われる。以
上のようにして、テストモードのエントリおよびリセッ
トが行われていた。

【００１０】次に、テストモードの使われ方について説
明する。図１３に示したテストモードデコーダ回路の出
力であるテストモード信号ＴＥＳＴ０…ＴＥＳＴ４をそ
れぞれ、下記とする。 ＴＥＳＴ０………アドレス縮退テスト ＴＥＳＴ１………アドレス縮退テスト ＋ オンチップ
コンペア ＴＥＳＴ２………内部電源電圧の変更 ＴＥＳＴ３………セル対極電圧の変更 ＴＥＳＴ４………テストモードチェック

【００１１】そして、テストモードチェックで正しくア
ドレス縮退テストモードに正しくエントリしているかを
外部より読み出すことができるようになっている。この
読み出しの構成例を図１４に示している。テストモード
チェックを行うため、テストモードチェックモード（Ｔ
ＥＳＴ４）にエントリすると、前のテストモードがリセ
ットされてしまい、テストモードのチェックが行えな
い。よって、テストモードチェックを行うアドレス縮退
テストモード（ＴＥＳＴ０，ＴＥＳＴ１）の出力段にＦ
／Ｆを入れテストモードリセット信号がくるまでリセッ
トされないようにしている。

【００１２】これらは、測定効率を上げるためほとんど
のＤＲＡＭに内蔵されている試験回路である。アドレス
縮退テストとは、一度にアクセスされるメモリセルの数
を増やすことで測定時間の短縮を図るテストモードであ
る。具体的な回路図として、図１５にアドレスデコーダ
部の回路図、図１６に出力切り換え回路を示す。図１５
に示すアドレスデコーダ回路は、アドレス信号Ｙ９をデ
コードしてアドレス選択信号Ｙ９ＴおよびＹ９Ｎを出力
する。通常では、アドレス選択信号Ｙ９ＴもしくはＹ９
Ｎのどちらかしかイネーブル（Ｈレベル）にならない
が、アドレス縮退テストモード信号ＴＥＳＴ０もしくは
ＴＥＳＴ１がイネーブル（Ｈレベル）であると、アドレ
ス選択信号Ｙ９ＴおよびＹ９Ｎともにイネーブル（Ｈレ
ベル）になる。

【００１３】図１６に示す出力切り換え回路で、リード
バスプリチャージ信号ＰＲＢＳＢによってリードバスＲ
ＢＳ０Ｔ／ＮがＨレベルにプリチャージされた後、アド
レス選択信号Ｙ９Ｔ、Ｙ９Ｎによってリードライトバス
ＲＷＢＳ０Ｔ／Ｎ（ＲＷＢＳ０ＴとＲＷＢＳ０Ｎは相補
関係のデータ）もしくはＲＷＢＳ１Ｔ／Ｎがリードバス
ＲＢＳ０Ｔ／Ｎと接続される。アドレス選択信号Ｙ９Ｔ
およびＹ９Ｎが共にイネーブル（Ｈレベル）の時、すな
わちアドレス縮退テストモードの時は、リードライトバ
スＲＷＢＳ０Ｔ／ＮおよびＲＷＢＳ１Ｔ／Ｎが共にリー
ドバスＲＢＳ０Ｔ／Ｎに接続される。ここで、リードラ
イトバスＲＷＢＳ０Ｔ／ＮとＲＷＢＳ１Ｔ／Ｎのデータ
が同じであればリードバスＲＢＳ０ＴもしくはＲＢＳ０
ＮのどちらかがＨレベルであるが、異なるデータの時は
リードバスＲＢＳ０ＴおよびＲＢＳ０Ｎが共にＬレベル
になり、２つのデータの比較が行える。

【００１４】このようにして、アドレス縮退テストモー
ドでは、一度にアクセスされるメモリセルの数を増やし
て測定時間の短縮を図っている。オンチップコンペアと
は、チップ内部に外部データと比較する回路とその結果
を保持するラッチ回路を設けたものである。これは、デ
ータ判定端子を少ししか持たない測定器において、同時
測定数を増やすことができ測定時間の短縮につながる。
内部電源電圧の変更とは、特に内部降圧電源をもつＤＲ
ＡＭにおいて、バーンイン試験等で内部電源電圧を高く
しストレス試験を行う時に使用テストモードである。セ
ル対極電圧の変更とは、セル対極電圧をＶssレベル（０
Ｖ）もしくはＶINT レベル（内部降圧電源レベル）にし
て、セルキャパシタをチェックする時等に使用するテス
トモードである。

【００１５】テストモードチェックとは、正しくテスト
モードにエントリされているかを読み出すテストモード
である。例えば、アドレス縮退テストモードで正しくテ
ストモードにエントリされていなかった場合は、全メモ
リセルのテストを行っていないことになり、正しくテス
トが行なわれていないことになる。したがって、アドレ
ス縮退テストモードで測定を行う場合には、下記の順で
テストを行う。 （１）アドレス縮退テストモードにエントリ………………（０００） （２）縮退アドレスでのテスト （３）テストモードチェックテストモードにエントリ……（１００） （４）テストモードチェック （５）テストモードリセット

【００１６】図１６にテストモードチェック回路の具体
的な回路図を示す。テストモードチェックテストモード
にエントリすると、テストモードチェック信号ＴＥＳＴ
４がイネーブル（Ｈレベル）になるので、リードライト
バスＲＷＢＳ０Ｔ／ＮもしくはＲＷＢＳ１Ｔ／Ｎとリー
ドバスＲＢＳ０Ｔ／Ｎとの接続は行われず、アドレス縮
退テストモード信号ＴＥＳＴ０のデータがリードバスＲ
ＢＳ０Ｔ／Ｎに接続される。これによって、アドレス縮
退テストモード信号ＴＥＳＴ０の状態を読み出すことが
できるので、テストモードチェックを行うことができ
る。以上のようにして、テストモードが使用されてい
る。

【００１７】ところで、半導体装置の集積度が増してく
ると、半導体装置の回路は大規模化し、複雑になって来
る。それにともなってテスト時間が対数的に増加するた
め、多くの試験回路を内蔵させて効率良くテストができ
るようにしている。例えば、アドレス縮退テストモード
の場合、できるだけ多くのメモリセルを同時にアクセス
できるようにしたいが、テスト内容によってはアドレス
縮退の構成を変えられるようにしたい。また、ストレス
試験等のテストモードとも組み合わせてテストモードを
使用すると効率良くテストができる。その具体例とし
て、下記のテストモードを持つＤＲＡＭを考える。 ＴＥＳＴＡ………メモリセルアレイ内のアドレス縮退テ
スト ＴＥＳＴＢ………メモリセルアレイブロック毎のアドレ
ス縮退テスト ＴＥＳＴＣ………リフレッシュサイズが異なるアドレス
縮退テスト ＴＥＳＴＤ………Ｉ／Ｏ縮退テスト ＴＥＳＴＥ………ワード線ディスターブテスト ＴＥＳＴＦ………オンチップコンペア

【００１８】メモリセルアレイ内のアドレス縮退テスト
とは、同一メモリセルアレイ内のメモリセルを同時にア
クセスするので、隣接ビット線の影響をチェックするよ
うなテストでは使用できない。また、リフレッシュサイ
ズが異なるアドレス縮退テストでは、動作時の電流が異
なり、そのノイズの影響を受けるようなテストでは使用
できない。ワード線ディスターブテストは、同時に多く
のワード線を選択しワード線によるノイズを加速するテ
ストである。このテストモードデコーダ回路を図１７、
およびテストモードキーアドレスと選択されるテストモ
ード信号の関係を図１８の表にそれぞれ示す。このよう
にデコーダを構成することで、アドレス縮退テストの組
み合わせとストレス試験等のテスト等と組み合わせて行
えるようにしている。

【００１９】さらに、もっと多くのテストモードの組合
せを考えた時、テストモードデコーダ回路のチップに占
める面積が増大する。これを防ぐために、特開平７−２
９３９６号公報では、試験内容に対応したアドレスの一
致を検出してアドレス一致信号を出力するデコーダと、
試験イネーブル信号に応じて上記アドレス一致信号をラ
ッチして試験の実行を指示する試験モード信号を出力す
るラッチ回路とを含む試験モード登録回路を複数個有
し、上記複数の試験モード登録回路を組み合わせて起動
することができるようにした、半導体装置の試験回路を
開示している。

【００２０】図１９は、この半導体装置の試験回路の構
成を示すブロック図である。テストモードデコーダ回路
７０の出力にラッチ回路７１が接続され、テストモード
信号をラッチできるようにしてある。テストモードデコ
ーダ回路７０およびラッチ回路７１の具体的な回路図
を、図２０に示す。テストモードデコーダ回路７０は、
図１３のテストモードデコーダ回路５０とほぼ同等の大
きさで実現できる。例えば、テストモードキーアドレス
が”０００”でテストモードエントリサイクルを実行し
た時は、テストモード信号ＴＥＳＴＡがイネーブル（Ｈ
レベル）になってラッチされる。

【００２１】さらに、テストモードキーアドレスが”０
０１”でテストモードエントリサイクルを実行すれば、
テストモード信号ＴＥＳＴＢもイネーブル（Ｈレベル）
となって、テストモードＴＥＳＴＡおよびＴＥＳＴＢが
同時に選択される。以降テストモード信号は、テストモ
ードリセットサイクルを実行するまでラッチし続ける。

【００２２】以上のようにして、テストモードデコーダ
回路のチップに占める面積を増やすこと無く、様々な組
合せのテストモードを選択することができる。

【００２３】

【発明が解決しようとする課題】しかしながら、上記の
従来例は下記の問題を伴う。第一の問題点は、テストの
シーケンスが複雑になることである。テストモードのエ
ントリまたはリセットのサイクルは、テストには無駄な
サイクルである。その理由は、テストモードのエントリ
は各々独立に選択して行なえるが、テストモードのリセ
ットは全てのテストモードを同時にリセットすることし
かできないからである。例えば、前述のテストモード
で、アドレス縮退テストモードＴＥＳＴＡ，ＴＥＳＴ
Ｂ，ＴＥＳＴＣ，ＴＥＳＴＤ、ワード線ディスターブテ
ストモードＴＥＳＴＥおよびテストモードチェックテス
トモードＣＨＥＣＫを使用してリフレッシュテストを行
なうことを考えると、下記のシーケンスで行なわなけれ
ばならない。

【００２４】（ １）アドレス縮退テストモードＴＥＳ
ＴＡにエントリ （ ２）アドレス縮退テストモードＴＥＳＴＢにエント
リ （ ３）アドレス縮退テストモードＴＥＳＴＣにエント
リ （ ４）アドレス縮退テストモードＴＥＳＴＤにエント
リ （ ５）メモリセルにアドレス縮退テストモードでライ
ト （ ６）ワード線ディスターブテストモードＴＥＳＴＥ
にエントリ （ ７）ワード線ディスターブモードによりディスター
ブ （ ８）テストモードチェックテストモードＣＨＥＣＫ
にエントリ （ ９）アドレス縮退テストモードＴＥＳＴＡのチェッ
ク （１０）アドレス縮退テストモードＴＥＳＴＢのチェッ
ク （１１）アドレス縮退テストモードＴＥＳＴＣのチェッ
ク （１２）アドレス縮退テストモードＴＥＳＴＤのチェッ
ク

【００２５】（１３）ワード線ディスターブテストモー
ドＴＥＳＴＥのチェック （１４）テストモードリセット （１５）アドレス縮退テストモードＴＥＳＴＡにエント
リ （１６）アドレス縮退テストモードＴＥＳＴＢにエント
リ （１７）アドレス縮退テストモードＴＥＳＴＣにエント
リ （１８）アドレス縮退テストモードＴＥＳＴＤにエント
リ （１９）メモリセルをアドレス縮退テストモードでリー
ド （２０）テストモードチェックテストモードＣＨＥＣＫ
にエントリ （２１）アドレス縮退テストモードＴＥＳＴＡのチェッ
ク （２２）アドレス縮退テストモードＴＥＳＴＢのチェッ
ク （２３）アドレス縮退テストモードＴＥＳＴＣのチェッ
ク （２４）アドレス縮退テストモードＴＥＳＴＤのチェッ
ク （２５）テストモードリセット

【００２６】実際にテストを行なっているのは、（５）
ライト、（１３）ディスターブ、（１９）リードであ
り、他はテストモードのエントリ、リセットおよびテス
トモードチェックである。ここで、（１４）テストモー
ドのリセットで全てのテストモードがリセットされるの
で、アドレス縮退テストモードＴＥＳＴＡ，ＴＥＳＴ
Ｂ，ＴＥＳＴＣ，ＴＥＳＴＤのテストモードチェック、
および再度エントリを行なわなければならず、テストの
シーケンスを複雑にしている。この例ではアドレス縮退
テストモードだけしか挙げていないが、実際には前述の
オンチップコンペアモードの他、リダンダンシアクセス
テストモード、他のストレステストモードなどもっと多
く組み合わせて使用する。このため、もっと複雑にな
る。

【００２７】第二の問題点は、テストモードチェックの
テストモード回路を構成するのに多くの出力端子、もし
くは多くのテストモードチェックテストモード信号およ
びそれにともなうデコーダ回路を必要とすることであ
る。その理由は、試験回路を小さな要素に分割し、それ
を組み合わせてテストを行なうようにしたため、テスト
モード信号が多くなるからである。例えば、アドレス縮
退テストモードを下記の４つに分けたことによりアドレ
ス縮退テストモードの組合せが自由にでき多くのテスト
で利用できるようになった。 ＴＥＳＴＡ………メモリセルアレイ内のアドレス縮退テ
スト ＴＥＳＴＢ………メモリセルアレイブロック毎のアドレ
ス縮退テスト ＴＥＳＴＣ………リフレッシュサイズが異なるアドレス
縮退テスト ＴＥＳＴＤ………Ｉ／Ｏ縮退テスト しかし、テストモードチェックを行なうには、４つの信
号をチェックする必要がある。

【００２８】そのためには、出力するＩ／Ｏが多く必要
となるが限界があるため、テストモードチェックテスト
モード信号を増やす必要がある。上述の例では、２つの
Ｉ／Ｏに出力する場合、２つのテストモードチェックテ
ストモード信号ＣＨＥＣＫ１、ＣＨＥＣＫ２を構成し
て、テストモードチェックテストモード信号ＣＨＥＣＫ
１でアドレス縮退テストモード信号ＴＥＳＴＡおよびＴ
ＥＳＴＢ、テストモードチェックテストモード信号ＣＨ
ＥＣＫ２でアドレス縮退テストモード信号ＴＥＳＴＣお
よびＴＥＳＴＤを出力するようにしなければならず、テ
ストモードチェックテストモード信号が増えてしまう。
それによって、テストモードチェックテストモード信号
を選択するために、テストモードデコーダ回路、ラッチ
回路およびテストモードキーアドレスバッファ回路のチ
ップに占める面積が大きくなってしまう。

【００２９】本発明の目的は、複数あるテストモードを
独立にエントリまたはリセットできるようにし、簡単な
テストシーケンスでテストモードを使用した試験をでき
るようにした半導体装置の試験回路を提供することにあ
る。本発明の他の目的は、無駄なテストモードエントリ
サイクル、リセットサイクル、およびテストモードチェ
ックサイクルを複雑なテストシーケンスから減らしてテ
ストモードを使用した試験を行なえる半導体装置の試験
回路を提供することにある。本発明の他の目的は、多く
の種類のテストモード回路をもつ半導体装置において、
それぞれのテストモード信号の状態をチェックするテス
トモードチェック回路を内蔵する時、テストモードチェ
ック回路およびそれにともなうテストモードデコーダ回
路、テストモードキーアドレスバッファ回路の占めるチ
ップ面積の増大を抑制できる半導体装置の試験回路を提
供することにある。

【００３０】

【課題を解決するための手段】かかる目的を達成するた
め、本発明の半導体装置の試験回路は、アドレス信号を
入力して対応するテスト回路を選択するテスト選択信号
を出力するデコーダ回路と、テスト選択信号を入力して
テストの実行を指示するテストモード信号を出力するフ
リップフロップ回路とを備え、テストモードエントリ時
にテスト選択信号によって選択されたテストモード信号
をイネーブルもしくはディセーブルにする機能を有する
ことを特徴としている。

【００３１】また、上記のフリップフロップ回路はセッ
トリセットフリップフロップ回路であり、テストモード
信号をイネーブルもしくはディセーブルにするかを指示
するセットリセット信号を入力してテストモード信号を
イネーブルもしくはディセーブルにする機能を有すると
よい。

【００３２】あるいは、上記のフリップフロップ回路は
Ｔフリップフロップ回路であり、テストモードエントリ
の度にテスト選択信号によって選択されたテストモード
信号をイネーブルにしたりディセーブルにしたりを繰り
返す機能を有するとよい。

【００３３】さらに、半導体装置の試験回路は、テスト
選択信号および複数のテストモード信号を入力してテス
トモード信号がイネーブルかディセーブルかを示すテス
トモードチェック信号を出力する選択回路を備え、テス
ト選択信号によって選択されたテストモード信号をテス
トモードチェック信号に出力する機能を有するとよい。

【００３４】なお、上記の半導体装置はダイナミックラ
ンダムアクセスメモリであり、動作サイクルがＷＣＢＲ
サイクルであるとするとよい。

【００３５】さらに、半導体装置の試験回路は、テスト
モードのエントリサイクルおよびリセットサイクルを判
定し、テストモードのイネーブルおよびリセットを制御
する、テストモード制御回路を有するとよい。

【００３６】

【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体装置の試験回路の実施の形態を詳細に説明す
る。図１〜図１１を参照すると本発明の半導体装置の試
験回路の一実施形態が示されている。

【００３７】＜第一の実施形態＞本発明の第一の実施形
態について、ダイナミックランダムアクセスメモリ（以
降ＤＲＡＭと称す）を例にして説明する。図１に本発明
の第一の実施形態のブロック図を示す。第一の実施形態
の半導体装置の試験回路は、初段回路０、テストモード
制御回路１、テストモードキーアドレスバッファ回路
２、テストモードデコーダ回路１０、セットリセットフ
リップフロップ回路（以降ＲＳ−ＦＦと称す）１１で構
成されている。

【００３８】上記構成部の初段回路０を介したテストモ
ード制御回路１は、外部よりロウアドレスストローブ信
号（以降、信号ＲＡＳＢと称す）、カラムアドレススト
ローブ信号（以降、信号ＣＡＳＢと称す）およびライト
イネーブル信号（以降、信号ＷＥＢと称す）を入力し
て、テストモードのエントリサイクルおよびリセットサ
イクルを判定し、テストモードのイネーブルおよびリセ
ットを制御する。テストモードキーアドレスバッファ回
路２は、複数あるテストモードから１つを選択するため
外部よりアドレス信号（以降、信号ＡＤＤと称す）を取
り込む。テストモードデコーダ回路１０は、テストモー
ドアドレスバッファ回路２で取り込んだアドレスをデコ
ードする。セットリセットフリップフロップ回路（以
降、ＲＳ−ＦＦと称す）１１は、テストモードイネーブ
ルの時テストモードデコーダ回路１０で選択されたテス
トモード信号ＴＥＳＴＡ…ＴＥＳＴＦをセットもしくは
リセットし、テストモードリセットの時は全てのテスト
モード信号ＴＥＳＴＡ…ＴＥＳＴＦをリセットする。

【００３９】テストモードエントリサイクルは、信号Ｗ
ＥＢおよび信号ＣＡＳＢが信号ＲＡＳＢより先行してア
クティブ（Ｌレベル）になるＷＣＢＲサイクルである。
テストモードのリセットサイクルは、信号ＣＡＳＢが信
号ＲＡＳＢより先行してアクティブ（Ｌレベル）になる
ＣＢＲサイクル、もしくは信号ＲＡＳＢのみがアクティ
ブ（Ｌレベル）になるＲＯＲサイクルである。また、複
数あるテストモード信号ＴＥＳＴＡ…ＴＥＳＴＦから１
つを選択するためのテストモードキーアドレスとし、”
＊０００”がＴＥＳＴＡ、”＊００１”がＴＥＳＴＢ、
……、”＊１０１”がＴＥＳＴＦに割り付けられている
とする。

【００４０】本発明の第一の実施形態の試験回路を具体
的な回路である、図３のテストモード制御回路１、図７
のテストモードキーアドレスバッファ回路２、図２のテ
ストモードデコーダ回路１０およびＲＳ−ＦＦ回路１１
を使用して説明する。まず、テストモードエントリサイ
クル、すなわちＷＣＢＲサイクルの場合の動作波形図を
図４に示す。

【００４１】図４に示した各信号において、信号ＲＡＳ
０Ｂは、信号ＲＡＳＢと同期した内部信号である。信号
ＣＡＳ０Ｂは、信号ＣＢＲＢがディセーブル（Ｈレベ
ル）のとき、信号ＣＡＳＢと同期する内部信号である。
信号ＣＢＲＢは、信号ＣＡＳＢが信号ＲＡＳＢより先行
してイネーブル（Ｌレベル）のとき、信号ＣＡＳＢがリ
セットされる（Ｈレベルになる）までイネーブル（Ｌレ
ベル）になる内部信号である。信号ＷＢＲＢは、信号Ｃ
ＢＲＢがイネーブル（Ｌレベル）でかつ信号ＷＥＢが信
号ＲＡＳＢより先行してイネーブル（Ｌレベル）のと
き、信号ＲＡＳ０Ｂがリセットされる（Ｈレベルにな
る）までイネーブル（Ｌレベル）になる内部信号であ
る。信号Ｙ０…Ｙｎは、信号ＡＤＤと同期した内部信号
である。

【００４２】テストモード制御回路１において、信号Ｃ
ＡＳＢが信号ＲＡＳＢより先行してイネーブル（Ｌレベ
ル）になっているので、信号ＣＢＲＢはイネーブル（Ｌ
レベル）になるので、ノードＮ１がＨレベル、ノードＮ
２がＬレベルになる。また、信号ＣＢＲＢがイネーブル
および信号ＷＥＢも信号ＲＡＳＢより先行してイネーブ
ル（Ｌレベル）になっているので、信号ＷＢＲＢもイネ
ーブル（Ｌレベル）になり、ノードＮ３がＬレベル、ノ
ードＮ４がＬレベルになる。そして、信号ＣＡＳＢがＨ
レベルになると信号ＣＢＲＢがリセット（Ｈレベル）さ
れ、テストモードリセット信号ＴＲＳＴＢがディセーブ
ル（Ｈレベル）になる。再び信号ＣＡＳＢがイネーブル
（Ｌレベル）になると、ノードＮ４がＬレベル、ノード
Ｎ５がＬレベルになって、テストモードキーアドレス取
り込み信号ＴＫＥＹがワンショットイネーブル（Ｈレベ
ル）になり、その後テストモードエントリ信号ＴＥＮＴ
がイネーブル（Ｈレベル）になる。

【００４３】信号ＴＫＥＹがワンショットイネーブル
（Ｈレベル）になると、テストモードキーアドレスバッ
ファ回路２でアドレス信号Ｙ０…Ｙ２を取り込み、テス
トモードキーアドレス信号ＡＫ０…ＡＫ２にラッチされ
る。その後、信号ＴＥＮＴがイネーブル（Ｈレベル）に
なると、テストモードデコーダ回路１０でテストモード
キーアドレス信号ＡＫ０…ＡＫ２がデコードされ、いず
れかのＲＳ−ＦＦ回路が選択され、テストモードキーア
ドレス信号ＡＫ３がＨレベルであればセット、Ｌレベル
であればリセットされ、テストモードにエントリする。

【００４４】例えば、テストモードキーアドレスが”１
０１０”であればテストモード信号ＴＥＳＴＣをイネー
ブル（Ｈレベル）にし、テストモードキーアドレスが”
０１００”であればテストモード信号ＴＥＳＴＥをディ
セーブル（Ｌレベル）にし、テストモードにエントリす
る。この時、選択されていないテストモード信号は、テ
ストモードエントリ信号ＴＥＮＴがイネーブル（Ｈレベ
ル）、テストモードリセット信号ＴＲＳＴＢがディセー
ブル（Ｌレベル）であるから、以前の状態とする。以上
のようにして、テストモードのエントリでテストモード
信号ＴＥＳＴＡ…ＴＥＳＴＦを各々独立に選択してイネ
ーブルもしくはディセーブルができるようになる。

【００４５】次に、テストモードリセットリサイクルで
あるＣＢＲサイクルの場合の動作を、図５を参照して説
明する。信号ＣＢＲＢがイネーブル（Ｌレベル）になる
までは同じだが、信号ＷＢＲＢがディセーブル（Ｈレベ
ル）のままなのでノードＮ３がＨレベルになる。よっ
て、ノードＮ５がＨレベルになり信号ＴＥＮＴがディセ
ーブル（Ｌレベル）、また信号ＣＢＲＢがリセット（Ｈ
レベル）されると信号ＴＲＳＴＢがイネーブル（Ｌレベ
ル）になる。テストモードデコーダ回路１０で、信号Ｔ
ＥＮＴがディセーブル（Ｌレベル）および信号ＴＲＳＴ
Ｂがイネーブル（Ｌレベル）になるから、全てのテスト
モード信号ＴＥＳＴＡ…ＴＥＳＴＦがディセーブル（Ｌ
レベル）になって、テストモードのリセットが行われ
る。

【００４６】同様に、テストモードリセットリサイクル
であるＲＯＲサイクルの場合の動作を、図６を参照して
説明する。信号ＣＢＲＢがディセーブル（Ｈレベル）で
あるので、ノードＮ１はＬレベル、信号ＲＡＳ０Ｂがイ
ネーブル（Ｌレベル）になってノードＮ２がＨレベルに
なる。信号ＲＡＳＢ０Ｂがディセーブル（Ｈレベル）に
なると、ノードＮ３がＨレベルとなり、後はＣＢＲサイ
クルの場合と同様にテストモードのリセットが行われ
る。以上のようにして、テストモードのセットおよびリ
セットが行なわれる。

【００４７】なお、例として述べたテストモード制御回
路１、テストモードキーアドレスバッファ回路２、テス
トモードデコーダ回路１０およびＲＳ−ＦＦ回路１１
は、上述した構成に限らず、機能を満足すれば従来周知
の回路を用いて実現してもよい。また、ＲＳ−ＦＦ回路
１４のセットもしくはリセットの選択にテストモードキ
ーアドレス信号ＡＫ３を使用したが、テストモード信
号、あるいはテストモード制御回路１の構成を変えて、
テストモードエントリサイクルをＲＳ−ＦＦ回路１４の
セットとリセットで変える等してもよい。テストモード
信号の数およびテストモードキーアドレスの数、テスト
モードキーアドレスとテストモード信号の関係も必要に
応じて変えてもよい。

【００４８】＜第二の実施形態＞本発明の第二の実施形
態について、図８にブロック図を示す。本第二の実施形
態は、第一の実施形態にテストモードチェックテストモ
ードの機能を入れたものである。第一の実施形態と同様
に、テストモード制御回路１、テストモードキーアドレ
スバッファ回路２、テストモードデコーダ回路１０、Ｒ
Ｓ−ＦＦ回路１１、およびテストモードデコーダ回路の
出力である選択信号を入力してテストモード信号ＴＥＳ
ＴＡ…ＴＥＳＴＦ、ＣＨＥＣＫを選択しテストモードチ
ェック信号ＴＭＯＤＥを出力する選択回路１２で構成さ
れている。

【００４９】本第二の実施形態の試験回路を、具体的な
回路である図３のテストモード制御回路１、図７のテス
トモードキーアドレスバッファ回路２、図９のテストモ
ードデコーダ回路１０、ＲＳ−ＦＦ回路１１および選択
回路１２を使用して説明する。テストモードのエントリ
およびリセットの動作も第一の実施形態と同様、テスト
モードエントリ時にテストモード信号ＴＥＳＴＡ…ＴＥ
ＳＴＦ、ＣＨＥＣＫを各々独立にイネーブルもしくはデ
ィセーブルすることができ、テストモードリセット時に
は全てのテストモード信号がディセーブルになる。ただ
し、選択回路１２に入力する選択信号をテストモードデ
コーダ回路１０の出力信号である選択信号と共用するた
め、テストモードチェックテストモードにエントリ中は
テストモード信号ＴＥＳＴＡ…ＴＥＳＴＦのセットもし
くはリセットができないようにしてある。選択回路１２
では、テストモードエントリサイクルで最後に指定した
テストモードキーアドレスによってテストモード信号が
選択され、テストモードチェック信号ＴＭＯＤＥに出力
される。

【００５０】また、図９の選択回路１２はトランスファ
ゲートを使用して構成しているため、いずれのテストモ
ード信号も選択されない時はフローティング防止とし
て、テストモードチェック信号ＴＭＯＤＥをＬレベルに
する。テストモードチェックの回路は、例えば、図１６
のように構成すればよい。テストモードチェックテスト
モード信号ＣＨＥＣＫがイネーブル（Ｈレベル）になる
と、テストモードチェック信号ＴＭＯＤＥがリードバス
ＲＢＳ０Ｔ／Ｎに接続されて出力される。例えば、テス
トモード信号ＴＥＳＴＢの状態をチェックするには、下
記のようにすればよい。 （１）テストモードチェックテストモードにエントリ…
…（１１１０） （２）テストモードＴＥＳＴＢにエントリ………………
…（＊００１） （３）テストモード信号ＴＥＳＴＢをリード （４）テストモードチェックテストモードをリセット…
…（０１１０）

【００５１】（１）でテストモードチェックテストモー
ドにエントリし、テストモードチェックテストモード信
号ＣＨＥＣＫをイネーブル（Ｈレベル）にする。続いて
（２）でテストモードＴＥＳＴＢにエントリすると、選
択回路１２によってテストモード信号ＴＥＳＴＢが選択
されてテストモードチェック信号ＴＭＯＤＥに出力され
る。この時、テストモードチェックテストモード信号Ｃ
ＨＥＣＫがイネーブル（Ｈレベル）であるのでテストモ
ード信号ＴＥＳＴＢはセットもリセットもされず、以前
の状態をラッチしたままである。そして、テストモード
チェック信号ＴＭＯＤＥを外部に出力してテストモード
信号ＴＥＳＴＢの状態をリードすればよい。

【００５２】テストモードを使用しないリフレッシュテ
ストは、下記のシーケンスを行う。 （１）全メモリセルにライト （２）ディスターブを行う （３）全メモリセルをリード しかし、６４Ｍ−ＤＲＡＭ、２５６Ｍ−ＤＲＡＭ等と大
容量になると、テスト時間が大幅に増えるためテストモ
ードを使用し、テスト時間の短縮を図る。

【００５３】本実施形態では、選択回路１２を構成する
ために必要となるデコーダ回路を、既に存在するテスト
モードデコーダ回路１０を使用して構成する所に特徴が
ある。したがって、試験回路のチップに占める面積の割
合を低減することができる。

【００５４】また、具体的に、下記のテストモードを持
つＤＲＡＭについて、アドレス縮退テストモードＴＥＳ
ＴＡ，ＴＥＳＴＢ，ＴＥＳＴＣ，ＴＥＳＴＤ、ワード線
ディスターブテストモードＴＥＳＴＥおよびテストモー
ドチェックテストモードＣＨＥＣＫを使用してリフレッ
シュテストを行なうことを考える。 ＴＥＳＴＡ………メモリセルアレイ内のアドレス縮退テ
スト ＴＥＳＴＢ………メモリセルアレイブロック毎のアドレ
ス縮退テスト ＴＥＳＴＣ………リフレッシュサイズが異なるアドレス
縮退テスト ＴＥＳＴＤ………Ｉ／Ｏ縮退テスト ＴＥＳＴＥ………ワード線ディスターブテスト ＴＥＳＴＦ………オンチップコンペア ＣＨＥＣＫ………テストモードチェック

【００５５】上記の場合は、下記の手順で行なえばよ
い。 （ １）アドレス縮退テストモードＴＥＳＴＡにエント
リ （ ２）アドレス縮退テストモードＴＥＳＴＢにエント
リ （ ３）アドレス縮退テストモードＴＥＳＴＣにエント
リ （ ４）アドレス縮退テストモードＴＥＳＴＤにエント
リ （ ５）メモリセルにアドレス縮退テストモードでライ
ト （ ６）ワード線ディスターブテストモードＴＥＳＴＥ
にエントリ （ ７）ワード線ディスターブモードによりディスター
ブ （ ８）テストモードチェックテストモードＣＨＥＣＫ
にエントリ （ ９）ワード線ディスターブテストモードＴＥＳＴＥ
のチェック （１０）テストモードチェックテストモードＣＨＥＣＫ
をリセット （１１）ワード線ディスターブテストモードＴＥＳＴＥ
をリセット （１２）メモリセルをアドレス縮退テストモードでリー
ド （１３）テストモードチェックテストモードＣＨＥＣＫ
にエントリ （１４）アドレス縮退テストモードＴＥＳＴＡのチェッ
ク （１５）アドレス縮退テストモードＴＥＳＴＢのチェッ
ク （１６）アドレス縮退テストモードＴＥＳＴＣのチェッ
ク （１７）アドレス縮退テストモードＴＥＳＴＤのチェッ
ク （１８）テストモードリセット

【００５６】このように、従来２５ステップ必要だった
テストが１８ステップに短縮される。以上のようにし
て、テストモードエントリでテストモード信号ＴＥＳＴ
Ａ…ＴＥＳＴＦを各々独立に選択してイネーブルもしく
はディセーブルができるようにしたので、テストシーケ
ンスを簡略化することができる。

【００５７】なお、例として述べた選択回路１２は、上
述した構成に限らず機能を満足すれば従来周知の回路を
用いて実現してもよい。

【００５８】＜第三の実施形態＞本発明の第三の実施形
態について、図１０にブロック図を示す。本発明の第二
の実施形態のＲＳ−ＦＦ回路１１について、Ｔフリップ
フロップ回路（以降Ｔ−ＦＦと称す）２１を使用して構
成している。

【００５９】本発明の第三の実施形態の試験回路を、具
体的な回路である図３のテストモード制御回路１、図７
のテストモードキーアドレスバッファ回路２、図１１の
テストモードデコーダ回路２０およびＴ−ＦＦ回路２１
を使用して説明する。テストモードエントリ時は第一の
実施形態と同様、テストモードデコーダ回路２０でテス
トモードキーアドレス信号ＡＫ０…ＡＫ２がデコードさ
れ、いずれかのＴ−ＦＦ回路２１が選択される。選択さ
れたＴ−ＦＦ回路２１は、前のテストモード信号がディ
セーブルであればイネーブルに、前のテストモード信号
がイネーブルであればディセーブルにというように、テ
ストモード信号をトグルする。例えば、テストモード信
号ＴＥＳＴＣがディセーブル（Ｌレベル）の時、テスト
モードキーアドレスを”０１０”としてテストモードエ
ントリサイクルを実行するとテストモード信号ＴＥＳＴ
Ｃがイネーブル（Ｈレベル）になる。

【００６０】再度、テストモードキーアドレス信号を”
０１０”でテストモードエントリサイクルを実行する
と、テストモード信号ＴＥＳＴＣがディセーブル（Ｌレ
ベル）になる。以上のようにして、テストモードエント
リでテストモード信号ＴＥＳＴＡ…ＴＥＳＴＦを各々独
立に選択してイネーブルもしくはディセーブルができる
ようにしたので、テストシーケンスを簡略化することが
できる。

【００６１】なお、例として述べたテストモードデコー
ダ回路２０およびＴ−ＦＦ回路２１は、上述した構成に
限らず機能を満足すれば従来周知の回路を用いて実現し
てもよい。さらに、テストモード信号を各々独立にセッ
トもしくはリセットできるようにする手段としてＲＳ−
ＦＦ回路１１およびＴ−ＦＦ回路２１を使用した例を述
べたが、これに限らず上記の機能を満足すれば従来周知
の回路を用いて実現してもよい。

【００６２】上記実施形態の半導体装置の試験回路は、
テストモード信号を各々独立にイネーブルもしくはディ
セーブルにする。より具体的には、アドレス信号を入力
して対応するテストを選択するテスト選択信号を出力す
るデコーダ回路１０と、テスト選択信号を入力してテス
トモード信号を出力するフリップフロップ回路１１を備
え、テストモードエントリ時にテスト選択信号によって
選択されたテストモード信号をイネーブルもしくはディ
セーブルにする機能を有する。さらに、フリップフロッ
プ回路はセットリセットフリップフロップ回路１１であ
り、テストモード信号をイネーブルもしくはディセーブ
ルにするかを決めるセットリセット信号を入力してテス
トモード信号をイネーブルもしくはディセーブルにする
機能を有する。また、フリップフロップ回路はＴフリッ
プフロップ回路２１であり、テストモードエントリの度
にテスト選択信号によって選択されたテストモード信号
をイネーブルにしたりディセーブルにしたりを繰り返す
機能を有する。

【００６３】また、テストモードチェック回路は、複数
のテストモード信号をテストモードデコーダで選択す
る。より具体的には、テスト選択信号およびテストモー
ド信号を入力してテストモード信号がイネーブルかディ
セーブルかを示すテストモードチェック信号を出力する
選択回路１２を備え、テスト選択信号によって選択され
たテストモード信号をテストモードチェック信号に出力
する機能を有する。

【００６４】特にテストモードを小さい要素に分けてそ
れを組み合わせて使用するテストモードを使用した試験
では、例えば、下記のようなテストにおいて、テストの
途中でテストモードを切り換えて使用したい。 （１）ライト……………アドレス縮退テストモード （２）ディスターブ……ディスターブモード、ストレス
モード等 （３）リード……………アドレス縮退テストモード そのためには、各々独立にテストモード信号をイネーブ
ルもしくはディセーブルにすることができた方がテスト
シーケンスを容易にできる。

【００６５】また、テストモードを小さい要素に分けて
いるのでテストモード信号が多いため、選択回路を通し
て外部に出力したほうが少ない出力端子で実現できる。
また、この選択回路を構成するためには選択信号を発生
させるデコーダ回路が必要になる。このデコーダ回路
を、すでにテストモードデコーダ回路で使用しているデ
コーダ回路と共通に使用することで、テストモードチェ
ック回路のチップに占める面積を低減することができ
る。

【００６６】

【発明の効果】以上の説明より明らかなように、本発明
の半導体装置の試験回路は、アドレス信号を入力して対
応するテスト回路を選択するテスト選択信号を出力し、
このテスト選択信号を入力してテストの実行を指示する
テストモード信号を出力する。テストモードエントリ時
にテスト選択信号によって選択されたテストモード信号
をイネーブルもしくはディセーブルにする。

【００６７】上記の構成による第一の効果は、複数のテ
ストモード信号を各々独立に選択してイネーブルもしく
はディセーブルにすることができることである。これに
より、テストのシーケンスを簡略化できる。その理由
は、テストモードデコーダ回路からの出力にテストモー
ド信号をセットもしくはリセットできるフリップフロッ
プ回路を備えたからである。また、従来はテストモード
信号をディセーブルにするには、テストモードリセット
サイクルを実行して一度にすべてのテストモード信号を
ディセーブルにすることしかできなかったが、テストモ
ード信号を各々独立に選択してイネーブルもしくはディ
セーブルにできるので、むだなテストモードセットもし
くはテストモードチェックをなくすことができ、テスト
シーケンスの簡略化ができる。

【００６８】第二の効果は、多くのテストモードを内蔵
する半導体装置で、テストモードチェック回路のチップ
に占める面積を低減することができる。その理由は、小
さな要素に分割された試験回路を制御するためにある多
くのテストモード信号を、選択回路で選択し外部に出力
できるようにしたからである。また、選択回路に入力す
る選択信号は、すでにあるテストモードデコーダ回路の
出力を利用しているからである。

【図面の簡単な説明】

【図１】本発明の半導体装置の試験回路の第一の実施形
態の構成例を示すブロック図である。

【図２】図１のテストモードデコーダ回路１０およびＲ
Ｓ−ＦＦ回路１１を示す具体的な回路図である。

【図３】図１のテストモード制御回路１を示す具体的な
回路図である。

【図４】図３のテストモード制御回路１でテストモード
エントリ時の動作を示す波形図である。

【図５】図３のテストモード制御回路１でＣＢＲサイク
ルによるテストモードリセット時の動作を示す波形図で
ある。

【図６】図３のテストモード制御回路１でＲＯＲサイク
ルによるテストモードリセット時の動作を示す波形図で
ある。

【図７】図１のテストモードキーアドレスバッファ回路
２を示す具体的な回路図である。

【図８】本発明の第二の実施形態の構成例を示すブロッ
ク図である。

【図９】図８のテストモードデコーダ回路１０、ＲＳ−
ＦＦ回路１１および選択回路１２を示す具体的な回路図
である。

【図１０】本発明の第三の実施形態の構成例を示すブロ
ック図である。

【図１１】図１０のテストモードデコーダ回路２０およ
びＴ−ＦＦ回路２１を示す具体的な回路図である。

【図１２】従来例一の構成例を示すブロック図である。

【図１３】図１２のテストモードデコーダ回路５０を示
す具体的な回路図である。

【図１４】図１３のテストモードキーアドレスおよびテ
ストモードデコーダ回路５０の動作を示す真理値表であ
る。

【図１５】アドレス縮退テストモード回路を示す具体的
な回路図である。

【図１６】アドレス縮退テストモード回路およびテスト
モードチェックモード回路を示す具体的な回路図であ
る。

【図１７】図１３のテストモードデコーダ回路５０を示
す他の具体的な回路図である。

【図１８】図１７のテストモードキーアドレスおよびテ
ストモードデコーダ回路の動作を示す真理値表である。

【図１９】従来例二の構成例を示すブロック図である。

【図２０】図１９のテストモードデコーダ回路７０およ
びラッチ回路７１を示す具体的な回路図である。

【符号の説明】

０ 初段回路 １ テストモード制御回路 ２ テストモードキーアドレスバッファ回路 １０、２０、５０、７０ テストモードデコーダ回路 １１ ＲＳ−ＦＦ回路 １２ 選択回路 ２１ Ｔ−ＦＦ回路 ７１ ラッチ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G01R 31/28 G01R 31/3185 G11C 11/401

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 アドレス信号を入力して対応するテスト
   回路を選択するテスト選択信号を出力するデコーダ回路
   と、 前記テスト選択信号を入力してテストの実行を指示する
   テストモード信号を出力するフリップフロップ回路とを
   備え、 テストモードエントリ時に前記テスト選択信号によって
   選択されたテストモード信号をイネーブルもしくはディ
   セーブルにする機能を有することを特徴とする半導体装
   置の試験回路。
2. 【請求項２】 前記フリップフロップ回路はセットリセ
   ットフリップフロップ回路であり、テストモード信号を
   イネーブルもしくはディセーブルにするかを指示するセ
   ットリセット信号を入力してテストモード信号をイネー
   ブルもしくはディセーブルにする機能を有することを特
   徴とする請求項１に記載の半導体装置の試験回路。
3. 【請求項３】 前記フリップフロップ回路はＴフリップ
   フロップ回路であり、テストモードエントリの度に前記
   テスト選択信号によって選択されたテストモード信号を
   イネーブルにしたりディセーブルにしたりを繰り返す機
   能を有することを特徴とする請求項１に記載の半導体装
   置の試験回路。
4. 【請求項４】 前記半導体装置の試験回路は、さらに、
   前記テスト選択信号および複数の前記テストモード信号
   を入力してテストモード信号がイネーブルかディセーブ
   ルかを示すテストモードチェック信号を出力する選択回
   路を備え、前記テスト選択信号によって選択されたテス
   トモード信号を前記テストモードチェック信号に出力す
   る機能を有することを特徴とする請求項１から３の何れ
   か１項に記載の半導体装置の試験回路。
5. 【請求項５】 前記半導体装置はダイナミックランダム
   アクセスメモリであり、動作サイクルがＷＣＢＲサイク
   ルであることを特徴とする請求項１から４の何れか１項
   に記載の半導体装置の試験回路。
6. 【請求項６】 前記半導体装置の試験回路は、さらに、
   テストモードのエントリサイクルおよびリセットサイク
   ルを判定し、テストモードのイネーブルおよびリセット
   を制御する、テストモード制御回路を有することを特徴
   とする請求項１から５の何れか１項に記載の半導体装置
   の試験回路。