KR100531463B1 - 반도체 장치의 테스트모드 제어회로 - Google Patents

반도체 장치의 테스트모드 제어회로 Download PDF

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KR100531463B1 KR10-2003-0043189A KR20030043189A KR100531463B1 KR 100531463 B1 KR100531463 B1 KR 100531463B1 KR 20030043189 A KR20030043189 A KR 20030043189A KR 100531463 B1 KR100531463 B1 KR 100531463B1
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  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

본 발명은 여러가지 테스트모드를 진입하거나 탈출하는 데 있어서, 다수의 모드중 특정 테스트모드로 진입하고, 특정 테스트모드를 탈출할 수 있는 테스트모드 제어회로를 제공하기 위한 것으로, 이를 위해 본 발명은 테스트모드로 진입하는 테스트모드 진입신호와 테스트모드를 탈출하는 테스트모드 탈출신호를 선택적으로 활성화시켜 출력하는 테스트모드 제어부; 복수의 테스트모드중 하나를 선택하기 위해, 입력되는 제어코드를 디코딩하는 테스트모드 디코더; 및 상기 복수의 테스트모드에 각각 대응하여 구비되며, 상기 테스트모드 진입신호가 활성화된 경우에는 상기 테스트모드 디코더에 의해 디코딩된 디코더 신호에 대응하는 테스트모드 활성화신호를 활성화시키고, 상기 테스트모드 탈출신호가 활성화된 경우에는 디코더 신호에 대응하는 테스트모드 활성화신호를 비활성화시켜 출력하는 다수의 테스트모드 활성화부를 구비하는 테스트모드 제어회로를 제공한다.

Description

반도체 장치의 테스트모드 제어를 위한 회로 및 방법{METHOD AND CIRCUIT FOR CONTROLLING TEST MODE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리소자와 같은 반도체 장치의 테스트모드의 활성화 및 비활성화를 제어하기 위한 테스트모드 제어회로에 관한 것이다.
잘 알려진 바와 같이, 통상적인 반도체 장치는 반도체 장치의 고유 기능을 수행하는 회로 부분 이외에 테스트를 위한 별도의 테스트 회로들을 구비하고 있으며, 그 중 하나로써 다수의 테스트모드중 특정 모드로 진입하거나 진입된 테스트모드를 비활성화 시키기 위한 테스트모드 제어회로를 구비하고 있다.
즉, 반도체장치의 테스트모드에는 전압 조절을 위한 모드와, 데이터를 압축하는 모드 등 여러 테스트모드가 존재하는 바, 이들 테스트모드 중 특정 모드로 진입하기 위해서는 그 모드를 각각 지정해줄 필요가 있다. 또한, 테스트가 완료된 다음에는 진입된 테스트모드를 비활성화 시켜야 한다.
도1은 종래기술에 의한 테스트모드 제어회로를 나타내는 회로도로서, 3개의 테스트모드를 인에이블시킬 수 있는 테스트모드 제어회로이다.
도1을 참조하여 살펴보면, 테스트모드 제어회로는 테스트모드의 진입여부를 제어하기 위한 테스트모드 제어부(10)와, 어드레스신호를 입력받아 다수의 테스트모드를 선택하기 위한 테스트모드 디코더(20)와, 테스트모드 디코더(20)에서 디코딩 결과값에 의해 하나의 테스트모드를 활성화시키는 다수의 테스트모드 활성화부(30 ~ 80)를 구비한다.
하나의 테스트모드 활성화부(30)은 테스트모드 제어부(10)에서 출력되는 테스트모드 인에이블신호(mrs)와 테스트모드 디코더(20)에서 디코딩된 신호(add_0)를 입력받는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력과 테스트모드 제어부(10)에서 출력되는 테스트모드 디스에이블신호(trst)를 각각 일측입력으로 받고 서로의 출력을 타측입력으로 받아 래치를 형성하는 낸드게이트(ND2,ND3)와, 낸드게이트(ND2)의 출력을 버퍼링하여 테스트모드 신호(test_mode1)를 활성화시키는 인버터(I1,I2)를 구비한다.
또한 나머지 테스트모드 활성화부(20 ~ 80)도 테스트모드 활성화부(10)와 같은 구성을 가지며, 테스트모드 디코더(20)에서 출력되는 디코딩된 신호(add_2,add_3 또는 add_4,add_5)에 의해 각각 테스트모드(test_mode2 ~ test_mode6)를 인에이블시킨다.
도2는 도1에 도시된 테스트모드 제어회로의 테스트모드 제어부(10)를 나타내는 회로도이다.
도2를 참조하여 살펴보면, 테스트모드 제어부(10)은 모드 레지스터 셋팅부에서 출력되는 모드 레지스터 세팅 펄스신호(mrsp6)와 어드레스신호(add<7>)를 입력받는 낸드게이트(ND10)와, 낸드게이트(ND10)의 출력을 반전하여 테스트모드 인에이블신호(mrs)를 출력하는 인버터(I9)와, 모드 레지스터 세팅 펄스신호(mrsp6)와 반전된 어드레스신호(add<7>)를 입력받는 낸드게이트(ND11)와, 낸드게이트의 출력을 버퍼링하여 테스트모드 디스에이블신호(trst)를 출력하는 인버터(I11, I12)를 구비한다. 여기서 모드 레지스터 셋팅부는 반도체 장치의 각종 동작상태를 규정하기 위한 제어신호를 출력하는 블럭이다.
도3은 도1에 도시된 테스트모드 제어회로의 테스트모드 디코더(20)를 나타내는 회로도이다.
도3을 참조하여 살펴보면, 테스트모드 디코더(20)는 어드레스신호(add<0> ~ add<2>)를 각각 입력받아 반전시키는 인버터(I13,I14,I15)와, 인버터(I13,I14,I15)의 출력을 입력받아 논리곱하여 제1 디코딩신호(add_0)를 출력하는 앤드게이트(ND12,I13)와, 인버터(I14,I15)의 출력과 어드레스신호(add<0>)를 논리곱하여 제2 디코딩신호(add_1)를 출력하는 앤드게이트(ND13,I14)와, 어드레스신호(add<1>)와 인버터((I13,I15)의 출력을 논리곱하여 제3 디코딩신호(add_2)를 출력하는 앤드게이트(ND14,I15)와, 어드레스신호(add<0>,add<1>)와 인버터(I15)의 출력을 논리곱하여 제4 디코딩신호(add_3)을 출력하는 앤드게이트(ND15,I16)와, 어드레스신호(add<2>)와 인버터(I13,I14)의 출력을 논리곱하여 제5 디코딩신호(add_4)를 출력하는 앤드게이트(ND16,I17)와, 어드레스신호(add<0>,add<2>)와 인버터(I14)의 출력을 논리곱하여 제6 디코딩신호(add_5)를 출력하는 앤드게이트(ND17,I18)를 구비한다.
도4는 도1에 도시된 테스트모드 제어회로의 동작을 나타내는 파형도이다. 이하에서 도1 내지 도4를 참조하여 종래기술에 의한 테스트모드 제어회로의 동작을 살펴본다.
먼저 모드 레지스터 세팅 펄스신호(mrsp6)와 어드레스신호(add<7>)가 하이레벨로 입력되면 테스트모드 인에이블신호(mrs)가 하이레벨로 된다.
한편, 테스트모드 디코더는 입력되는 어드레스신호(add<0:2>)를 입력받아 디코딩하여 제1 내지 제2 디코딩된 신호(add_0 ~ add_5)중 하나의 신호(예컨대 add_0)를 활성화시킨다.
이어서 활성화된 디코딩신호가 입력되는 테스트모드 활성화부(20)는 테스트모드(test_mode1)를 활성화시켜 출력하고, 테스트모드 신호(test_mode1)가 활성화되면 제1 테스트모드로 반도체 장치가 진입하게 되는 것이다.
제1 테스트모드 상태에서 계속해서 다른 테스트모드로 진입하기 위해서 테스트모드 디코더(20)은 어드레스신호(add<0:2>)를 추가적으로 입력받아 디코딩하여 제1 내지 제2 디코딩된 신호(add_0 ~ add_5)중 하나의 신호(예컨대 add_1)가 활성화된다.
이어서 활성화된 디코딩신호가 입력되는 테스트모드 활성화부(30)는 테스트모드(test_mode2)를 활성화시켜 출력하고, 테스트모드 신호(test_mode2)가 활성화되면 반도체 장치가 제2 테스트모드로 동작하게 되는 것이다.
계속해서 다른 테스트모드로 진입하기 위해서는 테스트모드 디코더는 추가적으로 어드레스신호(add<0:2>)를 입력받아 디코딩하게 된다.
한편 테스트모드를 탈출하기 위해서는 테스트모드 제어부(10)에서 로우레벨의 어드레스신호(add(<7>)를 입력받아 테스트모드 디스에이블신호(trst)를 로우레벨로 활성화시켜 다수의 테스트모드 활성화부(30 ~ 80)로 출력한다.
이어서 각 테스트모드 활성화부(30 ~ 80)를 입력받아 테스트모드 신호(test_mode1 ~ test_mode6)을 비활성화시킨다.
도4를 참조하여 살펴보면, 테스트모드 인에이블신호(mrs)와 디코딩된 신호(add_0 ~ add_2)가 하이레벨로 활성화될 때마다 각각의 테스트모드로 진입하며, 테스트모드 디스에이블신호(trst)가 로우레벨로 활성화되면 각각의 테스트모드(test_mode1)가 한번에 탈출하는 것을 알 수 있다.
그러나, 이렇게 테스트모드의 진입은 차례로 가능한데, 테스트모드를 빠져 나오게 하는 것은 한꺼번에 해야한다. 이로 인해 여러개의 테스트모드를 진입한우 하나의 테스트모드만을 빠져나오고 싶어도 테스트디스에이블신호(trst)신호로 한꺼번에 빠져나오기 때문에 다른 모든 테스트모드를 다시 진입해야하는 번거로움이 있으며, 또한 테스트시간이 증가되는 문제점이 있다.
본 발명은 여러가지 테스트모드를 진입하거나 탈출하는 데 있어서, 다수의 모드중 특정 테스트모드로 진입하고, 특정 테스트모드를 탈출할 수 있는 테스트모드 제어회로를 제공함을 목적으로 한다.
상기의 과제를 해결하기 위한 본 발명은 테스트모드로 진입하는 테스트모드 진입신호와 테스트모드를 탈출하는 테스트모드 탈출신호를 선택적으로 활성화시켜 출력하는 테스트모드 제어부; 복수의 테스트모드중 하나를 선택하기 위해, 입력되는 제어코드를 디코딩하는 테스트모드 디코더; 및 상기 복수의 테스트모드에 각각 대응하여 구비되며, 상기 테스트모드 진입신호가 활성화된 경우에는 상기 테스트모드 디코더에 의해 디코딩된 디코더 신호에 대응하는 테스트모드 활성화신호를 활성화시키고, 상기 테스트모드 탈출신호가 활성화된 경우에는 디코더 신호에 대응하는 테스트모드 활성화신호를 비활성화시켜 출력하는 다수의 테스트모드 활성화부를 구비하며, 상기 테스트모드 활성화부는 상기 테스트모드 디코더에서 출력되는 디코딩된 신호와 상기 테스트모드 진입신호를 입력받는 논리곱조합수단; 각각의 입력단과 출력단이 서로 교차하여 연결된 제1 인버터와 제2 인버터;각각의 입력단과 출력단이 서로 교차하여 연결된 제3 인버터와 제4 인버터;상기 논리곱조합수단의 출력신호가 제1 레벨일 때 턴온되어 상기 제1 인버터의 출력을 상기 제3 인버터로 전달하는 제1 전송게이트; 상기 논리곱조합수단의 출력신호가 제2 레벨일 때 상기 제4 인버터의 출력을 상기 제3 인버터로 전달하는 제2 전송게이트; 상기 논리곱조합수단의 출력신호가 제1 레벨일 때 상기 제2 인버터의 출력을 상기 제1 인버터로 전달하는 제3 전송게이트; 상기 논리곱조합수단의 출력신호가 제2 레벨일 때 상기 제3 인버터의 입력단에 인가되는 신호를 상기 제1 인버터로 전달하는 제4 전송게이트; 상기 제3 인버터의 출력을 버퍼링하여 상기 테스트모드 활성화신호를 출력하는 버퍼링수단; 및 상기 테스트모드 탈출신호에 응답하여 상기 테스트모드 활성화신호가 비활성화될 수 있는 신호레벨을 상기 제1 인버터의 입력단에 공급하는 모스트랜지스터를 구비하는 것을 특징으로 하는 테스트모드 제어회로를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5는 본 발명의 바람직한 실시예에 따른 테스트모드 제어회로를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 테스트모드 제어회로는 테스트모드로 진입하는 테스트모드 진입신호(mrs)와 테스트모드를 탈출하는 테스트모드 탈출신호(trst)를 선택적으로 활성화시켜 출력하는 테스트모드 제어부(100)와, 복수의 테스트모드중 하나를 선택하기 위해, 입력되는 제어코드(add<0:2>)를 디코딩하는 테스트모드 디코더(200)와, 복수의 테스트모드에 각각 대응하여 구비되며, 테스트모드 진입신호(mrs)가 활성화된 경우에는 테스트모드 디코더(200)에 의해 디코딩된 디코더 신호(add_0 ~ add_5)에 대응하는 테스트모드 활성화신호(예컨대 test_mode1)를 활성화시키고, 테스트모드 탈출신호(trst)가 활성화된 경우에는 디코더 신호(add_0)에 대응하는 테스트모드 활성화신호(test_mode1)를 비활성화시켜 출력하는 다수의 테스트모드 활성화부(300 ~ 800)를 구비한다.
또한, 하나의 테스트모드 활성화부(300)는 테스트모드 디코더(200)에서 출력되는 디코딩된 신호(add_0)와 테스트모드 진입신호(mrs)를 입력받는 논리곱조합부(ND18)와, 각각의 입력단과 출력단이 서로 교차하여 연결된 인버터 및 인버터(I23,I24)와, 각각의 입력단과 출력단이 서로 교차하여 연결된 인버터 및 인버터(I21,I20)와, 논리곱조합부(ND18)의 출력신호가 하이레벨일 때 턴온되어 인버터(I21)의 출력을 인버터(I23)로 전달하는 전송게이트(T4)와, 논리곱조합부(ND18)의 출력신호가 로우레벨일 때 인버터(I24)의 출력을 인버터(I23)로 전달하는 전송게이트(T3)와, 논리곱조합부(ND18)의 출력신호가 하이레벨일 때 인버터(T21)의 출력을 인버터(I19)로 전달하는 제3 전송게이트(T1)와, 논리곱조합부(ND18)의 출력신호가 로우레벨일 때 인버터(I23)의 입력단에 인가되는 신호를 인버터(I21)로 전달하는 전송게이트(T2)와, 인버터(I23)의 출력을 버퍼링하여 테스트모드 활성화신호를 출력하는 버퍼링부(I25)와, 테스트모드 탈출신호(trst)에 응답하여 테스트모드 활성화신호(mrs)가 비활성화될 수 있는 신호레벨(로우레벨)을 인버터(I21)의 입력단에 공급하는 모스트랜지스터(MP1)를 구비하는 것을 특징으로 하는 테스트모드 제어회로
도6 및 도7은 도5에 도시된 테스트모드 제어회로의 동작을 나타내는 파형도이다. 이하에서 도5 내지 도7을 참조하여 본 실시예에 따른 테스트모드 제어회로의 동작을 살펴본다. 도6은 다수의 테스트모드를 순차적으로 활성화시키고, 한번에 모든 테스트모드를 탈출하는 동작이 나타나 있고, 도7은 다수의 테스트모드를 순차적으로 활성화시키고, 다수의 테스트모드를 순차적으로 비활성화시키는 동작이 나타나 있다.
테스트모드 디코더(200)는 제어코드(add<0:2>)를 입력받아 디코딩하여 6개의 테스트모드 활성화부(300 ~ 800)중 하나를 선택하기 위한 하나의 디코딩신호(예를 들어 add_0)를 하이레벨로 활성화시킨다. 참고적으로 메모리 장치에서는 테스트모드 디코더(200)와 테스트모드 제어부(100)에 입력되는 제어신호(add<0:2>.add<7>)를 어드레스가 입력되는 핀을 이용하여 입력받게 된다. 또한, 테스트모드 디코더(200)와 테스트모드 제어부는 도2와 도3에 도시된 바와 같은 구성을 가진다.
한편, 테스트모드 제어부(100)는 모드 레지스터 셋팅 펄스신호(mrsp6)과 제어신호(add<7>)를 입력받아 테스트모드 디코더(200)가 디코딩신호를 출력하는 타이밍에 테스트모드 진입신호(mrs)를 하이레벨의 펄스형태로 출력한다. 또한, 테스트모드 탈출신호(trst)는 하이레벨로 모든 테스트모드 활성화부(300 ~ 800)로 출력되고 있다.
테스트모드 진입신호(mrs)와 디코딩신호(add_0)이 동시에 하이레벨의 펄스형태로 입력되면, 테스트모드 활성화부(300)의 낸드 게이트(ND18)는 로우레벨을 출력하고 이로 인해 전송게이트(T2,T3)는 턴온되고, 전송게이트(T1,T4)는 턴오프된다.
테스트모드 활성화신호(test_mode1)이 로우레벨로 비활성화상태에서 전송게이트(T2,T3)는 턴온되고, 전송게이트(T1,T4)는 턴오프됨으로서 인버터(I21)의 출력신호가 로우레벨에서 하이레벨로 변환된다.
이어서 테스트모드 진입신호(mrs) 또는 디코딩신호(add_0)가 다시 로우레벨로 되면 인버터(I21)에서 출력되는 하이베렐의 출력신호가 테스트모드 활성화신호(test_mode1)를 하이레벨로 활성화된다.
다른 테스트모드 활성화부(400 ~ 800)에서도 각각 테스트모드 진입신호(mrs)와 디코딩신호(add_1 ~ add_5)에 의해 전술한 바와같이 각각의 테스트모드 활성화신호를 활성화시킨다.
이어서 테스트모드 제어부(100)에서는 모든 테스트모드를 일시에 탈출시키기 위해 로우레벨로 활성화된 테스트모드 탈출신호(trst)를 모든 테스트모드 활성화부(300 ~ 800)로 출력한다.
각 테스트모드 활성화부(300 ~ 800)의 모스트랜지스터(MP1)는 로우레벨로 활성화된 테스트모드 탈출신호(trst)를 입력받아 턴온되어 전원전압을 즉, 하이레벨의 신호를 인버터(I21)의 입력단으로 공급한다. 이로 인하여 테스트모드 활성화신호(test_mode1)는 로우레벨로 비활성화된다.
이어서 순차적으로 테스트모드를 살펴보면, 하나의 테스트활성화부(300)에 테스트모드 진입신호(mrs)와 디코딩된 신호(add_0)가 하이레벨의 펄스형태로 입력되면 테스트모드 활성화신호(test_mode1)가 하이레벨로 활성화된다.
이어서 다시 테스트활성화부(300)에 테스트모드 진입신호(mrs)와 디코딩된 신호(add_0)가 하이레벨의 펄스형태로 입력되면, 즉 테스트모드 활성화시와 같은 신호를 입력시키면 테스트 활성화신호(test_mode1)는 로우레벨로 비활성화된다.
따라서 원하는 테스트모드에 진입하려고 하면, 대응되는 테스트활성화부(300 ~ 800)에 테스트모드 진입신호(mrs)와 디코딩된 신호(add_0 ~ add_4)를 하이레벨의 펄스형태로 입력시키면 된다.
또한, 테스트모드가 누적되어 활성화되어 있는 상태에서 탈출하려고 하는 테스트모드에 대응하는 테스트활성화부에 진입할 때와 같은 테스트모드 진입신호(mrs)와 디코딩된 신호(add_0 ~ add_4)를 하이레벨의 펄스형태로 입력시키면 원하는 테스트모드만 탈출되는 것이다.
전술한 바와 같이, 본 발명의 테스트모드 제어회로는 여러가지 테스트모드에 진입하고 나서 원하는 테스트 모드만 빠져나올수 있을 뿐 아니라 원한다면 모든 테스트모드를 한번에 빠려나올 수 있다.
따라서 본 바렴ㅇ의 테스트모드 제어회로를 적용하게 되면, 다수의 테스트모드 사용시 여러가지 테스트모드에 진입한 후 어느 하나만 빠져나오고 싶었을 때에도 모두 리셋시켰뎐 종래의 테스트모드 제어회로 보다 다양하게 테스트 모드를 선택할 수 있어 테스트시간을 크게 감소시킬 수 있다.
도8은 본 발명의 바람직살 제2 실시에에 따른 테스트모드 제어회로를 나타내는 회로도이다.
도8에 도시된 테스트모드 제어회로는 데스트모드 디코더에서 N개의 제어신호를 입력받아 디코딩하여 2N개의 테스트모드 활성화부(600_1 ~ 600_2N)로 출력하며, 2N개의 테스트모드 활성화신호(test_mode1 ~ test_mode2N)를 출력하는 것이다. 즉, 도5에 도시된 테스트모드 제어회로를 확장한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 테스트 모드 제어회로에 의해서, 반도체 메모리 장치등의 반도체 장치에서 다수의 테스트모드를 이용하여 테스트 공정을 진행할 때에 원하는 테스트 모드에 선택적으로 진입할 수 있고, 원하는 테스트 모드를 선택적으로 탈출할 수 있어, 다양한 테스트 모드로 테스트를 진행할 수 있어 되었고, 이로 인하여 종래보다 테스트 시간을 크게 줄일 수 있다.
도1은 종래기술에 의한 테스트모드 제어회로를 나타내는 회로도.
도2는 도1에 도시된 테스트모드 제어회로의 테스트모드 제어부를 나타내는 회로도.
도3은 도1에 도시된 테스트모드 제어회로의 테스트모드 디코더를 나타내는 회로도.
도4는 도1에 도시된 테스트모드 제어회로의 동작을 나타내는 파형도.
도5는 본 발명의 바람직한 실시예에 따른 테스트모드 제어회로를 나타내는 회로도.
도6 및 도7은 도5에 도시된 테스트모드 제어회로의 동작을 나타내는 파형도.
도8은 본 발명의 바람직살 제2 실시에에 따른 테스트모드 제어회로를 나타내는 회로도.
* 도면의 주요부분의 부호에 대한 설명
I1 ~ I24 : 인버터
T1 ~ T4 : 전송게이트
ND1 ~ ND18 : 낸드게이트

Claims (2)

  1. 삭제
  2. 테스트모드로 진입하는 테스트모드 진입신호와 테스트모드를 탈출하는 테스트모드 탈출신호를 선택적으로 활성화시켜 출력하는 테스트모드 제어부;
    복수의 테스트모드중 하나를 선택하기 위해, 입력되는 제어코드를 디코딩하는 테스트모드 디코더; 및
    상기 복수의 테스트모드에 각각 대응하여 구비되며, 상기 테스트모드 진입신호가 활성화된 경우에는 상기 테스트모드 디코더에 의해 디코딩된 디코더 신호에 대응하는 테스트모드 활성화신호를 활성화시키고, 상기 테스트모드 탈출신호가 활성화된 경우에는 디코더 신호에 대응하는 테스트모드 활성화신호를 비활성화시켜 출력하는 다수의 테스트모드 활성화부를 구비하며,
    상기 테스트모드 활성화부는
    상기 테스트모드 디코더에서 출력되는 디코딩된 신호와 상기 테스트모드 진입신호를 입력받는 논리곱조합수단;
    각각의 입력단과 출력단이 서로 교차하여 연결된 제1 인버터와 제2 인버터;
    각각의 입력단과 출력단이 서로 교차하여 연결된 제3 인버터와 제4 인버터;
    상기 논리곱조합수단의 출력신호가 제1 레벨일 때 턴온되어 상기 제1 인버터의 출력을 상기 제3 인버터로 전달하는 제1 전송게이트;
    상기 논리곱조합수단의 출력신호가 제2 레벨일 때 상기 제4 인버터의 출력을 상기 제3 인버터로 전달하는 제2 전송게이트;
    상기 논리곱조합수단의 출력신호가 제1 레벨일 때 상기 제2 인버터의 출력을 상기 제1 인버터로 전달하는 제3 전송게이트;
    상기 논리곱조합수단의 출력신호가 제2 레벨일 때 상기 제3 인버터의 입력단에 인가되는 신호를 상기 제1 인버터로 전달하는 제4 전송게이트;
    상기 제3 인버터의 출력을 버퍼링하여 상기 테스트모드 활성화신호를 출력하는 버퍼링수단; 및
    상기 테스트모드 탈출신호에 응답하여 상기 테스트모드 활성화신호가 비활성화될 수 있는 신호레벨을 상기 제1 인버터의 입력단에 공급하는 모스트랜지스터를 구비하는 것을 특징으로 하는 테스트모드 제어회로.
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