KR20170069510A - 테스트 모드 설정회로 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

테스트 모드 설정회로는 제1전원 전압으로 동작하며 모드 설정이 완료된 상태에서 다수의 제1테스트 모드 신호 중 테스트 코드에 대응하는 제1테스트 모드 신호를 제1전압 레벨로 활성화하는 테스트 모드 설정부; 제2전원 전압으로 동작하며 상기 다수의 제1테스트 모드 신호 중 대응하는 제1테스트 모드 신호가 활성화된 경우 대응하는 제1테스트 모드 신호의 레벨을 상기 제1전압 레벨에서 제2전압 레벨로 쉬프팅하여 다수의 제2테스트 모드 신호 중 대응하는 제2테스트 모드 신호를 생성하는 다수의 레벨 쉬프터; 및 상기 제2전원 전압으로 동작하며 상기 제2테스트 모드 신호 중 대응하는 제2테스트 모드 신호를 래치하는 다수의 래치부를 포함할 수 있다.

Description

테스트 모드 설정회로 및 이를 포함하는 반도체 장치{CIRCUIT FOR SETTING TEST MODE AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 특허문헌은 테스트 모드 설정회로 및 반도체 장치에 관한 것이다.
반도체 장치는 테스트 모드를 설정하고, 그 후 다양한 테스트 동작 중 하나의 테스트 동작을 선택하기 위한 테스트 설정 회로를 포함할 수 있다. 또한 반도체 장치는 다수의 테스트 동작 각각에 대응하는 테스트 회로를 포함하고, 테스트 동작이 선택되면 대응하는 테스트 회로를 활성화하여 선택된 테스트 동작을 수행할 수 있다. 여기서 테스트 모드는 반도체 장치가 테스트 동작을 수행할 수 있도록 설정되는 특수한 동작 모드일 수 있다.
도 1은 테스트 모드를 설정하는 회로를 블록(100)으로 나타낸 도면이다. 도 2는 도 1의 테스트 모드 설정회로(100)의 동작을 설명하기 위한 파형도이다.
도 1을 참조하면, 테스트 모드 설정회로는 테스트 코드(TM_CODE)에 응답하여 다수의 테스트 모드 중 테스트 코드(TM_CODE)에 대응하는 테스트 모드를 설정할 수 있다. 다수의 테스트 모드는 각각 다수의 테스트 모드 신호(TM1 - TMn) 중 하나의 테스트 모드 신호에 대응할 수 있다.
도 2를 참조하면, 테스트 모드 설정회로(100)는 모드 설정이 완료(SET1)된 상태인 경우(설정 신호(MRS_SET)가 활성화됨) 다수의 테스트 모드 중 테스트 코드(TM_CODE)에 대응하는 테스트 모드를 설정할 수 있다. 테스트 모드 설정회로(100)는 다수의 테스트 모드 신호(TM1 - TMn) 중 설정된 테스트 모드에 대응하는 테스트 모드 신호를 활성화할 수 있다(TMx가 활성화됨, x는 1≤x≤n인 자연수). 다만 이렇게 활성화된 테스트 모드 신호(TMx)는 전원 전압(VDD)이 리셋(VDD_RESET)되면 비활성화된다. 한편, 테스트 모드 설정회로(100)는 모드 설정이 완료된 상태인 경우에만 테스트 모드를 설정할 수 있기 때문에 전원 전압(VDD)이 리셋된(VDD_RESET) 후 다시 모드 설정이 완료(SET2)될 때까지 테스트 모드를 설정할 수 없다(A)는 문제점이 있다. 참고로 여기서 리셋이란 전원 전압의 비활성화 후 재 활성화를 포함하는 동작을 나타낼 수 있다.
본 발명의 일 실시예는 활성화된 테스트 모드 신호의 상태를 전원 전압의 리셋에 관계 없이 유지함으로써 전원 전압이 리셋된 후 모드 설정이 완료되기 전에 테스트 모드를 설정하고, 테스트 동작을 수행할 수 있도록 하는 테스트 모드 설정회로 및 반도체 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 테스트 모드 설정회로는 제1전원 전압으로 동작하며 모드 설정이 완료된 상태에서 다수의 제1테스트 모드 신호 중 테스트 코드에 대응하는 제1테스트 모드 신호를 제1전압 레벨로 활성화하는 테스트 모드 설정부; 제2전원 전압으로 동작하며 상기 다수의 제1테스트 모드 신호 중 대응하는 제1테스트 모드 신호가 활성화된 경우 대응하는 제1테스트 모드 신호의 레벨을 상기 제1전압 레벨에서 제2전압 레벨로 쉬프팅하여 다수의 제2테스트 모드 신호 중 대응하는 제2테스트 모드 신호를 생성하는 다수의 레벨 쉬프터; 및 상기 제2전원 전압으로 동작하며 상기 제2테스트 모드 신호 중 대응하는 제2테스트 모드 신호를 래치하는 다수의 래치부를 포함할 수 있다.
또한 본 발명의 일 실시예에 따른 반도체 장치는 커맨드 및 어드레스에 응답하여 반도체 장치의 동작 모드를 설정 및 저장하고, 설정이 완료되면 설정 신호를 활성화하는 모드 레지스터 셋 회로; 제1전원 전압으로 동작하며 상기 설정 신호가 활성화된 상태에서 다수의 테스트 모드 신호 중 테스트 코드에 대응하는 제1테스트 모드 신호를 제1전압 레벨로 활성화하는 테스트 모드 설정부; 제2전원 전압으로 동작하며 상기 다수의 제1테스트 모드 신호 중 대응하는 제1테스트 모드 신호가 활성화된 경우 대응하는 제1테스트 모드 신호의 레벨을 상기 제1전압 레벨에서 제2전압 레벨로 쉬프팅하여 제2테스트 모드 신호를 생성하는 다수의 레벨 쉬프터; 상기 제2전원 전압으로 동작하며 상기 제2테스트 모드 신호 중 대응하는 제2테스트 모드 신호를 래치하는 다수의 래치부; 및 상기 다수의 제2테스트 모드 신호 중 하나 이상의 제2테스트 모드 신호가 활성화되면 활성화된 제2테스트 모드 신호에 대응하는 소정의 동작을 수행하는 내부회로를 포함할 수 있다.
또한 본 발명의 일 실시예에 따른 반도체 장치는 커맨드 및 어드레스에 응답하여 반도체 장치의 동작 모드를 설정하는 모드 레지스터 셋 회로; 상기 동작 모드의 설정이 완료된 후 다수의 테스트 모드 신호 중 테스트 코드에 대응하는 테스트 모드를 설정하되, 제1전원 전압이 리셋되어도 설정된 테스트 모드를 유지하는 테스트 모드 설정회로; 및 상기 다수의 테스트 모드 중 하나 이상의 테스트 모드가 설정되면 설정된 테스트 모드에 대응하는 소정의 동작을 수행하는 내부회로를 포함할 수 있다.
본 기술은 테스트 모드 설정회로가 활성화된 테스트 모드 신호의 상태를 유지시켜 모드 설정이 완료되기 전에 테스트 모드를 설정할 수 있으므로 반도체 장치가 모드 설정이 완료되기 전에 테스트 동작을 수행할 수 있다.
도 1은 테스트 모드를 설정하는 회로를 블록(100)으로 나타낸 도면,
도 2는 도 1의 테스트 모드 설정회로(100)의 동작을 설명하기 위한 파형도,
도 3은 본 발명의 일 실시예에 따른 테스트 모드 설정회로의 구성도,
도 4는 도 3의 테스트 모드 설정회로의 동작을 설명하기 위한 파형도,
도 5는 제2테스트 모드 신호 생성부(320)의 구성도,
도 6은 래치부(520_1)의 구성도,
도 7은 래치부(520_1)의 동작을 설명하기 위한 파형도,
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 테스트 모드 설정회로의 구성도이다.
도 3을 참조하면, 테스트 모드 설정회로는 테스트 모드 설정부(310) 및 제2테스트 모드 신호 생성부(320)를 포함할 수 있다.
테스트 모드 설정부(310)는 제1전원 전압(VDD)으로 동작하며 모드 설정이 완료된 상태(설정 신호(MRS_SET)가 활성화됨)에서 다수의 제1테스트 모드 신호(TM1_1 - TM1_n) 중 테스트 코드(TM_CODE)에 대응하는 제1테스트 모드 신호를 제1전압 레벨로 활성화할 수 있다. 제1전압 레벨은 제1전원 전압(VDD)의 전압 레벨일 수 있다. 제1전원 전압(VDD)은 테스트 모드 설정회로 및 테스트 모드 설정회로가 포함된 반도체 장치에서 사용하는 메인 전원 전압일 수 있다.
테스트 모드 설정부(310)는 모드 설정이 완료된 상태가 이닌 경우(설정 신호(MRS_SET)가 비활성화됨) 테스트 코드(TM_CODE)와 관계 없이 다수의 제1테스트 모드 신호(TM1_1 - TM1_n)를 모두 비활성화 상태로 유지할 수 있다. 즉, 테스트 모드 설정부(310)는 모드 설정이 완료된 상태가 아닌 경우 테스트 모드를 설정하지 않을 수 있다.
제2테스트 모드 신호 생성부(320)는 제2전원 전압(VPP)으로 동작하며 다수의 제1테스트 모드 신호(TM1_1 - TM1_n)에 각각 대응하는 다수의 제2테스트 모드 신호(TM2_1 - TM2_n)를 생성할 수 있다. 제2테스트 모드 신호 생성부(320)는 제1전압 레벨로 활성화된 제1테스트 모드 신호의 전압 레벨을 제2전압 레벨로 쉬프팅하여 활성화된 제1테스트 모드 신호에 대응하는 제2테스트 모드 신호를 제2전압 레벨로 활성화할 수 있다. 제2테스트 모드 신호 생성부(320)는 제2전압 레벨로 활성화된 제2테스트 모드 신호의 상태를 제2전원 전압(VPP)이 유지되는 한 그대로 유지할 수있다.
제2전원 전압(VPP)은 테스트 모드 설정회로 및 테스트 모드 설정회로가 포함된 반도체 장치에서 사용하는 메인 전원 전압 이외의 메인 전원 전압보다 높은 전압 레벨을 갖는 이종 전원 전압일 수 있다. 제2테스트 모드 신호 생성부(320)는 제1전원 전압(VDD)을 사용하지 않기 때문에 제1전원 전압(VDD)이 리셋되는 동안에도 제2전원 전압(VPP)이 활성화 상태를 유지하는 경우 정상적으로 동작할 수 있다. 제2테스트 모드 신호 생성부(22)는 제2전원 전압(VPP)이 리셋되는 경우 활성화된 제2테스트 모드 신호들을 모두 비활성화할 수 있다.
도 4는 도 3의 테스트 모드 설정회로의 동작을 설명하기 위한 파형도이다.
도 4를 참조하면, 테스트 모드 설정회로는 모드 설정이 완료(SET1)된 상태인 경우(설정 신호(MRS_SET)가 활성화됨) 다수의 제1테스트 모드 신호(TM1_1 - TM1_n) 중 테스트 코드(TM_CODE)에 대응하는 제1테스트 모드 신호를 제1전압 레벨(VDD)로 활성화할 수 있다. 도 4에서는 다수의 제1테스트 모드 신호(TM1_1 - TM1_n) 중 제1테스트 코드(TM1_x)가 활성화된 경우에 대해 도시하였다.
제2테스트 모드 신호 생성부(320)는 다수의 제2테스트 모드 신호(TM2_1 - TM2_n) 중 활성화된 제1테스트 모드 신호(TM1_x)에 대응하는 제2테스트 모드 신호(TM2_x)를 제2전압 레벨(VPP)로 활성화할 수 있다. 제2테스트 모드 신호 생성부(320)가 제2전원 전압(VPP)을 이용하여 동작하기 때문에 제1전원 전압(VDD)이 리셋된(VDD_RESET)후 다시 모드 설정이 완료(SET2)될 때까지 활성화된 제2테스트 모드 신호(TM2_x)의 활성화 상태를 그대로 유지할 수 있다. 따라서 도 3의 테스트 모드 설정회로는 첫번째 모드 설정이 완료된 후 설정된 테스트 모드를 해제 하지 않았다면 도 2에서 테스트 모드를 설정할 수 없었던 구간(A)에서도 테스트 모드 설정 상태를 유지할 수 있다. 이를 이용하면 기존에 테스트 모드를 설정할 수 없었던 구간에 대해서도 테스트 모드를 설정하고, 테스트 동작을 수행할 수 있다.
도 5는 제2테스트 모드 신호 생성부(320)의 구성도이다.
도 5를 참조하면, 제2테스트 모드 신호 생성부(320)는 다수의 레벨 쉬프터(510_1 - 510_n) 및 다수의 래치부(520_1 - 520_n)를 포함할 수 있다.
다수의 레벨 쉬프터(510_1 - 510_n)는 제2전원 전압(VPP)으로 동작하며 다수의 제1테스트 모드 신호(TM1_1 - TM1_n) 중 대응하는 제1테스트 모드 신호가 활성화된 경우 대응하는 제1테스트 모드 신호의 레벨을 제1전압 레벨(VDD)에서 제2전압 레벨(VPP)로 쉬프팅하여 대응하는 제2테스트 모드 신호를 생성할 수 있다. 다수의 레벨 쉬프터(510_1 - 510_n)는 각각 TM1_1 내지 TM1_n 및 TM2_1 내지 TM2_n에 대응하며 대응하는 제1테스트 모드 신호의 레벨을 쉬프팅하여 대응하는 제2테스트 모드로서 출력할 수 있다. 다수의 레벨 쉬프터(510_1 - 510_n)는 제2전원 전압(VPP)으로 동작하기 때문에 제1전원 전압(VDD)의 리셋에 영향을 받지 않을 수 있다. 참고로 TM1_1_LS 내지 TM1_n_LS는 다수의 레벨 쉬프터(510_1 - 510_n)의 출력으로 제1테스트 모드 신호가 레벨 쉬프팅된 신호를 나타낼 수 있다.
다수의 래치부(520_1 - 520_n)는 제2전원 전압(VPP)으로 동작하며 제2테스트 모드 신호 중 대응하는 제2테스트 모드 신호를 래치하고, 제2전원 전압(VPP)이 유지되는 동안 래치된 제2테스트 모드 신호의 상태를 유지할 수 있다. 즉, 다수의 래치부(520_1 - 520_n)는 제1전원 전압(VDD)이 리셋되어도 대응하는 제2테스트 모드 신호의 상태를 유지시킬 수 있다. 다수의 래치부(520_1 - 520_n)는 제2전원 전압(VPP)이 비활성화되면 대응하는 제2테스트 모드 신호를 비활성화할 수 있다.
제2전원 파워업 신호(VPP_PWRUP)는 제2전원 전압(VPP)이 안정화되면 활성화되는 신호이고, 제1전원 오프 검출 신호(VDD_OFF_DET)는 제1전원 전압(VDD)의 비활성화가 검출되면 소정의 구간 동안 활성화되는 신호일 수 있다. 이러한 신호와 래치부(520_1 - 520_n)의 동작에 관한 설명은 도 6의 설명에서 후술한다.
도 6은 래치부(520_1)의 구성도이다.
도 6을 참조하면, 래치부(520_1)는 RS 래치(610), 신호 전달부(620) 및 래치(630)를 포함할 수 있다.
RS 래치(610)는 제2전원 파워업 신호(VPP_PWRUP) 및 제1전원 오프 검출 신호(VDD_OFF_DET)에 응답하여 신호 전달부(620)를 제어하는 제어신호(EN)를 생성할 수 있다. RS 래치(610)는 제2전원 파워업 신호(VPP_PWRUP)가 활성화되면 제어신호(EN)를 활성화하고, 제1전원 오프 검출 신호(VDD_OFF_DET)가 활성화되면 제어신호(EN)를 비활성화할 수 있다. 이러한 동작을 위해 RS 래치(610)는 제1 및 제2낸드 게이트(NAND1, NAND2)를 포함할 수 있다.
신호 전달부(620)는 제어신호(EN)가 활성화된 경우 입력을 반전하여 출력하고, 제어신호(EN)가 비활성화된 경우 입력을 차단하는 인버터(INV1) 및 인버터(INV2)를 포함할 수 있다.
래치(630)는 2개의 인버터(INV3, INV4)를 포함할 수 있다. 래치(630)는 제2전원 전압(VPP)이 활성화 상태를 유지하는 동안 입력된 신호를 래치 및 출력할 수있다.
도 6의 각 게이트들(NAND1, NAND2, INV1 - INV4)는 제2전원 전압(VPP)으로 동작하기 때문에 제1전원 전압(VDD)이 비활성화되어도 정상적으로 동작할 수 있다.
도 6에서는 래치부(520_1)의 구성 및 동작에 대해서만 설명하였으나 나머지 래치부들(520_1 - 520_n)의 구성 및 동작도 도 6에서 도시 및 설명한 래치부(520_1)의 구성 및 동작과 동일하다.
도 7은 래치부(520_1)의 동작을 설명하기 위한 파형도이다.
도 7을 참조하면, 제1전원 파워업 신호(VDD_PWRUP)는 제1전원 전압(VDD)이 소정의 레벨로 안정화되면 활성화되며, 제1전원 전압(VDD)의 전압 레벨이 소정의 전압 레벨 이하로 떨어져 비활성화되는 경우 비활성화될 수 있다. 제2전원 파워업 신호(VPP_PWRUP)는 제2전원 전압(VPP)이 소정의 레벨로 안정화되면 활성화되며, 제2전원 전압(VPP)의 전압 레벨이 소정의 전압 레벨 이하로 떨어져 비활성화되는 경우 비활성화될 수 있다.
제1전원 오프 검출 신호(VDD_OFF_DET)는 제1전원 전압(VDD)이 비활성화된 경우 소정의 구간 동안 활성화될 수 있다. 이를 위해 제1전원 오프 검출 신호(VDD_OFF_DET)는 제1전원 파워업 신호(VDD_PWRUP)의 비활성화 엣지(F)에 응답하여 소정의 구간 동안 활성화될 수 있다. 제1전원 오프 검출 신호(VDD_OFF_DET)는 비활성화된 경우 하이 레벨을 가지고 활성화되는 구간에서 로우 레벨을 가지는 신호일 수 있다.
먼저 제1 및 제2전원 전압(VDD, VPP)이 안정된 후 제1전원 파워업 신호(VDD_PWRUP) 및 제1전원 오프 검출 신호(VDD_OFF_DET)가 모두 하이 레벨을 유지하는 경우 제어신호(EN)는 활성화 상태(예, 하이)를 유지하고, 따라서 레벨 쉬프터(510_1)에서 출력된 신호(TM1_1_LS)가 래치(630)에 의해 래치되고 제2테스트 모드 신호(TM2_1)로 전달될 수 있다. 이후 제1전원 오프 검출 신호(VDD_OFF_DET)가 로우 레벨로 활성화된 후부터 제어신호(EN)가 비활성화되어 TM1_1_LS는 차단되고 제2테스트 모드 신호(TM2_1)는 제어신호(EN)가 비활성화되는 시점의 값으로 유지될 수 있다. 그 후 제2전원 파워업 신호(VPP_PWRUP)가 비활성화되면 제2테스트 모드 신호(TM2_1)는 비활성화될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 8을 참조하면, 반도체 장치는 커맨드 입력부(810), 어드레스 입력부(820), 커맨드 디코더(830), 모드 레지스터 셋 회로(840), 테스트 모드 설정회로(850) 및 내부회로(860)를 포함할 수 있다. 테스트 모드 설정회로(850)는 도 3의 테스트 모드 설정회로일 수 있다.
커맨드 입력부(810)는 커맨드(CMDs)를 입력받고, 어드레스 입력부(820)는 어드레스(ADDs)를 입력받을 수 있다. 커맨드(CMDs)와 어드레스(ADDs) 각각은 멀티 비트의 신호들을 포함할 수 있다.
커맨드 디코더(830)는 커맨드 입력부(810)를 통해 입력된 커맨드 신호들(CMDs)에 응답하여 모드 설정 커맨드(MRS)를 생성할 수 있다. 커맨드 디코더(830)는 입력된 커맨드 신호들(CMDs)의 조합이 모드 설정 커맨드(MRS)에 대응하면 모드 설정 커맨드(MRS)을 활성화할 수 있다. 이외에도, 커맨드 디코더(830)는 입력된 커맨드 신호들(CMDs)을 디코딩해 액티브(active), 리드(read), 라이트(write) 등의 커맨드도 생성할 수 있지만, 본 발명의 일 실시예에 따른 메모리와 직접적인 관련이 없으므로 여기서는 도시 및 설명을 생략하기로 한다.
모드 레지스터 셋 회로(840)는 모드 설정 커맨드(MRS)가 활성화되면 커맨드 입력부(810)로 입력된 커맨드 신호들(CMDs) 및 어드레스 입력부(820)로 입력된 어드레스 신호(ADDs)에 응답하여 반도체 장치의 동작 모드를 설정하고, 저장할 수 있다. 모드 레지스터 셋 회로(840)는 JEDEC(Joint Electronic Device Engineering Council) 표준에 의하면, MRS(Mode Resister Set)는 반도체 장치의 다양한 모드를 제어하기 위한 데이터를 가지며, MRS(Mode Resister Set) 값에 따라 'CAS latency', 'burst length', 'burst sequence', 'test mode', '벤더 특수 옵션'의 동작 모드가 결정될 수 있다. 모드 레지스터 셋 회로(840)는 모드 설정이 완료되면 설정 신호(MRS_SET)를 활성화할 수 있다. 동작 모드의 설정은 제1전원 전압(VDD)이 리셋될 때마다 수행될 수 있다.
테스트 모드 설정회로(850)는 반도체 장치의 테스트 모드를 설정하고 반도체 장치를 설정된 테스트 모드로 동작시키기 위해 다수의 제2테스트 모드 신호(TM2_1 - TM2_n)를 출력할 수 있다. 테스트 모드 설정회로(850)는 제1 및 제2전원 전압(VDD, VPP)으로 동작할 수 있다. 테스트 모드 설정회로(850)는 첫번째 동작 모드의 설정이 완료된 후 테스트 모드 신호 중 테스트 코드(TM_CODE)에 대응하는 테스트 모드를 설정하되, 제1전원 전압(VDD)이 리셋되어도 설정된 테스트 모드가 설정된 상태로 유지되도록 할 수 있다. 테스트 모드 설정회로(850)는 제2전원 전압(VPP)이 리셋되면 설정된 테스트 모드를 해제할 수 있다. 참고로 테스트 코드(TM_CODE)는 반도체 장치가 수행해야 하는 테스트 동작을 선택하기 위한 코드로서 커맨드 입력부(810)로 입력된 커맨드 신호들(CMDs) 및 어드레스 입력부(820)로 입력된 어드레스 신호(ADDs)들을 조합하여 생성된 코드일 수 있다.
내부 회로(860)는 다수의 테스트 모드 중 하나 이상의 설정된 테스트 모드에 대응하는 동작을 수행할 수 있다. 즉, 내부 회로(860)는 다수의 제2테스트 모드 신호(TM2_1 - TM2_n) 중 하나 이상의 활성화된 제2테스트 모드 신호에 대응하는 동작을 수행할 수 있다.
본 발명에 따른 반도체 장치는 테스트 모드가 처음으로 설정된 후에는 제1전원 전압(VDD)이 리셋되는 시점부터 모드 설정이 완료되는 시점까지도 설정된 테스트 모드 동작을 할 수 있도록 함으로써 반도체 장치가 다양한 구간에서 어떻게 동작하는지 테스트할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (16)

  1. 제1전원 전압으로 동작하며 모드 설정이 완료된 상태에서 다수의 제1테스트 모드 신호 중 테스트 코드에 대응하는 제1테스트 모드 신호를 제1전압 레벨로 활성화하는 테스트 모드 설정부;
    제2전원 전압으로 동작하며 상기 다수의 제1테스트 모드 신호 중 대응하는 제1테스트 모드 신호가 활성화된 경우 대응하는 제1테스트 모드 신호의 레벨을 상기 제1전압 레벨에서 제2전압 레벨로 쉬프팅하여 다수의 제2테스트 모드 신호 중 대응하는 제2테스트 모드 신호를 생성하는 다수의 레벨 쉬프터; 및
    상기 제2전원 전압으로 동작하며 상기 제2테스트 모드 신호 중 대응하는 제2테스트 모드 신호를 래치하는 다수의 래치부
    를 포함하는 테스트 모드 설정회로.
  2. 제 1항에 있어서,
    상기 제1전원 전압은 상기 제1전압 레벨을 갖는 전원 전압이고, 상기 제2전원 전압은 상기 제2전압 레벨을 갖는 전원 전압이고, 상기 제2전압 레벨은 상기 제1전압 레벨보다 높은 테스트 모드 설정회로.
  3. 제 1항에 있어서,
    상기 모드 설정은
    모드 레지스터 셋(mode register set) 설정인 테스트 모드 설정회로.
  4. 제 1항에 있어서,
    상기 다수의 래치부는
    상기 제1전원 전압이 리셋된 경우에도 상기 대응하는 제2테스트 모드 신호의 상태를 유지시키는 테스트 모드 설정회로.
  5. 제 1항에 있어서,
    상기 다수의 래치부는
    상기 제2전원 전압이 비활성화되면 상기 대응하는 제2테스트 모드 신호를 비활성화하는 테스트 모드 설정회로.
  6. 제 1항에 있어서,
    상기 테스트 모드 설정부는
    상기 모드 설정이 완료되지 않은 상태에서 상기 다수의 제1테스트 모드 신호를 모두 비활성화 상태로 유지하는 테스트 모드 설정회로.
  7. 커맨드 및 어드레스에 응답하여 반도체 장치의 동작 모드를 설정 및 저장하고, 설정이 완료되면 설정 신호를 활성화하는 모드 레지스터 셋 회로;
    제1전원 전압으로 동작하며 상기 설정 신호가 활성화된 상태에서 다수의 테스트 모드 신호 중 테스트 코드에 대응하는 제1테스트 모드 신호를 제1전압 레벨로 활성화하는 테스트 모드 설정부;
    제2전원 전압으로 동작하며 상기 다수의 제1테스트 모드 신호 중 대응하는 제1테스트 모드 신호가 활성화된 경우 대응하는 제1테스트 모드 신호의 레벨을 상기 제1전압 레벨에서 제2전압 레벨로 쉬프팅하여 제2테스트 모드 신호를 생성하는 다수의 레벨 쉬프터;
    상기 제2전원 전압으로 동작하며 상기 제2테스트 모드 신호 중 대응하는 제2테스트 모드 신호를 래치하는 다수의 래치부; 및
    상기 다수의 제2테스트 모드 신호 중 하나 이상의 제2테스트 모드 신호가 활성화되면 활성화된 제2테스트 모드 신호에 대응하는 소정의 동작을 수행하는 내부회로
    를 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1전원 전압은 상기 제1전압 레벨을 갖는 전원 전압이고, 상기 제2전원 전압은 상기 제2전압 레벨을 갖는 전원 전압이고, 상기 제2전압 레벨은 상기 제1전압 레벨보다 높은 반도체 장치.
  9. 제 7항에 있어서,
    상기 다수의 래치부는
    상기 제1전원 전압이 리셋된 경우에도 상기 대응하는 제2테스트 모드 신호의 상태를 유지시키는 반도체 장치.
  10. 제 7항에 있어서,
    상기 다수의 래치부는
    상기 제2전원 전압이 비활성화되면 상기 대응하는 제2테스트 모드 신호를 비활성화하는 반도체 장치.
  11. 제 7항에 있어서,
    상기 테스트 모드 설정부는
    상기 설정 신호가 비활성화된 상태에서 상기 다수의 제1테스트 모드 신호를 모두 비활성화 상태로 유지하는 반도체 장치.
  12. 커맨드 및 어드레스에 응답하여 반도체 장치의 동작 모드를 설정하는 모드 레지스터 셋 회로;
    상기 동작 모드의 설정이 완료된 후 다수의 테스트 모드 신호 중 테스트 코드에 대응하는 테스트 모드를 설정하되, 제1전원 전압이 리셋되어도 설정된 테스트 모드를 유지하는 테스트 모드 설정회로; 및
    상기 다수의 테스트 모드 중 하나 이상의 테스트 모드가 설정되면 설정된 테스트 모드에 대응하는 소정의 동작을 수행하는 내부회로
    를 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 동작 모드의 설정은 상기 제1전원 전압이 리셋될 때마다 수행되며 첫번째 동작 모드의 설정이 완료된 후 설정된 테스트 모드는 상기 제1전원 전압이 리셋된 후 상기 동작 모드의 설정이 완료되는 시점까지 설정된 상태를 유지하는 반도체 장치.
  14. 제 12항에 있어서,
    상기 테스트 모드 설정회로는
    상기 제1전원 전압으로 동작하며 상기 동작 모드의 설정이 완료된 상태에서 다수의 테스트 모드 신호 중 테스트 코드에 대응하는 제1테스트 모드 신호를 제1전압 레벨로 활성화하는 테스트 모드 설정부;
    제2전원 전압으로 동작하며 상기 다수의 제1테스트 모드 신호 중 대응하는 제1테스트 모드 신호가 활성화된 경우 대응하는 제1테스트 모드 신호의 레벨을 상기 제1전압 레벨에서 제2전압 레벨로 쉬프팅하여 제2테스트 모드 신호를 생성하는 다수의 레벨 쉬프터; 및
    상기 제2전원 전압으로 동작하며 상기 제2테스트 모드 신호 중 대응하는 제2테스트 모드 신호를 래치하는 다수의 래치부
    를 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1전원 전압은 상기 제1전압 레벨을 갖는 전원 전압이고, 상기 제2전원 전압은 상기 제2전압 레벨을 갖는 전원 전압이고, 상기 제2전압 레벨은 상기 제1전압 레벨보다 높은 반도체 장치.
  16. 제 12항에 있어서,
    상기 테스트 모드 설정회로는
    제2전원 전압이 리셋되면 상기 설정된 테스트 모드를 해제하는 반도체 장치.
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