JPS62138955A - セルアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、アレイプロセッサに関し、特に単一命令多重
データ（ＳＩＭＤ）アーキテクチャの高度に並列で、非
常に規則的構成を有するセルアレイプロセッサに関する
。

［従来技術］ 現在の技術では、連想プロセッサゝあるいはアレイプロ
セッサは広く研究されている。根本的に、この様なプロ
セッサはマトリクスに配列される複数の個々の処理セル
を構成する。処理セルのこの様な結合は複雑な数学的問
題を解決できるようにプログラムすることができる。多
様な形式のこの様なプロセッサに関する優れた文献が多
く存在する。

ＯＭＰＵＴＥＲに２軟された文献（チャンリャンウーＰ
ｉ　”　ｌ＼１１す目ｉｐｒｏｃｅｓｓｉｎｇ　　Ｔｅ
ｃｈｎｏｌｏｇｙ　”　）がある。また、他には１９８
５年６月発行のト１１Ｇ＋−Ｉ　　Ｔ　Ｅ　ＣＨＮ　Ｏ
Ｌ　ＯＧ　Ｙ、２０−２８頁に記載サレタ文献（Ｅ、Ｊ
、Ｌ／−ナーｆＦ、　”　ｐａｒａｌｌｅｌＰｒｏｃｅ
ｓｓｉｎｏ　ＧｅｔＳ　Ｄｏｗｎ　ｔｏ　３ｕｓｉｎｅ
ｓｓ”）がある。

複雑な問題を一方では解決するこの１！なプロセッサは
、多くの胃なる特性を有し、また要求されている。現在
の多くのプロセッサは単一命令、単一データアーキテク
チャを使用している。この様な特別のアーキテクチャは
通常の装置に良く適合している。本来的に高度な（Ｍ造
であり、付加的価格があまりかからず、異なる大きさに
形成することができる。

この様な構造に関して、ＳＩＭＤアーキアーキテクチャ
に規則的であり、データ要素は大きいブロックで処理さ
れ、入力データの吊は非常に大きく、また所望の応答時
間は非常に短く１データ計絆に必要とされるように比較
的一様である。

５ｌｋ−ＩＤＨｉ７？内には、アレイプロセッサとセル
アレイプロセッサがある。アレイプロセッサは概してｒ
；ｉ　（ｊｉ要索の高性Ｏヒバイブラインおよび低並列
性を何し、ブータフ１１に０３作する。

セルアレイプロセッサは高度に並列であり、データ列の
それぞれに動作するプロセッナアレイを有する。プロセ
ッサのこの様な多様性は、説明されるｉｋ２陣訂容技術
によって特に拡大されるように、高度に（開成されたＶ
ＬＳ　Ｉ構造によるものである。

説明してきたように、従来技術は多様な型のアレイプロ
セッサを提供してきた。しかしながら、セルアレイプロ
セッサは極僅かである。この様な装置には、グツドイヤ
ー製造のＭＰＰとして構成戟の文献、Ｋ、Ｅブツチャー
著”　［）　ｅｓｉｇｎ　Ｑ　ｆＭａｓｓｉｖｌｙ　Ｐ
ａｒａｌｌｅｌ　Ｐｒｏｃｅｓｓｏｒ”を前照）。この
文献では、セルアレイプロセッサについて説明されてい
る。

この様なプロセッサはデータストリームを記憶し、デー
タストリームを処理する。前記のプロセッサは、ビット
直列、ワード並列型で動作するように構成されている。

各ワードはメモリ位置の継続によって１ビンｉ〜づつ次
々に記憶される。いずれにせよ、これは、構造上の多く
の問題を生じ、その一方では動作時間を増加させる。そ
のため、本発明で説明されるプロセッサは、ビット並列
、ワード並列方式で動作し、そのためメモリアドレスに
より適応し、より簡単で効果的な方法でそれをプログラ
ムできる。

［発明の解決すべき問題点および解決手段］本発明によ
れば、セルアレイ型の高度に並列なプロセッサのブロッ
クを構成するのに使用されるアレイチップが提供される
。本発明によるプロセッサは、単一命令多重データ（Ｓ
ＩＭＤ）アーキテクチャを使用する。この様な構成では
、算術論理ユニットの多様性および単一命令スドリーム
からの多重データストリームに並列に動作１ｒるために
メモリが必要となる。この様なシステムでは、多くの同
一処理要素が必要である。

これら処理要素は、互いの間でデータを自在にに通過さ
せるように高度に相互接続されなければならない。さら
に、処理要素が十分にまた効果的に処理要素を使用する
ようにＩＡ置へのデータの高度の出入れ手段が提供され
なければならない。

以下説明するように、アーキテクチャは長い時間にわた
って処理要素がアイドルにならないように最も効果的な
方法で処理要素を使用する。

本発明の目的は、単一集積回路に集積される処理要素の
数を最大にすることである。

本発明の別の目的は、これら処理要素のそれぞれの性能
を最大にすることである。

本発明のさらに池の目的は、データを獲ｉｑするために
チップをオフにする際に遅延が生じないような同じチッ
プ上で処理要素に局所メモリを１２供することである。

以下で説明されるように、高速入力出力構造は、オンボ
ードメモリへの新データの出入れができるように構成さ
れる。後述のように、典型的システムは使用者にとって
有用な２５６にビットの［つＲＡ〜１（タイナミックラ
ンダムアクセスメモリ）を有するチップを有するアレイ
チップで２０個の１６ビツ［−プロセッサセルを使用す
る。セルの数とＤ　ＲＡ　Ｍの聞は比較的任意性がある
。

好ましい実施例では、チップに２つの予備プロセッサと
１８以上の１６ビットプロセツサを必要とする。プロセ
ッサは、単一精度と２粗精度動作に対して指数がワード
の上位１６ヒツト内に含まれる浮動少数点計算の性能を
最大にするために１６ビツ１〜である。アレイ配置のソ
フトウェア制′６（ｌを１♀供するダイナミック故障許
容技術を使用するような構成である。０１！型的配置は
１６の１６ビットプロセツサ、８つの３２ビットプロセ
ツサ、あるいは４個の６４ビットプロセツサであるが、
１チツプのセルの任意の数のものが、ワードサイズを増
やすために一緒に動作することができる。

さらに、プロセッサのうらの２つはアドレスを発生させ
るために共同する。これらのアドレスはオンボードメモ
リをアドレスするため、あるいはアレイチップがオフの
データをアドレスするために使用することができる。デ
ータがオフのアレイチップからアドレスされるとき、チ
ップの主メモリバスは、メモリサイクルの継続がオンボ
ードのアレイチップのすべてのセルに対してデータを提
供しなければならない時分割多重型で動作する。

このこの時分割多重化は、すべてのセルに対するデータ
を取出すの１こ必要な時間を非常に増やし、この様なメ
モリアクセスの数が最少となることはこの様な装置をプ
ログラミングする際の目的となる。

製造上の故障を解決する手段としてチップ上に予備処理
要素を２つ準備することで、チップに経済的に配置され
るプロセッサの数を非常に増やす。

このような方法によってさらに、性能が改善され、多く
のプロセッサが多数のチップに含まれるのではなく、単
一チップに共に配置されることによってシステムのサイ
ズを小さくすることかできる。

チップに設ける多数のビンは、チップ上のすべての処理
セルに共通なので、チップ上のメモリの単一の３２ビッ
トプロセツサであれば、現在のチップとして同じ接続を
提供するために各チップのバス接続と命令接続を反復す
る必要がある。そのため、単一のチップよりむしろ同じ
機能の動作をするために約１００ｔ［Ｕのビンをそれぞ
れ有する８周以上のチップが必要である。

それゆえ、本発明のもう１つの目的は、現在のＲＡ　ｆ
ｖｌ構成能力の状況にある程度従うが、１キロワードの
領域で適量のメモリをそれぞれが億える多数の価格の低
いプロセッサによって最大性能を提供することである。

静的あるいはダイナミックＲＡＭ構造を使用することが
できる。また、本発明のその他の目的は、ビンの数を最
少にし、パワーと欣射された雑音を減少させることであ
る。これらの目的を達成するために、２：４レベルの変
換器が以下で説明される。この２：４レベルの変換器に
よって、装置ビンカウントを減らし、これによってパッ
ケージサイズと価格を低くすることができる。

さらに、この変換器を使用することによって、４個の個
々のバスで信号化する多重方法を行なう２／３／４バス
アーキテクチヤとして構成される技（＋ｉをは使用する
ことができる。接近して位置されるチップに関係する最
少数のビンに最大量のデータを通過させる手段を提供す
るような戦略である。つまり、これは回路板の多様性に
依存するというよりむしろ単一の回路板に使用できる技
術である。

単一回路板を使用すると、これら多様なチップは同じウ
ェーハ上にあるが、信号体系は一般的な使用に対するも
のではない構成である。この信号体系は単一ビンに２つ
のデータビットを与える。

ＴＴＬのような通常のインターフェースレベルでは、特
定のビンに与えられる論理Ｏあるいは論理１を有する。

以下で説明される技術では、論理００、論理０１．論理
１０、および論理１１という４つの論理レベルが単一の
ビンに与えれる。根本的に、事実上はビンに情報を与え
る２ビットのデジタル・アナログ変換器があり、同様に
、ビンからの情報を受取る２ビットのアナログ・デジタ
ル変換器がある。アナログ・デジタル変換器は、アナロ
グ回路を有するというよりむしろ各電圧レベルに対して
１つの多様なパワーピンを設けることによって最少のパ
ワー消費とされるよ・）に構成されている。この様なシ
ステムの雑音余裕度は、バックプレイン雑音に反発しな
いように接近して位置された環境であればよい。

４レベルの信号は、同様のチップ間でシＴ］信する。

異→のチップと通信するためには、２：ｌルベルの変換
器バッファチップが必要である。ピンに４つの論理レベ
ルを提供する上でその他には、平均電圧変換は通常のＣ
ＭＯＳチップにおけるようなパワー供給に等しいという
よりむしろ半分のパワー供給であるので、雑音発生が減
少するという特性がある。これはざらに、非常にキャパ
シチブなラインに対して消費されるエネルギーは電圧の
２乗とラインのキャパシタンスの積に比例するから、電
圧撮幅を半分にすることによって電力消費は減少し、ラ
インを駆動するのに必要な電力は減少する。

少数の２状態バスあるいは多数の４状態バスが設けられ
るチップには適合するメカニズムかり２（プられる。さ
らに、他のバスより秋い高速入力／出力バス＜ｌ１０）
は、２レベルに対して一度に１バイト、あるいは４レベ
ル（こ女寸して一度に１６ビットワードのいずれかとし
て使用することができるように制御ｉｔされる。これに
よって、インターフェースレベル対バス帯域幅をトレイ
ドオフすることができ、１秒当りの伝送数が同じになる
。

これらバスのクロック速度は、より高いクロック速度に
おいて多重チップ間のクロックスキューが困難であるの
で、クロック速度の２倍で半分のビット数を提供するよ
りむしろ４レベルを提供することによって最少となり、
またクロック速度が高くなるとバスを駆動ざＩるために
必要な電力を非常に増加させる。さらに、駆動要素の大
きさ（ｊ、２重周波数クロックが必要とする非常に速い
応答時間を提供するためにより大きくなくてはならない
。

従って、動作を改良し、またセルアレイプロセッサを簡
単なアーキテクチュアにするために、本発明と共同する
種々の技術が示される。これら技術は、上記所望の特性
を提供し、価格低下とともに動作を改良することを可能
にすることが以下で説明される。

本発明の１態様は、単一の集積回路チップに処理要素を
設けることである。これら処理要素は、大きさが変化す
るワードを形成し、また機械の実効寿命を長くするため
にプロセッサの寿命期間に故障セルを置換えることで共
同して製造上の故障を解決するためにソフトウェアによ
って制御される。

これらセルは、時間分多重バスを介して外部メモリと通
信する。バスは３２ビット幅であり、各セルはバスの上
部半分および低部半分の両方に接続される。セルにロー
ドされる配置（ｃｏｎｒｒｇｕｒａｔｌｏｏ）ビットに
従って、セルに配置されたビットの重数性によるバスの
上半部あるいは下半分により通信する。この様なセルは
この様な２０のセルと共に予備部分となる４つのセルと
共に単一チップに配置される場合に、１６ビットおよび
２５６ピツト間でワードを形成する。

使用される第２の技術を説明するが、これには、オンボ
ードの同じチップのダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）の実質上のｍを結合する。アレイチップ
の外部の多重のメモリがアドレスされ、さらに、アドレ
スがＤＲＡＭによってオンボードで使用するために発生
されるように、２つの１６ピツトセルはアドレス発生器
として共同する。

本発明のさらにその他の態様によれば、％理セルの任意
の収集がそれらが動作しているデータによって応答可能
にしたり不可能にする多様なダイナミックに再構成でき
る１６ビットスライスに集積され使用される技術および
装置が提供される。

目的は、ワードの大きさの収集が限定され、それから処
理要素をデータに従って動作可能にしたり不可能にした
りすることである。１ス下で説明されるように、この技
術によって、複雑な機能を行なうことができ、アレイに
位置されるすべてのプロレッサセルを最も効果的に使用
することができる。

本発明のさらに別の態様は、各アレイチップが製造試験
の閂に、故障要素の位置をプログラムザろことができる
ことである。このデータは、故障要素の位置を再決定す
るために試験する必要がないように、システムの初期化
時間に読み出すことができる。さらに、各チップが故障
要素の異なるｌＩｌ集を有し、これらチップの収集がす
べてのチップからの故障情報を読み出すために提供され
る簡単な手段でシステムで結合することができるような
技術が提示される。

本発明のさらに別の態様は、試験時間を減少さゼるため
に同時に多重セルを試験することである。

多重セルの出力が共通バスで同時に監視されるようにオ
ンチップ試験論理が１♀供される。故障要素があると、
残りの要素の試験が同時に進行するようにソフトウェア
制御下でそれら故障要素は除去される。試験時間は実質
上減少し、チップの価格が１１（１・することになる。

本発明のさらに別の態様では、多重ボートＲ’　Ａ　Ｍ
がユニークな構成である。２つの読み出し口と１つの潟
込み口を有するメモリは、２つの読み出し口が２つの異
なる位置を読み出すために使用され、それから−斉に単
一の位置に書込むために使用される静的メ七リセルから
作られる。

［実施例］ 第１図には、本発明によるアレイチップが示される。

第１図かられかるように、チップには、符号２２０乃至
２３９で示される小さいダイナミックランダムアクセス
メモリすなわちＤＲＡＭにそれぞれ接続される符号２０
０乃至２１９で示される２０個の１６ビットプロセツサ
が配置される。プロセッサ２００として示されるような
各１６ビットブロセツ”ｊ　ハ、　ｒＪＡＭ　ｔ　ルＤ
　ＲＡ　Ｍ　２２０１ｃ　接Ｈサレル。２２０乃至２３
９で示されるすべてのＤＲＡＭは、行復号器２４０プラ
ス分配された列復号器によって並列にアドレスされ、１
６ビットプロセツサによって使用される。

１６個の１６ビットプロセツサは、１伝送において１６
個のＤＲＡＭセルによる１６ビットである全部で２５６
のビットを受取る。この様な伝送のアドレスは、オンチ
ップおよびオフチップ使用に対し３２ビットアドレスを
形成するために共に動作する２つの１６ビットプロセツ
サによって発生される。アドレスを発生させる２つのセ
ルの選択は、ソフトウェア制御によるが、それらの間に
データプロセッサがあってはならない。根本的に。

アドレスレジスタを形成する２つのセルは、２０１およ
び２０２あるいは２１７および２１８のような連続セル
でなければならない。しかしながら、故障のあるプロセ
ッサはアドレス発生器を形成する２つのセルの間に位置
されることもある。

従って、プロセッサ２１８に故障があれば、プロセッサ
２１７および２１９は、アドレス発生器に使用すること
ができる。２１の１６ビットプロセツサのうらの２つは
、第１図のブロック図によれば故障であってもよく、そ
の場合にもアレイチップは全性能を提供する。性能の低
下したチップは、故障のあるプロセッサが２個より多く
なった時に生じる。

第１図にはまた共通バス２５０が示される。共通バス２
５０は３２ビット幅である。これは符号３２で示される
斜線のある線で示される。共通バスは、各１６ビットプ
ロセツサに結合されるだけの全幅を有する。１６ビット
プロセツサは、ワードが下位桁の１６ビットあるいは上
位桁の１６ビットに特別に重要性を有するような構成で
ある時、バス構成が１６ビットプロセツサの組合わせの
故障に対して感知しないように、共通バスの上半部分あ
るいは下半部分には割当てられる。

共通バス２５０は、Ｘ／Ｙバス入力およびｌ／Ｚバス入
力を有する外部バスインターフェース回路２４２に結合
される。両方の入力は３２ビットであり根本的に双方向
人力／出力バスであるバスを介してバスインターフェー
ス２４２に接触する。第１図でわかるように、アドレス
発生器となるように配置された２１［！ｉｆの１６ビッ
トプロセツサから来るアドレスは、共通バス２５０を通
って行復号器２４０およびＤＲＡＭセル０の場合に入力
Ｃとして示されている分配された列復号器人力Ｃに導か
れる。

この方法で、Ｄ　ＲＡ　Ｍ　２２０乃至２３９は、行復
号器と列復号器によって選択されるアドレスによって同
期的に関連の１６ビットプロセツサにワードを１？供す
る。オンチップＤＲＡＭはオフボードチップのように集
合体型である。この様なｌｆｆ１では、１３ビットメモ
リアドレスは外部バスインターフェース２４２を介して
チップに導かれる。アドレスの下位８ビットは行復号器
２４０に流れる。アドレスの上位８ビットは８Ｋ　３２
ビットワードのうら１つを選択するために列復号器を動
作させる。

オフボードチップかられかるような全体的アドレスはオ
ンボードチップにも使用される。

テーブルは、アクティブ１６ビットプロセツサに接続さ
れるＤＲＡＭの中で配分され、１６ビツ１−プロセッサ
はローカルＤＲＡＭに強制されるというよりむしろこの
テーブルのいずれかの位置をアクセスする。しかしなが
ら、この場合、オンボードＤ　ＲＡ　Ｍの１６ビットあ
るいは３２ビットのみが一度にアクティブであり、プロ
セッサの収集は必要であれば、それぞれがテーブルを順
次アクセスするように０１分分割型型で循環される。

命令レシーバ２４３は、外部バスインターフェース２４
２から命令バスを受取る。命令バスは１６ビットプロセ
ツサを制御２ＩＩする。命令レシーバ２４３は、チップ
に入るように命令バスを捕え、１６どツトプロセッサに
通過されるようにバスをバッファするためにレジスタと
、Ｘ／Ｙバス、Ｉ／Ｚバス、ｐ　ｇｍ　（ｐｒＯｇｒａ
ｍ　）　ｌ　／○左、およびＰｑｎｌ、１０右に必要な
ビンドライバに対するドライバとレシーバを制御するた
めに命令復＠器とからなる。バッファ２４５のセットは
秤々のクロックを受取り、チップが要求するような信号
を制御するために設けられる。

外部バスインターフェース２４２は、Ｘ／Ｙバスおよび
Ｉ／Ｚバスの両方を受取り、これら４つのバスのうら１
つを選択し、データを共通バス２５０との間で授受する
。このバスインターフェースは、ＴＴＬあるいは関連バ
ス上の４レベル互換性を提供する能力を有する。Ｈ８（
高速）１１０インターフエースｌ　ｎｔｆ　２４１は、
１６ビットプロセツサに高速Ｉ１０データを通信させる
。このＨ３Ｉ／○　インターフェース２４１はまた、チ
ップに関連する入力／出力ビンに伝送されるデータの量
を最大にするために２レベルあるいは４レベル論理で動
作する。パリティがＤＲＡＭによってデータの記憶の保
全を証明するために１６ビットプロセツサからローカル
ＤＲＡＭに通過されるということは重要である。

試験インターフェースおよびＰＲＯＭ２４４は、通常の
チップ動作の間パリイテイエラー情報オフチップを伝達
し、システムの初期化の間製造試験データを伝達する。

第２図には、アレイチップ論理セルブロックが示される
。論理セルは、チップ上のＤＲＡＭの世に感知しない。

改良されたメモリあるいは論理セルは、技術発達のおか
げで比較的容易に設置される。論理セルの中心部では、
多重ボートＲＡＭ（以下ＭＰＲという）３０１がある。

Ｍ　Ｐ　Ｒ３０１は、セルがアクティブかインアクティ
ブかを選択するためにソフトウェア制御によってロード
される配置く形態）データを記憶する。セルがアクティ
ブでないと、視覚的に現われず、その状態は配置を変化
させることができるということを除いて変化しない。ス
ライス配置あるいはマスクは、セルがメモリアドレスを
計算するあるいはデータを計算するために動作するどう
かを決定する。１６ビットスライスは、３２ビットアド
レスの下あるいは上半部分、あるいは３２ビット単−精
度浮動少数点の下あるいは上半部分の場合のように何を
要求されているかを決定する。スライス配置あるいはマ
スクは、バスインターフェース３００がセルの１６ビッ
トを共通バスのビット１５乃至０として下半部分に、あ
るいはビット３１乃至１６として上半部分に結合するか
どうかを選択する。さらに、マスクはプロセッサの直列
接続を中断する手段を提供する。

並列プロセッサでは、単一外部制御手段が単一プロセッ
サに通信できるようにプロセッサの収集をしばしば質問
する必要がある。結果を計暉する並列プロセッサのＤＩ
セットが外部共通制罪に興味があるような状［ぶてり３
作が１１わ礼る場合、共通制卯には、動作を（テなうた
めに次々にプロセッサを選択ザる手段が必東でめる。条
件を満たす第１のプロセッサが発見されるいわゆる゛琵
児メカニズム°°が行われる。計算はそのプロセッサで
行われる。プロセッサはそれから、失われる、あるいは
条件を満たす次のプロセッサが発見されるところで解放
される。

この様な場合、プロセッサのシーケンスを予め決定する
必要があり、また配置状態はこの目的に提供される。経
路論理装置３０３および使用可能（エネーブル）論理装
置３０４は、この発見／喪失メカニズム、およびプロセ
ッサの収集が動作を計算し、またいくつかの条件を満た
すこれらプロセッサのみが計算を続けるような基本の制
限的動作メカニズムを提供する。

１、ＩＩ　ｌ’ａ的勅作の収集に対するネスティング構
造を提供する手段はベクトルＩＦ／ＥＬＳＥ動作と呼ば
れるが、これはまた発見／喪失メカニズムに結合する闘
成である。さらに、使用可能化論理装置によって決定さ
れるようなセルの活動状態は、セルが活動状態であるか
あるいは高速Ｉ１０伝送がなされる場合にのみ、データ
がローカルＤＲＡＭに書込まれるように、丙込み可能ラ
インのバスインターフェースを介してこのセルに接続さ
れるローカルメモリに通信される。

さらに、セルの収集は、任意のサイズのワードを形成す
るために共同するので、重要性の少ないすべてのプロセ
ッサが最も重要なスライスに従属制御されるように、最
も重要なスライスによって駆動される使用可能化論理装
置は、重要性の少ないすべてのプロセッサに活動状態を
通過させる。

制即条件は使用可能（エネーブル）Ｌおよび使用可能Ｒ
信号を介して得られる。

Ｍ　Ｐ　Ｒ３０１は、配置ピッ１〜を含むプロセッサ状
態ワード（ＰＳＷ）と状態レジスタを含むのに加えてプ
ログラマが使用できる１５の汎用レジスタを備える。１
５の汎用レジスタとデータを論理セルに出入れするプロ
グラムメモリデータレジスタ（Ｐ〜［）Ｒ）は、■バス
３０９の部分であるＲへおよびＲＷ　Ａラインの４個の
下位損少ないビットによってアドレスされる。Ｍ　Ｐ　
Ｒ３０１は、令令セットマイクロプログラマによって使
用される４つの汎用レジスタを備える。Ｍ　Ｐ　Ｒ３０
＋は、２つの位置、つまりＲＡあるいは読み出し／アド
レス入力によって選ばれるＡアドレス、あるいはＲＷＡ
あるいは読み出し／書込みアドレス入力によって選１尺
されるＢアドレスを同時にアクセスすることができる。

これら２つの出力は、［バスからの命令に従ってＡ　Ｌ
　Ｕ　３０２によって一斉に動作され、その結果１ｉへ
ＬＩＪ　　Ｄバス３１０によって同じサイクルで再び〜
Ｉ　Ｐ　Ｒ３０１に書込まれる。経路論理装置３０３は
、１６ｔ：’ットより長いワードを形成するためにブロ
ック内で共にセルを１き続し、またシフ１−および回転
のような動作を行なうためのメカニズムを備える。セル
Ｎの経路論理装置は経路しく左）信号３０８を介して左
セル、セル（Ｎ＋１＞の経路論理装置に接続される。

６つの経路し信号、ＡＬＵ　　Ｌ、ＭＱ　　Ｌ、ループ
し、状況し、桁上げし、およびゼロＬがある。

これらＡＬＵ　　Ｌ、ループ１−１状況り、およびＭＱ
　　Ｌの４つはチップを出る。セル（Ｎ−１＞に接続す
る経路論理装置の右（Ｒ）側には、さらに６つの信号、
ＡＬＵ　　Ｒ，ＭＱ　　Ｒ，ループＲ１状況Ｒ１桁上げ
Ｒ１およびゼロＲがある。これらＡＬＵ　　Ｒ，ＭＱ　
　Ｒ、ループＲ，および状況Ｒはチップを出る。使用可
能化論理装置３０４からの使用可能化しおよび使用可能
化Ｒ経路信号がある。

チップから出る４つの左および右信号は、異なるチップ
のプロセッサ間で急速にデータをシフトする手段を提供
する。ワードが多重チップを横切って配置されることは
なく、そのため桁上げおよびゼロのような大部分の時間
決定的な信号はチップ境界を越えることはない。８つの
３２ビットワードあるいは４つの６４ビットワード、あ
るいは１つの非常に長い２５６ビットワードの場合のよ
うに、多数の比較的長いワードを提供するために十分な
数の１６ビットプロセツサが単一チップに設置される。

経路論理装置３０３（ユまた、セルが故障しＭＰＲ３０
１のマスクがそれに従って設定されるｌｉ合に、ＡＬＵ
　　ＬおよびＡＬＵ　　Ｒのような左および右経路が２
方向に互に接続される２方向手段を備える。情報の方向
が４つの経路を流れ、Ａ　Ｌ　Ｕ、〜ＩＱ、ループおよ
び状況が命令に依存し、また命令１ｉＩＩＩＩ２Ｉｌ装
置３０５がその比較的大きいサイズによって比較的故障
しやすいので、最少の論理は、故障した場合に経路論理
装置３０３を横切って情報の２方向伝送を容易に行なえ
るようにする必要がある。

さらに、論理の吊を最少にするために、目に見えなくな
るセルに対しても作用できなければならない。システム
が初期化されると、Ｍ　Ｐ　Ｒに直接式るリセットライ
ンは活動状態であり、そのためマスクビットは、セルが
故障のあるとき使用されるバイパスモードに経路論理装
置３０３を設定するために制器論理装置３０５を介して
ではなく、直接復号される無活動状態を強制するように
直接取除かれる。適切なセルは、それから必要なスライ
ス型で活動状態に設定される。

使用可能化論理装置３０４はまた、システム初開化の時
に各セルか次々にアドレスされその配置がそれ（こ従っ
て８９定されるように、チップ内のセルの１力理的ＩＤ
（７Ａ別）を備える。このようにして、物理的アドレス
（ま各セルの使用可ＩＩヒ化論理装置中に形成される。

２０セルチツプおよび物理的アドレスに対する復号器の
場合のこの物理的アドレス０−１９は、セル間の唯一の
差である。その他の点ではセルは同一である。

初期化に続いて、プログラマは、配置マスクに沿ってプ
ロセッサ状況ワード（Ｐ　Ｓ　Ｗ　）に記憶されている
実際のアドレスによってセルをアドレスする。プログラ
マはこのように、故障のあるセルの位置に対して感知し
ない。

制御論理装置３０５は、バス３０９に与えられる命令を
復号する手段を提供する。この命令は、各命令の各スラ
イス配置に対する各セルの動作を制御するためにスライ
ス配置マスク３０６に共同して復号される。後述のデー
タの流れを制御するのと同じ方法で、制御１１１論理ｉ
置３０５は、ＰＬＡ、すなわらプログラム可能な論理ア
レイとして設置される。

制御論理装置３０５は、以下で説明されるように、命令
バス３０９に与えられるような特定の型式の命令に従っ
てデータが移動できるように種々のマルチプレクサを制
御する。命令バス３０９は、使用可能化論理装置３０４
、経路論理装置３０３、ＭＰＲ３０１およびバスインタ
ーフェース３００に結合される。バスインターフェース
３００は、高速人力／出力バス、ビット３１乃至１６お
よびビット１５乃至Ｏとして示され共通バスの上半部分
および下半８５分、およびローカルメモリに接続される
。

バスインターフェース３００は、セルとそのメモリの間
の種々のデータ伝送状態の完全性を確認するためにパリ
ティ発生およびチェック手段を備える。バスインターフ
ェース３００はまた、３２ピット通信の場合に、１６ビ
ットＤＲＡＭのうちの２つを選択するために、Ｏ乃至１
５の馳囲にあるセルの実際の識別値がアドレスの４個の
上位桁ビットと一致するように全体的メモリマツプモー
ドで使用するための列復号器を備える。

第３図には、各セルに共同し、また第１図で符号２２０
乃至２３９で示されるメモリであるメモリセルブロック
図が示される。ローカルメモリの好ましい実施例は、ビ
ットＤＲＡＭセルにつき１トランジスタの通常の７レイ
からなる。４ワ一ド幅メモリ４０２は、線形行選択出力
４０１に通過される符号４００での線形行選択入力に従
って選択される。

通常の手段を使用すると、予備行と予直列の両方は、各
論理セルに関係するメモリの歩留りを増加させるために
設けられる。これは、線形行選択の予備ラインおよび出
力４０９での予尚列ライン設備として示さ机る。予備の
数は重要ではなく、基本的に装置の価格を最少に押える
ように選択される。

［）ＲＡＭ中の予備行および列の設備は、製造試験の時
に静止選択型で設定される。ＤＲＡＭの行および列のソ
フトウェア配置を提供することは価格面で効果的とは思
われない。読み出し７店込み論理装置４０３は、センス
アンプ、バッファ、および通常のＤＲＡＭで使用される
ような子猫列論理装置を備える。４ワ一ド幅バスは、１
６データピツトおよび２つの列Ｍ　ＩＲビビッに従った
１パリテイビットの４つのブロックのうち１つを選択す
る列選択論理装置４０４に通過される。列選択ラインに
対するラッチもまた設けられる。結果としての１７のラ
イン、データに対する１６ビットおよびパリティに対す
る１ビットは、論理セルに対するローカルメモリバス４
０７に通過される。このメモリの列の総数は、２０セル
（（１６データ＋１パリテイ）Ｘ４＋１予備）である１
３８０に等しい。

読み出し７・′書込み論理装置４０３．ＤＲＡＩｖ＋セ
ルアレイ４０２、および列選択論理装置４０４は、メモ
リ制σｎとして示された別冊ライン４０８の制御下にあ
り、読み出しあるいは吉込み動作のために設けられ、ま
た再生を行なう。論理セルからの書込み可能化ライン４
０５は、特定のメモリが情報を記憶するかしないかを決
定する。この内込み可能化は３つの場合に使用される。

第１は、１６のプロセッサのいくつかの副セットが活動
状態にあるベクトルの場合、第２は、１つあるいは２つ
のメモリセルが活動状態にある全体的メモリの場合、第
３は、高速１．’Ｏデータがすべての論理セルのメモリ
にロードされている時である。

明細書末尾に記載した第１表には、たとえば第１図に示
されるようなアレイチップでのビン接続の概要が示され
る。全部で１０５のビンは、６つの範囲に分けられる。

高速Ｉ１０、Ｘ／Ｙバス、１／Ｚバス、メモリ制■、プ
ログラムＩ１０、およびその他である。これらのビンに
関して、高速（Ｈ，／５）Ｉ１０バスは、入力／′出力
情報あるいはデータに使用され、以下で説明されるよう
に２あるいは４レベルで動作することができる８つのデ
ータビンを有するということが表に示されている。これ
によって、Ｘ／ＹバスおよびＩ／Ｚバスのビンのような
多くのビンが２あるいは４レベルで動作するということ
が示される。この櫟な動作の特定のモードは、以下に続
いて説明される。

第２表には、アレイによって使用される命令バスビット
が示される。ビットは、８つの範囲に分けられる。読み
出しアドレス、読み出し／占込みアドレス、プロセッサ
使用可能化、直列入力選択、ＯＰコード、外部バスイン
ターフェース制御、論理セルバスインターフェース制御
、および予備命令ビットである。また命令ビットを示す
総数の３２ビットがある。

第３表には、データ経路命令セットの概要が示される。

Ａ＋Ｂ、Ａ−Ｂ、ＡあるいはＢのような２つの変数の通
常の基本プール関数は、掛算あるいは割算段階の場合の
ように反復固定少数点動作と同様に行われる。サイズを
最少に押え、それによって各プロセッサの歩留りを最大
にし、また可変ワードサイズを提供するために、掛算お
よび割口動作は、１段階として行われ、たとえば１６×
１６マルチブレクサのように並列組合せ論理を使用する
よりむしろ動作を繰返す。

浮動少数点は、同様に、動作のシーケンスとして提供さ
れ、固定少数点命令で立上がる。それに加えてシフトお
よび回転動作の収集が行ゆれる。

これについては後ｊホする。

第４図には、命令バスタイミングの特定の例が示される
。タイミングは、第１図のバッファ２４５によって受取
られるＥｘｔ（外部）ＡＬＵ　　Ｃ１ｋ（クロック）を
基準にする。この例は、チップの全論理装置を介して単
一命令のタイミング１０に続く。クロックパルスＣ１の
下降端以前の準備時間では、Ｅｘｔ　　Ｉバス上の１０
は安定している。

Ｅｘｔ　Ｉバスは、外部ＡＬＵクロックの下Ｒ９Ｎに続
く保持時間に対して安定していなければならない。

チップの内部のクロック位相Ｂは、外部クロックの微か
に遅延したものである。［：ｘｔｌバスは、クロックパ
ルスＢＯによって受取られ、ラッチされる。クロックパ
ルスＣ１の下降端に続いて、クロックパルスＢＯも落ち
、そのあとすぐにｔＡの遅延で、クロック位相Ａが生じ
る。クロックパルスＡ１は、受取られたＩバスを遅延さ
せ、それをセルに送る。この点で、チップの内部のタイ
ミングは、完全に同期的であり、■バスの受信のすべて
のランダム性はクロックパルスＢＯによってサンプルさ
れるバッファによって取除かれる。クロツクパルスＢ２
の最後を通るクロックパルスＡ１の始めは、命令実行の
復号位相を表わす。

クロックパルスＢ１の立上り端により、各セルのレジス
タは命令バスを受取り、命令復号に対する命令ＰＬＡあ
るいは多重ボートＲＡＭ読み出し７・′内込みおよび読
み出し／書込みアドレス復号に対するアドレス復号装置
のどちらかに命令バスを与える。レジスタは、共通論理
からセルへの伝送時間が復号時間に関係せず、クロック
パルスＢ２の斧生端で始まるように共通論理装置中では
なく各セルに配置される。

Ｂクロックまた逆ににＣクロックは、ＰＬＡ機能および
アドレス復号別能がクロックパルスＡ２およびＢ２によ
ってマークされる実行位相に入る以前に行われるように
充分広い。ＰＬＡおよびＭ　Ｐ　Ｒアドレス復号器の出
力はクロックパルス△２の始めでラッチされ、実行位相
の最後を通って維持される。クロックパルスＡ２の始ま
りでは、多重ボートＲＡ〜１はアクセスされ、このよう
にＡＬＵ動作は、状況フリップフロップに基づいて選択
される。多重ボートＲＡｉ〜１の出力およびＡＬＵ動作
が選（Ｒされると、演口論理的動作が開始する。多重ボ
ートＲＡ〜１からの出力は、パルスＢ２を使用する内込
み位相クロックの間ＡＬＵの入力において変１ヒしない
ようにクロックパルスＡ２の間安定化される。

演吟あるいは論理的動作からのデータは、多重ポートＲ
ＡＭの読み出し／轡込みアドレス位置にラッチされる時
にクロックパルスＢ２の最後で有効となり、左および右
経路としてのチップからの出力は有効となる。この時点
で、次の命令の実行は、復号位相がＩＯ命令の実行位相
と同時に発生するから生じる。

第５図には、共通制御２Ｉｌ論即装置のブロック図が示
される。クロック発生器１，００７は、第４図に示され
るようなりロック位相△およびクロック位相Ｂを発生さ
せる。この様なりロック位相を発生させる回路は、当業
者には良く知られており、第４図からはつきりするよう
に、第４図に示されるクロックパルスを発生させるよう
に動作することのできるマルチバイブレータを含む多数
の回路がある。

Ｉバスは回路１００２によってラッチされる。この襟な
回路の各ビットは、ソースあるいはドレイン電極に接続
される１ビットのＩバスを有し、ゲート電陽にクロック
パルスＢを供給される電界効果トランジスタ（ＦＥＴ）
から得られる。ＦＥＴは、ゲート電源の適用可能な電圧
を受取って、ソースとドレインとの間の抵抗が低い値を
表わし、逆極性の電圧がゲートに４４に供給される時に
これら電極間に非常に高い抵抗を表わすスイッチング装
置である。

モジュール１００２中のＦＥＴの出力電極はインバータ
に接続される。インバータの出力はモジュール１００３
の第２のＦＥＴの入力Ｎ慟に接続される。

第２のＦＥＴは、ゲート電極にクロック位相Ａを受け、
モジュール１００２と同じ回路からなり、ＦＥＴのゲー
ト電極でクロック位相Ｂを受けるスイッチ１００４にイ
ンバートの出力が接続される。スイッチ１００４の出力
はプログラム可能論理アレイ、すなわら、ｐ　ｌ　Ａ　
１００５に接続され、その出力はクロック位相Ａの開動
作する別のスイッチｉ　１ｉｆ１００６に接続される。

図示されるように１バスは１００２によってラッチされ
る。バスは、１００３によって再びラッチされ、それか
らセルに接続される。スイッチ１００４は、セルの遅延
に適合し、Ｐ　Ｌ　Ａ　１００５は、スイッチ１００６
によってラッチされる経路パッドドライバ方向ラインを
提供する。

プログラム可能読み出し専用メモリ（ＰＲＯＭ）１００
９が示される。このメモリは、チップ試験の時にロード
され、動作システムへのアレイチップの収集の配置のた
めに設けられる。Ｐ　ＲＯＭ　１００９中の記憶の総数
の約２５６ビットのは、ＪＪ２定された範囲めデータ、
およびいくつかの予備ビットの記憶に十分である。Ｐ　
ＲＯＭ　１００’ｌは、最も経済的には、レーザあるい
は電気的にプログラムされた通常の装荷となっている。

Ｐ　ＲＯＭ　１００９の内容は、３２の位置の８ビット
幅倍として典型的に構成され、レジスタ１０１０に一度
にバイトをロードされ、次のバイ１−が試験ｉ；１１　
’ｆＪ論理装置１０ｏ８の制ｉ１［１下で提供される時
にシフ１−される。

試験制郭論理装置１００８は、初期化され、出力シーケ
ンスは、チップ選択信号が頁であり、リセツ１−の下降
端が生じる場合に開始する。各アレイチップは故障のあ
るセルの異なった組合せを有し、外部制１２１１論理は
動作中のセルを所定の形態に配置できるようにするため
に、どのセルが故障があるかを知らなくてはならない。

このＰＲＯ＼／１１００９は、レジスタ１０１０および
試験１ＩＩｌ　６を論理装置１００８を介してシステム
の初期化の時に読み出され、典型的に次のようなデータ
を含む。

１、装置の通し番号。

２、製造データコード。

３　部分番号。

４、クロック速度の場合のような変数データ。

５、論理セルおよびメモリセルでの故障があるセル状態
。

６、予備。

第５図の一部には、ＰＲＯＭデータの頭の下で周込まれ
るこの様なデータの、１！′？ｌ略化した表が示されて
いる。

Ｐ　ＲＯＭ　１００９は、Ｏ８が高い間にリセットが落
ちるとき、クロック位相Ｂによってシフトアウトされる
。第４図を参照。パリティエラーバスは、リセッ１〜が
低く、シフトがなく、その時バッファ１０１２のプルア
ップトランシタが接続を行なう時には出力を生じる。チ
ップは、多数の故障かある場合でさえ使用することがで
きる。

たとえば、メモリに重大な故障があれば、オンボードメ
モリなしでのみ使用されるチップを使用することができ
る。この場合、２０のセルのうらの１６のセルはデータ
ビットに使用される。その代わりに、アドレス発生器が
オンボードＤＲＡＭで必要ではないと、この場合、メモ
リセルのうち１６以上のメモリセルが動作可能であれば
、これらは１６のデータプロセッサによって根本的に使
用することができ、アドレスプロセッサは対応する良好
なメモリセルを持たない論理セルから選んで配置される
。前に示したようにアドレス発生器を備える２つのセル
は、介在する無活動状態のセルが存在しても近接しなけ
ればならない。第３にありうることは、チップが半分の
キャパシティで使用され、８個の１６ビットプロセツサ
１６よび２周のアドレス処理セルを提供することが目的
の場合である。この場合、２あるいは４個ではなく総数
が１０の故障セルを有することがある。

第６図には、バス配置が示される。△の場合、１♀供さ
れるＩバスおよびＹバスが高速１．１０バス（しばらく
の間然ン只される）の下のバスのみであるような全ＴＴ
Ｌの適合性を使用する通常の相互接続が示される。

Ｂの場合、媒体相互接続Ａが示される。制御ライン１１
０４は、約１．６５ボルトの論理０１状態であるとする
。この場合、命令バスはＴＴＬに適応したままであり、
一方ＸバスおよびＹバスは４レベル、５状態であり、そ
れぞれが３２データビットおよび２つのパリティビット
を提供する１６本の線と１木のパリティ線とを備える。

Ｃは中間相互接続Ｂの場合であり、制ηロラインは、Ｘ
バスを通常の３状態バスにしたまま約３．３ボルトの論
理１０状態によって駆動され、一方ＩバスおよびＺバス
が３２のデータビットおよび２つのパリティビットをそ
れぞれ提供する１７の線をそれぞれが備える５状態バス
である。

Ｄの場合、最大相互接続が示され、１、×、Ｙ、および
ＺバスはそれぞれＣライン上の約５（４，９５）ボルト
の論理１ルベルに従って、５レベルに配置される。この
様な最大接続状態は、接続性を最大にし、相互接続で電
力消費を最少にするためにチップの好ましい使用方法で
ある。４レベル論理は、説明されるＢＩＭＵＸＥＳのよ
うな内部論理およよび内部バスが通常の２レベル論理で
あるようにＩ１０ビンに限定される。

第７図の（Ａ＞には、２−４レベルの変換器が示される
。図には２レベル−４レベルセレクタ１２００が示され
る。セレクタ１２００は、ＢＯおよびＢ１で表わされる
２つの入力を有する。ＢＯおよびＢ１は、４レベル論理
制御の間使用され、ＢＯは、２レベル論理制御の間に使
用される。内部ビット、ＢＯおよびＢ１はＯあるいは１
であり、方向信号の制御下で動作する４レベルセレクタ
１２００の入力に導かれる。これはモジュールの下に示
され、方向信号がＡＮＤゲート１２２０を介して、モジ
ュール１２００に結合され示される出力信号（ＯＵＴ）
とＡ／Ｄ変換器１２０５に供給されるＩＮ信号を提供す
るインパーク１２１３の入力に供給される。

データは、以下で説明されるように、ＢＯおよびＢ１と
、レベルシフタ１２０４との間でいずれかの方向に伝送
される。２レベル−４レベル選択ライン（２Ｌ／４Ｌ）
の制御下では、１２０１．１２０２、および１２０３で
表わされる３つの２方向性素子が次のようにデータを移
動させる。

奇数／偶数の２レベル動作の偶数に設定するには、ピッ
ｌ−Ｂ　Ｏは、２方向性ゲート１２０３および１２０２
を介してレベルシフタ１２０４の２つの入力に通過され
る。奇数／偶数が奇数に設定されると、ビット８１は１
２０２および１２１５を介してレベルシフタ１２０４に
通過される。この様に、レベルシフタ１２０４の２レベ
ル論理ＳｏおよびＢ１は、同一である。

４レベル論理ＢＯは、経路素子１２０３を介してレベル
シフタ１２０４のビットＢＯに通過され、内部Ｂ１は経
路素子１２０１を介してレベルシフタ１２０４の８１人
力に通過される。レベルシフタ１２０４に入るデータに
ついてはこれら経路は逆である。

レベルシフタ１２０４からの４レベル動作ＢＯは、ゲー
ト１２０３を介して経路素子１２０３より内部のＢＯに
通過され、レベルシフタ１２０４からの８１は索子１２
０１を介して内部Ｂ１経路素子１２０２に通過される。

２レベル動作では、外部ビン１２１２でのセ圧レベルは
、Ｏあるいは５ポル１−のような通常のＣＭＯ８信号で
ある。この型の信号は、広く使用され、示されるように
Ｃｆｖｌ　ＯＳシステムで使用される。

４レベルの特定の選択は任意である。簡単にするために
、５ボルトは高レベルの動作電圧であり、４状態は接地
電位と５ボルトとの間に均一の間隔で位置しているとす
る。端子１２１２に流れるデータについては、データは
、小型技術装置用の比較的低いチップの内部の根本的に
異なる動作電圧から出力装置に対して上昇される根本的
に高レベルの動作電圧へ変換するためにレベルシフタ１
２０４に通過する。入力および出力動作電圧が同じであ
れば、レベルシフタ１２０４は必要ではない。

いずれにせよ、レベルシフタは既知の構成部品であり、
従来技術にはこの（差なレベルシフト装置の多くの例が
ある。この壕な装置は、異なる型の種々な他のデジタル
論理システムを種々のデジタル論理システムとインター
フェースさせるために規則的に使用される。

レベルシフタ１２０４からの出力は、使用可能状態であ
れば出力ビン１２１２に電圧を与えるデジタル・アナロ
グ変換器Ｄ／Ａの入力に接続される。Ｄ／Ａ変換器は、
使用可能化（エネーブル）（Ｅ）への入力信号に応じて
、使用可能あるいは不可能となる。

チップに入るデータについては、Ａ／Ｄ変換器１２０５
は、ビン１２１２からの２レベルあるいは４レベル電圧
を受取り、ＳｏおよびＢ１に出力を生じさせる。Ａ／Ｄ
変換器１２０５は、当業者では知られている多くの方法
で構成される。フラッシュ変換器は、当業者では良く知
られているように、急速な動作に対して弗型的に使用す
ることができる。Ａ／Ｄ変換器１２０５のＢＯおよびＢ
１出力は、使用可能化入力Ｅがデータが受取られること
を表わすと活動状態になる。Ａ／Ｄ変換器１２０５およ
びＤ／Ａ変換器１２０６の両方への使用可能化入力は、
その入力に方向信号を与えられるゲート１２１３から出
力される。いずれにせよ、Ａ／Ｄ変換器１２０５は、使
用可能化入力がデータが受取られることを表わせば活動
状態になるＢＯおよびＢ１出力を生じさせる。

この場合、ＢＯｅよびＢ　１　Ｇ、ｔ、レベルシフタセ
レクタ１２０４に接続され、それから２−４レベルセレ
クタ１２００を通過され、それから内部バスに接続され
る。ビン１２１２に入来する信号の場合の内部バスは進
行に従って同じ論理レベルを受取るだろう。

第７図（Ｂ）には、第７図（Ａ）のＤ／Ａ変換器１２０
６のような最少パワーのデジタル・アナログ変換器が示
される。この変換器は、オンチップの電力消費を最少に
するために使用される。最適電圧が、アナログ手段オン
ボードチップを介して電圧を発生させるというよりむし
ろ出力ビンを駆動させるために供給されるために、ビン
の数を少し増やすことが好ましい。

たとえば、接地は通常Ｏボルト、ＶＢＢは１．６５ボル
ト、Ｖ　ＣＣハ３　、３　ホ／Ｌ、　テＶ　Ｂ　Ｂ　（
７）２倍、Ｖ　Ｄ　Ｄ　ハ４　、９５　ホルトｒ　Ｖ　
Ｂ　Ｂ　（７）　３倍であり、４．９５ボルトは約５ボ
ルトである。第７図（Ｂ）の復号器１２０７は、ＢＯお
よびＢ１を受取り、使用可能になった時は、スイッチ１
２０８乃至１２１１として表わされる低電圧ドロップス
イッチの１つをクーンオンザるために４選択から１つを
発生させる。これは、ビン１２１２に接続される出力端
子（データアウト）に電圧出力を生じる。００乃至１１
出力は、復号器への使用可能化入力が真でないと、どれ
も活動状態にはならない。

第７図（Ｃ）には、他の図面でも使用されるような２−
４レベル変換器１２１４に対する記号が示される。前記
に関して、２レベル−４レベルセレクタは、１２０２お
よび１２０３のような複数の２方向性スイツチからなる
。これらスイッチは０ＭＯ８構造あるいは別のＦＥＴ装
買装置って構造することができる。２方向性スイツチの
使用し、構造および制御は、良く知られており、前記セ
レクタ回路１２００は根本的に説明されるように動作す
る。

第４表には、第７図の構造によって発生されるようなレ
ベルに対応する２−４レベルバスビンの使用法が示され
る。１あるいは２つのバスとして配置される１組のビン
を使用するためには、表に示されるようなデータビット
を接続する必要がある。そのため、たとえば、２レベル
論理では、ビン１乃至３２はＸＯ乃至Ｘ３１を含み、４
レベル論理に対しては、同じビンがＸおよびＹバスの両
方を含む。表は、１つあるいは２つのバスが単一組のビ
ンに接続されるようにチップワイアリングの複雑性を最
少にする手段を示す。

たとえば、４レベル論理では、ビン１は、ＸＯおよび×
１の両方を含み、ビン２は以前の２レベル論理の×１を
含んでいたが、今度はＹＯおよびＹｌを含む。それ故、
ビンは１対のビンがＸＯおよびＸｌ、あルイハ対Ｘ　（
Ｎ）／Ｘ　（Ｎ＋１　）ｔ−１よびＹ　（Ｎ＞／Ｙ　（
Ｎ＋１　）の対のどちらかを有するように対で使用され
る。１バスと７バスの接続はビン５０乃至８１に示され
、同様の態様で動作する。ここで示したビンの数は一例
であり、特定のビンの数は任意であるが、ビンのベアリ
ングは非常に重要である。

第８図は、外部バスインターフェースを示す。

第１２図（Ａ）の２ビットセルは、バスインターフェー
ス論理装置を形成するために１６回繰返される。１４０
０乃至１４０３で表わされる４つの２−４レベル変換器
は、４つの［１０ビン１４０７乃至１４１０に接続する
。これらＩ１０ビンは２つのグループに分けられる。す
なわち、Ｘ／Ｙ対１４０７および１４０８と、Ｉ／Ｚ対
１４０９および１４１０である。Ｘ　、／　Ｙ対は２モ
ードで使用される。２レベルモードでは、Ｘが運ばれ、
その場合、ビン１４０７はビットＸ（Ｎ）を運び、ビン
１４０８はビットＸ（Ｎ＋１＞を運ぶ。

４レベルモードでは、ビン１４０７は×（Ｎ）およびＸ
（Ｎ＋１）の両方を運び、ビン１４０８はビットＹ（Ｎ
）およびＹ　（Ｎ＋１　）を提供するＹバスとして動作
する。

１／Ｚ対は同様に動作する。２レベルの場合、ビン１４
０９はビットＩ　（Ｎ＞を運び、ビン１４１０はビット
Ｉ（Ｎ＋１＞を運ぶ。２レベルあるいは４レベルの選択
は、バス配置信号を受取る第５図のＡ／Ｄ変換器１０１
３によってなされる。バス配置信号は、２−４レベル変
換器１４００乃至１４０１によって受取られる信号Ｘ／
Ｙ４Ｌ、および２−４レベル変換器１４０２乃至１４０
３によって受取られるＩ／Ｚ４Ｌを生じさせる。

Ｘ、Ｙ、Ｚ、■のような４つのバスは２方向性トランシ
ーバ１４０４および１４０５を介して共通バスに多重化
される。

４レベルの場合にはＢＯの４つの源があるので、２方向
性トランシーバ１４０４はこれらバスのそれぞれからＢ
Ｏを受取るために４つの入力を有する。

これら信号は次に共通バスビットＮになる。４つの信号
のうちのどれが共通バスに通過されるかということは、
共通論理装置からの４つの信号ＸＩＮ、Ｙ　　ＩＮ、Ｚ
　　ＩＮ、およびＩ　　ＩＮによって選択される。同様
に、選択されるＢ１の４つの源がある。

ｌバスは単一方向性である。２−４レベル変換器１４０
２であるＩバスビットＮの単−源がある。しかしながら
、外部ｌバスが２レベルにあるのかあるは４レベルモー
ドにあるのかによって■バスビット２の２つの源が存在
する。マルチプレクサ１４０６は、そのため１バスＢ　
（Ｎ＋１　）　ＬＯ（レベルゼロ、各セルでさらにバッ
ファされる）に通過させるためにＩ／Ｚ４Ｌ信号が適切
な電源を選択する２−４レベル変換器１４０２および１
４０３の両方から出力を受取る。

共通バスから２−４レベル変換器１４００を介するトラ
ンシーバ１４０４への伝送およびビンＸ／Ｙ　（Ｎ）１
４０７への伝送のように、チップの内側からチップの外
側への信号の伝送は、以下のように生じる。

活動状態の出力は、入力信号がどれも活動状態ではない
間、Ｘアウト、Ｙアウト、Ｚアウト、および１アウトの
うちの１つによって選択される。偶数のビットが２−４
レベル変換器１４００のビットＯ入力を介して共通バス
からビンに伝逐され、共通バスＢ　（Ｎ＋　１　）のよ
うな奇数番のビットは、］ヘヘラレシーバ１４０を介し
て通過し、２−４レベル変換器１４０１のビット１人力
によって受取られ、その場合、Ｘ／Ｙバスは２レベルモ
ードで動作している。２−４レベル変換器の奇数および
偶数によって、端部ビンと内部ビンとの間に規則的接続
が行われる。

バス多重化および相互接続最少のこの規則的２ピッ１−
セルはチップのバスの多様性の配置を助長する。４つの
１１０ビン１４０γ乃至１４１０は、互いに隣接し、チ
ップの周囲の４つのブロック中に同じものが設けられる
。

プルアップトランジスタ１４２０および１４２１は装置
の試験アップ製造の間使用される。それらは後に説明さ
れるように外部バスインターフェース制卸命令に応答し
てＰ　Ｌ　Ａ　１４２２によってターンオンされる。チ
ップの試験時間を減らし、それによって価格を低くする
ために、すべてのセルはそれらを同じ状態に初期化し、
それらの出力を証明するために共通バスを使用すること
によって同時に試験される。この場合、セルは活動状態
のプルダウントランドスタで共通バスを駆動し、テスタ
ーは外部バスの１つを介して共通バスを監視する。故障
セルを表わして予想しないような結果が生じると、試験
では、故障セルの位置が決定されるまで次々に各セルに
質問が行われる。その時点で、セルはターンオフされ、
残りのセルの同時的試験アップが再び開始する。

Ｐ　Ｌ　Ａ　１４２２は末尾の第１０表で説明されるよ
うなバッファ制御信号を発生させる。

バッファ１４２４は、チップが外部バスを駆動している
かどうかを決定するために外部・論理装置によって使用
されるチップの活動状態バスを再調査する。

第９図は、高速Ｉ１０インターフェースのブロック図を
示し、２−４レベル変換器のもう１つの使用法を表わす
。この場合、１５２２乃至１５２９で示される８つのビ
ンの単一セットは高速［１０バスを受取る。第８図のＸ
およびＹのようなビンの同じセットを共用し、２つの広
節なバスの可能性を提供するというよりむしろ、この回
路によって、データは一度に４レベルモードの１６ビッ
トを、あるいは２レベルモードの連続した低いバイ１−
および高いバイトを一度に伝送される。

ビンのビット割当ては、次の通りである。４レベルモー
ドでは、ビン１５２２はビット０および１を受取り、ビ
ン１５２３はビット２および３を受取るというように以
下同様に、ビットの連続対が連続ビンによって受取られ
る。２レベルモードでは、１つのビンは次々に、下伶桁
のバイトが伝送される場合にビン１５２２がビットＯを
受取り、ビン１５２３がビット１を受取るように連続的
により高いビットを受取る。最上桁バイトが伝送される
場合、ビン１５２２はビット８を有し、ビン１５２３は
ビット９を有し、そのように続いてゆく。

Ａ／Ｄ変換器１５００はＨ８Ｉ／○モードで４レベル信
号であるＩ１０選択信号を受取る。信号は、動作の３モ
ードを選択する。２レベル動作では、このビンは、ビン
の論理００である低いバイト、あるい（ユビンの最も高
い論理レベル１１である高いパイ１〜を選択する。４レ
ベル、１６ビット動作では、ビンは中間値を有する。Ａ
　／’　Ｄ変換器１５００の状態は、信号２１−の高い
バイト、２Ｌの低いバイト、および４レベルＨ８Ｉｌｏ
を提供するゲート１５０１乃至１５０３によって復号さ
れる。チップが１−１ｓｔ１０からデータを受取る４レ
ベル動作では、データピン動作は次の通りである。２−
４レベル変換器１５０４乃至１５０９．１５１０．１５
２０．１５１４．１５１５．１５１８．１５１９、およ
び１５２０は、ＢＯおよび８１出力の両方を活動状態に
する。マルチプレクサ１５０５はビン１５２２乃至１５
２５に関連する２−４レベル変換器からの８つの出力を
受取り、これらはＨ３１１０データバスビットＯ乃至７
へのＨ８Ｉｌｏ　　ＩＮ信号の制御下でバッファ１５０
６を通過される。マルチプレクサ１５１６は、ピン１５
２Ｇ乃至１５２９に関連する８ビットをバッファ１５１
７を介してＨ８１１０データバスビット８乃至１５に通
過させる。逆に、チップからピンへのデータの伝送につ
いては、マルチプレクサ１５１１はＨ８Ｉ１０データバ
ス８０乃至Ｂ７からの８ピッｌ−を受取り、それらを２
−４レベル変換器１５０４．１５０９．１５１０、およ
び１５１４に通過させる。Ｈ３Ｉ１０データバスビット
８乃至１５は、バッファ１５１３を介して４つの最も重
要な変（ゆ器１５１５．１５ｊ８，１５１９、および１
５２０に通過される。

２レベル動作では、最小桁バイトがまず転送される。８
ビットは、８つの２−４レベル変換器から取除かれ、Ｈ
８Ｉｌｏの低いバイトが伝送され、Ｉ１０クロックがＥ
ｘｔ　　ＡＬＵ　　ＣＬＫで説明したようにオーバーラ
ツプしていないクロックを発生させるＣＬＫ発生器１５
３０によって受取られる時活初状態となるＡＮＤゲート
１５０８の制御下でラッチ１５０７に記憶される。

高いバイトが伝送される時、マルチプレクサ１５１６は
、２−４レベル変換器から８ごツ＋−を受取り、それら
のビットをＨ８Ｉ１０データバスビット８乃至１５に通
過させ、一方ランチ１５０７はマルチプレクサ１５０５
がＨ３Ｉ１０データバスビットＯ乃至７に使用可能にな
るようにする。２レベルモードでの伝送については、最
小桁のバイトがマルチプレクサ１５１１を介さずに８つ
のビンに直接通過され、ラッチ１５１２はＨ８Ｉ１０デ
ータバスＢ８乃至１５からの最上術ビットの状態を記憶
する。

高いパイ１−が伝送されると、ラッチ１５１２は通過さ
れる。

第１０Ａ図は、ＲＡＭ行アドレス論理装置のブロック図
である。この場合ＲＡＭアドレスは１０ビット幅として
示され、数は任意であるが、１セルにつき１．０２４位
置が提供されると仮定する。

口のアドレスはＭ　Ｕ　Ｘ　／ラッチ１７０２に入る。

共通バスビットＯ乃至７から入る各ＲＡＭ行アドレスご
ツ１−は、復号器１７０４に通過される。復号器１７０
４および予備行選択ブロック１１０５は、ＤＲＡＭ設計
技術では良く知られており、ＤＲＡＭアレイの２５６の
行プラス予備の行の中から１つを選択するために動作す
る。

予備行セレクタ１７０５は、製造選択自由の故障行が削
除されるように比較的少ない予備行が提供されると仮定
する。

回復（リフレッシュ）を助長するために計数器１７０１
が設けられる。計数器１７０１の出力は回復動作の間Ｒ
Ａ　Ｍ行アドレスに代わってＭＵＸ／ラッチ１７０２を
通過される。メモリ制ａｌｌラインの制御下にある制御
論理装置１１００はＭＵＸ／ラッチ１１０２を介してデ
ータを通過させ、回復動作のために計数器の計数値を増
加させる。

第１０Ｂ図には、ＭＵＸ／ラッチの詳細が説明される。

アドレスビットは、アドレスストローブがあれば、通過
素子１７０６を通過する。インバータ１７０８への入力
に記憶される状態は反転されたラッチ出力を発生させる
。この場合の復号器１７０４は反転レベルを動作オフに
するが、これは一般的説明とは無関係である。

代わりに、計数器出力は計数器ストローブの制御下で素
子１７０７を介して通過し、通過素子１７０７あるいは
１７０６がどれも真ではない期間はインバータ１１０８
への入力に記憶される。

第１１図には、論理ヒル制御論理装置のプロツり図が示
される。共通論理装置からの１バスＬ２は、Ｉバスト３
を生じさせるために通過］・ランジスタ２０００および
インバータ２００１によって代表されるラッチによって
受取られる。Ｉバスト３は、第１８図の多重ボートＲＡ
Ｍアドレス復号器、およびスライス配置マスクおよびＯ
Ｐコードビビッを受取るＰ　Ｌ　Ａ　２００４に向かう
。第５表に示されるようなＰＬＡの多くの出力は、ＰＬ
Ａバスを生じさせるために通過トランジスタ２００５お
よびインバータ２００Ｇによって代表されるラッチ手段
によりラッチされる。ＰＬＡバスの８つのビットは、状
況フリップフロップのｉｌｌ　１８下でＡＬＵ　　ＯＰ
を生じさせるためにマルチプレクサ２００７に伝送され
る。

簡単なプール動作のようにこの状況フリップフロップに
感知しない命令に対して、状況フリップフロップは感応
せず、その場合マルチプレクサ２００７への入力が４つ
の同一ビットを２セット備えている。状況フリップ７０
ツブが重要であれば、入力Ｏは状況フリップ７０ツブが
偽の状態を有し、入力１は状況フリップフロップが真の
状態を有する。

ＡＬＵ　　ＯＰは、第２図のＡ　Ｌ　Ｕ　３０２に向か
う。

いくつかのＩバスし３ビットは０ＰＩ−ドも多重ポート
ＲＡ　Ｍアドレスも含んでおらず、ＰＬＡ２００４およ
びＭＰＲアドレス復号器を通過するこれらビットと同じ
塁にだけ遅延されるように通過トランジスタ２００２お
よびインバータ２００３からなるラッチを介して通過す
る。

第１２図は、プロセッサ使用可酪化Ｆａ理装置を示す。

Ｐ　Ｌ　Ａ　２２００は桁上げ、負、ゼロ、およびオー
バーフロービット（Ｃ，Ｎ、Ｚ、Ｏ）を運ぶ状況レジス
タバス、および読み出しアドレスの４つの最小桁受ない
ビットを受取るＩバス上４を受ける。このｐ　ｌ　Ａ　
２２００は、条件選択ビットが状況レジスタビットによ
って限定される１６の条件のうちいずれか１つを選択す
るために使用され、単一どットＶＩＥ出力を生じさせる
。条件が真であると、ＶＩＥトランジスタＬＵゼロ論理
装置によって検出されるようなすべてのゼロを含む時に
ＶＩＥ論理装置がプロセッサの活動状態を持続するので
、ＶＩＥ出力は誤りである。

ＶＩＥアウト信号は、第２２図で説明されるようにＡＬ
Ｕ経路ＭＵＸＥＳ中のマルチプレクサ５３０９によって
受取られる。比較器２２０１は、実際のセル選択マスク
を運ぶ４つの状況レジスタバスビットに対してＲＡの最
小桁の４つのビットに合う実際のセル選択信号を生じさ
せる。この信号は書込み可能化論理装置によるような種
々のものに使用される。Ｐ　Ｌ　Ａ　２２０２は、５つ
のＲＡビビッを受取り、書込み可能化論理装置によって
も使用される物理的セル選択信号を生じさせる。このＰ
ＬＡ２２０２は、セルによって異なる唯一の回路であり
。

−香石のセルがゼロとして複合され、１．２．３と続く
線形セルを生じさせる。この関数は、特定のセルが特定
のスライスに形成配置されるように再配置命令を使用す
るチップ初期化のために使用される。

Ｐ　Ｌ　Ａ　２２０３は、プロセッサ使用可能信号を生
じさせる。セルのローカルメモリおよびＭＰＲへの書込
みを制御する。真の表は図に示される。

第１３図には論理セルバスインターフェースのブロック
図が示される。この論理装置は３２ビット共通バス、１
６ピツトローカルメモリバス、および１６ビット高速Ｉ
１０データバスにセルを接続させる。セルメモリバス３
００５は、ＰＭＤＲ交代Ｉ１０バスであり、トランシー
バ３００３を介して共通バスビット３１乃至１６に、あ
るいはトランシーバ３００２を介して共通バスビット１
５乃至Ｏに接続される。どのトランシーバを使用するか
は、ＰＬＡバスで反射されるような水平マスクの制御下
でバス制御３００４によって選択される。３２ピツトワ
ード中のビットＯ乃至１５のような偶数スライスは、ト
ランシーバ３００２を介して共通バスの最小桁の１６の
ビットに接続される。ビット１６乃至３１のような奇数
スライスは、トランシーバ３００３を介して共通バスビ
ット３１乃至１６に接続される。１６ビットの偶数スラ
イスＭＩＬＥは、共通バスビット１５乃至Ｏに接続し、
ＭＩＬＯのような１５ピツトの奇数スライスは共通バス
ビット３１乃至１６に接続する。

ローカルメモリデータは、トランシーバ３００１を介し
てバス３００５に接続される。ローカルメモリから受取
られるデータは、パリティ発生器／チェッカー３０００
によってパリティのチェックを行なう。

パリティエラーが検出されると、セルパリティエラー信
号が主張され、第１７図に示される保留パリティエラー
フリップフロツブによって捕えられる。パリティ発生器
チェッカーは、奇数パリティのチェックを行なうために
排他的ＯＲゲートのツリーを有するような通常の構成で
ある。トランシーバ３００８を介する高速Ｉ１０データ
バスへのインターフェースは２重バッファされる。レジ
スタ［Ｍ　Ｄ　ＲＡ　３００６およびＩ　Ｍ　Ｄ　ＲＢ
　３００７はＩ１０制御装置３００９の制御下にある。

２重バッファによって、Ｉ１０データの１ベクトルの受
取りが可能となり、以前のベクトルはローカルメモリに
送られる、あるいはそれから受取られる。さらに、Ｉ　
／　ＯＭ　Ｄ　Ｒ３００６および３００１はＰＭＯＲ交
代Ｉ１０バス３００５にアクセスし、それは共通バスに
接続されるので、データが共用されたバス（ｎ分割多重
化）に関係する時、データは外部メモリからこれらレジ
スタにロードされる。

バス制御装置３００フエアの別面は、第１２表に示され
る。ｌ／○制御装置３００９の間化は第１１表に示され
る。

バッファ３０２０は、ＰＭＤＲを避けて、バッファ３０
０２．３００３を介してＡＬＵ　　Ｄバスを共通バスに
直接通過させるために使用される。これは単一サイクル
でアドレスがアドレスセルによって計専され、新しいア
ドレスおよび列アドレスレジスフに記憶されるローカル
メモリに通過されるアドレス動作で有用である。

外部メモリは、Ｘ、Ｙ、あるいはＺバスのいずれかに接
続され、アドレス発生器を形成するために共同する２つ
のセルによってアドレスが行われる。

第１４図には、多重ボートＲＡＭのブロック図が示され
る。■バスト３は、復号器４００１および４０００によ
って受取られる。読み出しアドレス（ＲＡ）は、４０２
０における２２の選択Ａラインを生じさせるＲＡ復号器
４００１によって受取られる。

読み出し／書込みアドレス（ＲＷＡ）は、４０２１にお
ける２２の選択Ｂラインを生じさせるＲＷＡ復号器４０
００によって復号される。これらラインは、Ｐ　Ｍ　Ｄ
　Ｒ４００２、Ｐ　Ｓ　Ｗ　４００４、Ｍ　Ｑ　４００
６および汎用レジスタ４０３０に受取られる。

選択Ａラインは、ＩＮＴ　　ＭＰＲＡバス４００８を駆
動するために２２の位置の１つである単−行のメモリを
選択する。選択Ｂラインは、ＩＮＴＭＰＲＢバス４００
９を駆動するために２２行のうちの１行を選択する。位
置はＭＰＲＡ出力４０１３を生じさせるために反転ラン
チ４０１０によってラッチされ、読み出し／書込み位置
は４０１６でＭＰＲＢを生じさせるために反転ラッチ４
０１４によってラッチされる。

各反転逆ラッチは、ラッチ４０１４の場合のように通過
トランジスタ４０１１とインバータ４０１２とからなる
。サイクルの後半の間データはＡＮＤゲート４０１９の
制御下でバッファ４０１８および反転バッファ４０１７
によって修正されるので、ラッチ４０１４は、クロック
位相Ａの制御下でサイクルの初期にデータをラッチする
。

後述するようにメモリに対する記憶セルは、真と偽の入
力を両方必要とし、真と偽の出力を反転して出力してい
る静止状態である。インバータ４０１５は、ラッチ４０
１４の出力が真であるように４００９の真の出力を補償
する。Ｐ　ｌｖｌ　ＯＲは、ＰＭＤＲＡＬＴ　＜交代）
Ｉ１０信号を有し、各ビットは、読み出しアドレスおよ
び読み出し／書込みアドレスの制御下での動作に加え、
４００３のようなインバータを使用する。同様に、ＰＳ
Ｗは、書込みのためのインバータ４００５によって受取
られるＰＳＷＡＬＴ　　Ｉｌｏを有する。

ＭＯは外部入力を有し、ＭＱ　　ＡＬＴ　　［１０は書
込みのためにインバータ４００７を使用する。さらに、
ＰＳＷは、スライス配置ビットが初期化時間で無活動状
態であるように直接リセットされる。

第１５Ａ図は、交代入力が使用されない場合のＭ　Ｐ　
Ｒ１，：屈する静止メモリセルの図である。第１５Ａ図
は、１５の汎用レジスタおよび４つのシステム汎用レジ
スタを表わす。通常の６°つのトランジスタ静止メモリ
セル構成は、電力消′４を最少にし、クロックレス記憶
を提供するために使用される。１対のクロス接続インバ
ータ４１０１および４１０２が基本セルをＭ４成する。

インバータ４１０２は、Ｑあるいは真の出力を提供し、
インバータ４１０１はＱバーあるいは偽の出力を提供す
る。これら各インバータのプルアップは、セルにデータ
を書込むために出力が比較的低いインピーダンスの直列
入力トランジスタ４１００＃よひ４１０３によってプル
ダウンされるように中間インピーダンスである。ライン
４１０４におけるデータおよびライン４１０５における
データパーが市込みのためにセルに与えられ、この様な
ＭＰＲには２つの異なる出力が必要なのでＭＰＲを構成
する理想的手段を提供しなければならない。そのため、
クロック位相への間、４１０４のようなラインの１つは
、ＭＰＲＢ出力を提供するために読み出し／書込みアド
レス復号器とともに使用され、信号ライン４１０５はＭ
ＰＲＡを提供するために読み出し／アドレス復号器とと
もに使用される。これら出力は、クロック位相Ａの間ラ
ッチに記憶される。タロツク位相Ｂの間、２つの信号ラ
イン４１ｏ４および４１ｏ５は、データおよびデータパ
ーを選択されたセルに書込むために読み出し７ｍ込みア
ドレスおよびクロック位相Ｂとともに使用される。２つ
のラインが出力のために使用され、第３のラインがＭＰ
Ｒの構成に必要なメモリ復号論理装置の量をさらに増や
す入力のために使用される他の構成とは対照的に、この
壜にたった２つの信号がＭＰＲを読み出しまた書込むた
めに必要となる。

通過トランジスタ４１００および４１０３は、論理ゼロ
がセルに通過されるように４１００および４１０２のプ
ルアップトランジスタに比較して比較的低いインピーダ
ンスである。

第１５Ｂ図は、ＭＯレジスタ、ＰＳＷレジスタ、および
ＰＭＤＲとともに使用する典型的記憶ビット装置を示す
。これら３つの場合、レジスタは読み出しアドレスおよ
び読み出し／書込みアドレスによってアクセスできなけ
ればならないだけでなく、他の位置がＭＰＲでアクセス
される間に付加的入力も受取られなければならない。基
本記憶セルは、ＭＰＲＡバーおよびライン４１１８およ
び４１１９のＭＰＲＢバスに接続する通過トランジスタ
４１１３および４１１４にクロス結合されるインバータ
４１１０および４１１１からなる。

さらに、トランジスタ４１１２およびリセット信号４１
２０による直接リセットは、無活動状態のスライスに対
して０に設定されなければならない配列ビットを含むプ
ロセッサ状況ワードのみを使用して行われる。この様に
セルが互いに干渉しないように、リセット信号はすべて
のセルをすべてのバスから遮断する無活動状態にする。

ビットセルへの交代入力は、ＡＬＴ　　Ｉ１０人力４１
２３によってトランジスタ４１１５および４１１６を介
して与えられる。

フリップフロップ動作は、ＡＬＴストローブライン４１
２２および４１２１が共に主張される時に信号ビン４１
２３からのデータがセルに書込まれるようにインバータ
４１１７とともに行われる。データがセルから出てＡＬ
Ｔ　　Ｉ１０ライン４２１３に流れるように４１２２を
付勢することによって非破壊的にセルの読み出しが行わ
れる。

これは、セルに向かうワイアの数を最少にする、つまり
、入力へのワイアが１つであり、出力には別のワイアが
あるというのではなく、２方向バスのために１つのワイ
アがあるだけである。この様に第１５Ａ図および第１５
８図の両方の場合、２つの異なる位置からの出力を得る
か、あるいは第１５Ａ図の場合には両方のラインを使用
した単一位置に、あるいは第１５８図の場合のように多
数の位置の代わりに特定の位置にデータを送り受取るた
めに単一ラインを使用して害込むことができるようにセ
ルに向かうワイアの対が使用される。

第１６図はＩＭＥ）Ｒの構成を示す。静止フリップフロ
ップはインバータ４１３６および４１３７からなる。

データは２つのＩＰＭＤＲＡｆｔ　　　およびＨ８１１
０データによって入力あるいは読み出される。命令シー
ケンサは一度に単一の１込み動作だけが行われることを
保証しなければならない。第１１表は、読み出し／書込
みトランジスタ４１３２および４１３５、また書込みト
ランジスタ４１３１および４１３４を制御する機能を示
している。

第６Ａ表には、プロセッサ状況ワードビットの使用法の
表が示される。状況レジスタは５つのビットを占有する
。最上桁ＡＬＵスライスの最上桁ピット中のＡＬｔＪか
らの桁上げ出力を典型的に記憶する桁上げフリップフロ
ップがある。負のフリップフロップは、スライスのＡＬ
Ｕ出力の最上桁ビットを記憶する。ゼロフリップ７０ツ
ブは、計算された結果がゼロであるか否かを決定する。

オーバーフローフリップ７０ツブは、最上桁スライスの
最上桁ビットからのオーバーフロー出力を受取る。保留
オーバーフローフリップフロップは、ＯＲそれ自身およ
びスライスの最上桁ビットからのオーバーフロー出力を
記憶する。桁上げ、負、ゼロ、およびオーバーフローフ
リップフロップは、演算命令ごとに変化されるが、保留
オーバーフローフリップ７０ツブはソフトウェア制御に
よってビットをゼロでロードすることによってのみクリ
アされ、その場合、計算のシーケンスが行われ、保留オ
ーバーフローフリップフロップは、各命令の後のオーバ
ーフローフリップフロップをチェックしなければならな
いというよりむしろオーバーフローされた出力をそれら
のうちのいずれがが有しているかどうか質問される。

これら５つの状況ごツトは、ワードの最上桁スライスで
のみ有効である。それらは、その点までのワードのスラ
イスを横切って計算された結果を記憶するすべてのスラ
イスで発生され、そのため無視されるべきである。４ビ
ットの実際のセルの識別値は、アプリケーションプログ
ラムが１６の活動状態のデータプロセッサのいずれか１
つと直接通信できるようにシステムの初期化で配置マス
クに沿ってロードされる。チップの２つの１６ビットプ
ロセツサからなる単一の３２ビットアドレス発生器があ
るだけなので、アドレスセルが通信されるようなチップ
内にはあいまいさはない。４つの配置マスクの状態が次
の図に関して説明される。

さらに、ベクトルＩＦ／ＥＬＳＥ論理によって制御され
るプロセッサ使用可能化ビットがある。

このビットが真であれば、ベクトルＩＦ、／ＥＬＳＥ論
理装置に関連する記憶はこのビットの状態に関係なく更
新されるが、セルの記憶は命令の間に更新される。デー
タがパリティエラーを含むセルによって受取られる時な
らば、保留パリティエラービットは設定され、このビッ
トはＯＲその自身であり、また一度設定されたパリティ
エラービットであり、プログラムあるいはＰＳＷをロー
ドすることによってクリアとなるまで積まれたままでい
る。保留パリティエラービットが設定されると、チップ
の出力にパリティエラーフラッグが設定される。

第６Ｂ表は、スライス型式および共通バスへのそれらの
割当ての表である。１１のデータマスクと２つのアドレ
スマスク状態がある。実際のセルＩＯ１配列マスク、お
よびプロセッサ使用可能化ワードのプロセッサ使用可能
化ビットは、プロセッサの活動状態と無関係に修正され
るようにプロセッサ使用可能化の状態から独立している
。配置状態の使用法は以下の通りである。

１、無活動状態のスライス−配置マスクの初期状態は無
活動状態である。この状態は、チップにリセット入力を
与える結果として設定され、プロセッサセルは第１図の
共通バス２５０からの接続を解き、経路の情報の水平フ
ローが見えなくなるようにする　（第２図の３０８．３
０７．３１１　、および３１２）。

２、データの最小桁スライス／最小桁プロセッサーＤＬ
ＳＳ／ＬＳＰ状態は、ワードが固定少数点あるいは浮動
少数点のどちらの演算で使用されるかに関係なく、ワー
ドのビットゼロをスライスが備えるように配置する。ざ
らに、プロセッサは発見動作を開始するために状況経路
をブレイクづる。

３６データの最小桁スライス（ＤＬＳＳ）−ＤＬＳＳ状
態は、ワードが固定少数点あるいは浮動少数点のどちら
の演算で使用するかに関係なく、ワードのビットゼロを
スライスが隔えるように配置する。さらに、プロセッサ
は発見動作を開始するために状況経路をブレイクする。

ＤＩＳＳＯスライスは、３２ビットより大きいワードに
対する３２乃至４７のようなビットを含む。中間桁のス
ライスの奇数および偶数状態の任意の数のものが最小”
桁スラ、イスと最上桁なスライスの間に配置される。

４、墨大桁中間桁−最小桁奇数／最小桁プロセッサスラ
イス（Ｍ　Ｉ　ＬＯ／ＬＳＰ）−Ｍ　Ｉ　ＬＯ／ＬＳＰ
状態は、ワードの最大桁、中間桁、および最小桁部分を
含む１６ヒツトプロセツサを提供する。共通バスビット
１６乃至３１が使用される。

ざらに、プロセッサは発見動作を開始するために状況経
路をブレイクする。

５、最大桁−中間桁−最小桁偶数／最小桁プロセッサス
ライス（Ｍ　Ｉ　ＬＥ／ＬＳＰ）−この状態は、ワード
の最大桁、中間桁、および最小桁部分を含む１６ビット
プロセツサを提供し、共通バスビットゼロ乃至１５が使
用される。さらに、プロセッサは発見動作を開始するた
めに状況経路をブレイクする。

６、最大桁−中間桁／最小桁奇数スライス（ＭＩＬＯ）
−この状態は、ワードの最大桁、中間桁、および最小桁
部分を含む１６ビットプロセツサを提供する。共通バス
ビット１６乃至３１が使用される。

７、最大桁／中間桁／最小桁偶数スライス（ＭＩＬＥ）
−この状態は、ワードの最大桁、中間桁、および最小桁
部分を含む１６ビットプロセツサを提供する。共通バス
ビットゼロ乃至１５が使用される。

８、データ中間桁スライス奇数（Ｄ　Ｉ　８３０）−Ｄ
ＩＳＳＯスライスは、３２ヒツトより大きいワードのた
めに３２乃至４７のようなこれらピッ］・を含む。固定
少数点および浮動少数点動作が支持される。

９、データ中間桁スライス偶数（ＤＩＳＳＥ）−ＤＩＳ
ＳＥは、３２ビットより大きいワードのために４８乃至
６３のようなこれらビットを含む。

中間桁スライス奇数／偶数状態の任意数のものが、デー
タの最小桁スライスおよびデータの最大桁スライスに配
置される。固定少数点および浮動少数点動作が支持され
る。

１０、データ最大桁スライス単一精度浮動少数点（ＤＭ
ＳＳ／ＳＰＦＰ）−ＤＭＳＳ／５ＰＦＰスライスは、固
定動作のための最大桁スライス、および単一の少数点浮
動動作のための最大桁スライスを提供する。８ビット指
数および２３ビット仮数を有する単一ワードがあるＩＥ
ＥＥコンベンションに記載される形態に対する単−精度
浮動少数点である。

１１、最大桁スライス固定および２重精度浮動（！ｖｌ
ｓｓ／ＤＰＦＰ）−ＭＳＳ／ＤＰＦＰ状態は、固定少数
点に対する最大桁スライス、あるいは２重精度の浮動少
数点に対する最大桁スライスを提供する。２重精度浮動
少数点は、符号／絶対値仮数符号ビットと１５ビット指
数、ならびに４８ビット仮数を提供するＩＥＥＥコンベ
ンションに従って限定される。固定少数点表示は、最大
桁スライス状況のいずれかでなされるが２つの浮動少数
点フォーマットのみが特に制限される。原則的には、１
ｑられる指数ビットの最大数が２重精度浮動少数点に対
するフォーマットに従っているが、より大きい精度の浮
動少数点動作がスライスを４つ以上使用することによっ
て得られる。

１２、アドレスの最小桁スライス（ＡＬＳＳ）−以前の
５つの状態はデータプロセッサにのみ供給する。ＡＬＳ
Ｓあるいはアドレスの最小桁スライスはアドレス発生器
の下半分にスライスを配置する。

１３、アドレスの最大桁スライス（ＡＭＳＳ）−ＡＭＳ
Ｓスライスは、３２ビットアドレス発生器の上半分にス
ライスを配置する。アドレスは固定少数点表示のメモリ
に退出するので、アドレス発生器に配置されたスライス
は単−精度浮動少数点演算を必要とするとは考え難いが
、アドレス発生器に配置されたスライスは単−精度浮動
少数点線術を支持する。

第１７図には、状況レジスタ代替入力が示される。状況
レジスタＡＬＴ　　Ｉｌｏの各ビットは、ラッチによっ
て受取られる。各ラッチは、クロック位相Ａによってク
ロックされる通過トランジスタ４４００と、シフトレジ
スタバス（ＳＲババス出力を生じさせるために４４０１
のようなバッファを備える。クロック位相Ｂおよび代替
ロードＸによってクロックされる３状態バツフア４４０
２は、外部シフｌ−レジスタバスを受取り、Ｉ１０ライ
ンを介して状況レジスタにデータを戻す。ビットはいく
つかのグループに書込まれるので、Ｘは示されるような
ビットにより変化する。ＰＬＡバスの制御下にあるマル
チプレクサ４４０３は、２つの入力のうちの１つを選択
し桁上げフリップフロップに戻される。

ＯＲゲート４４０４は、保留オーバーフロービットを計
弄する。オアゲー１−４４０５は、セル保留パリティエ
ラーを計算する。さらに、保留パリティビットは、プル
ダウントランジスタ４４０７を駆動させるためにＡＮＤ
ゲート４４０６によって活動状態でゲートされる。この
トランジスタ４４０７は、パリティエラーオフセルを表
示するためにすべてのセルに共通のパリティバスを駆動
する。ＮＯＲゲート４４０８は、経路論理装置を全体に
亙って使用される無活動状態の出力を生じさせるために
４つのスライス配置マスクビットを受取る。

第１７図はまた状況レジスタの弛のヒツトの割当てを示
す。

第１８図には、多重ポートＲＡＭアドレス復号器が示さ
れる。第１８図には、論理装置のブロック図が示される
。Ｉバス上３は、読み出しアドレスを復号するために２
２の復号器のうちの１つの復号器４５０２と、読み出し
、／書込みアドレスを復号するために復号器４５０６に
通過される。Ｐ　Ｌ　Ａ　４５０９はプロセッサの使用
可能化とは無関係にロードさせる特権アドレスを復号す
る。復号器は通常の構成であり、それぞれの復号器は５
ビット入力を取り、２２の出力のうちの１つを選択する
。各出力は、サイクルの最初で即座に使用できるように
選択信号を生じさせてインバータ４５０４が後続する通
過トランジスタ４５０３を通過する。多重ボートＲＡＭ
は、そのため迅速にアクセスされ、その出力はＡＬＵに
よって処理される。このアドレス復号は、第４図に示さ
れるようなＰＬＡ動作と同時に生じ、アドレスのバイブ
整列は位相に落着くようにＰＬＡ動作のパイプ整列に適
合する。

第１８図の下方部分には、メモリマツプが示される。メ
モリマツプは、アドレス１乃至１５における１５の汎用
レジスタ、プラスＰＭＤＲ。

ＰＳＷ、Ｖ　Ｉ　Ｅ、およびＭＱがあることを示す。

最後の３つの位置１９．２０、および２１は、浮動少数
点アンバッキングとして命令実行の間使用される一時的
なもので、使用者は使用できないと考えられている。全
部で１６のレジスタに対するＰ　Ｍ　ＤＲおよび１５の
使用者一般位置だけを使用者は直接使用することができ
る。ＶＩＥトランジスタロセッサ活動状態から独立して
更新されるのでプロセッサが活動状態ではないという場
合、ＶＩＥトランジスタび一時的なものの１つは典型的
に書込まれることが可能である。２２の復号器のうちの
１つの復号器４５０６は、出力が通過トランジスタによ
ってラッチされる読み出し／書込みアドレスを復号し、
４５０７Ｉ３よび４５０８で表わされるインバータが選
択ＲＷＡＮ出力を生じさせる。ｐ　Ｌ　Ａ　４５０９は
また、特権アドレス出力を生じさせるためにトランジス
タ４１５０およびインバータ４５１１によってラッチさ
れる単一出力を有し、読み出し／書込みアドレスを復号
する。このＰＬＡはプロセッサが活動状態ではないと書
込まれないものと、プロセッサが活動状態ではないと書
込まれるものに多重ボートＲＡＭの位置を分類する。特
別なハードウェアはＶＩＥトランジスタ必要ではない。

第１９図は経路論理装置の概略を示すブロック図である
。桁上げ経路論理装置５０００、ＡＬＵ経路論理装置５
００１、ＭＱ経路論理装置５００２、状況経路論理装置
５００３、ループ経路論理装置５００４、ゼロ経路論理
装置５００５、および使用可能化経路論理装置５００６
から構成された７つの経路がある。これら経路のうちの
３つ、桁上げ、ゼロ、および使用可能化は単一方向性で
ある。他の４つは、各命令によって決定された方向の２
方向性である。これら経路のそれぞれは、配置ビットに
よって間接的に制御され、スライスが無活動状態の時、
これら経路を横切る情報の流れは、セルがそこになかっ
たかのように生じる。多少の時間遅延はあっても、セル
はこのようにこのデータの流れには見えない。

第２０Ａ図は単一方向性経路のマルチプレクサ、ＭＵ×
を示す。第２０Ａ図では、桁上げ経路’ｖｌ　Ｕｘ、外
方向ＩＶＩ　Ｕ　Ｘは、マルチプレクサ５１００からな
る。このマルチプレクサ５１００は、２つの源、桁上げ
右とＡＬＵを有し、桁上げ左信号を生じさせるために実
行する。マルチプレクサは、セルがＡＮＤゲート５１０
７によって決定されるような無活動状態の場合に桁上げ
右信号を伝送するＪ：うに強制される。内方向のＭＵＸ
５１０１は、図に示されるように多数の源による入力で
ＡＬＵ桁上げを生じさせる。さらに、これら源の選択は
、Ｐ　Ｌ　Ａ　５１０９を提供する制御論理によって決
定されるような最小桁スライスの場合に命令バスの制御
下にある。

これら説明に使用されるＰＬＡバスのビットは第５表に
示される。

第２０Ｂ図には、マルチプレクサ５１０２が示される。

それはゼロ右信号、ゼロ右とＡＬＵとのＡＮ　Ｄ　（５
１０３）出力あるいはＡＬＵゼロのいずれかをゼロ左信
号として通過させる。マルチプレクサは、セルが活動状
態にない場合にＡＮＤゲート５１０４によってゼロ右を
ゼロ左に通過させるように強制される。ＡＬＵゼロ信号
は、スライスが最小桁スライスではない場合にＡＮＤゲ
ート５１０’３の出力がゼロ左に通過されるように最小
桁スライスに対してゼロ左に通過される。

第２０Ｃ図は、スライスが無活動状態にある、あるいは
スライスが最大桁スライスではない場合に使用可能化左
を使用可能化右に通過させる使用可能化経路Ｍ　Ｕ　Ｘ
　５１０５を示す。スライスが活動状態であり、最大桁
スライスであると、プロセッサ使用可能化フリップフロ
ップは使用可能化右に通過される。ＡＮＤゲート５１０
６は、スライスが活動状態にないときであれは使用可能
化右との使用可能化左の接続を強制する。

第２１図は、浮動少数点アクセレータが設置されていな
い場合のＡＬＵ　　ＤバスＭＵＸを示す。

Ｍ　Ｕ　Ｘ　５２００は、典型的にはスライスのビット
１−１４用である。このマルチプレクサは、ＡＬＵＤバ
スピッｌ−Ｎになるように、ＡＬＵ　　ＣパスビットＮ
を通過させ、あるいはＡＬＵ　　Ｃバス入力をそのビッ
トのすぐ左あるいはすぐ右のＡＬＵＤバスへ通過させる
。さらに、ＭＱビビッＮは、ＡＬＵ　　ＤバスビットＮ
に通過されることが可能である。マルチプレクサ５２０
１は、ＡＬＵ　　ＤバスビットＯを提供し、マルチプレ
クサ５２０２は、ＡＬＵ　　Ｄバスビット１５を提供す
る。これら最後の２つのマルチプレクサは、５２００に
よって代表されるマルチプレクサとは異なる。つまりワ
ードの最後にあり、そのためスライスの右の次のビット
がセルの外側にあり、ビット１５の下の次のビットが左
にあり、そのためセルの外側にあるので、入力として特
別の場合を有する。

第２２図は、ＡＬＵ経路〜４ｔＪＸを示すブロック図で
ある。Ｍ　Ｕ　Ｘ　５３００乃至５３０７の全体は、概
念的にはトップからの単一垂直入力、プラス左および右
接続、および垂直出力として代表される。この概念は、
第３０図のフロー図で６４０４として示される。所定の
時間に、ＡＬＵ左経路を駆動させるためにマルチプレク
サ５３００は入力をマルチプレクサ５３０３に提供し、
あるいはマルチプレクサ５３０３はＡＬＵ右経路を駆動
させるためにマルチプレクサ５３０５に入力を提供する
。しかしながら、マルチプレクサ５３０３および５３０
５の両方が活動状態であるような場合はなく、原則的に
単一の入力が左に駆動するか、あるいは右に駆動する。

セルが活動状態であると、ＡＮＤゲート５３０１および
５３０２によって受取られるようなＰＬＡバスは活動状
態にあるようにマルチプレクサ５３０３および５３０５
の出力の１つを選択する。セルが活動状態ではないと、
通過トランジスタ５３０６は、データが左から右にある
いは右から左にセルを横切って伝送されるように２方向
性でＡＬＵ左とＡＬＵ右信号とを接続するようにターン
オンされ、情報が左から右あるいは右から左のどちらに
流れるかを選択するように動作し、故障していると思わ
れるセルの制御論理装置を使用する必要がなくなる。

マルチプレクサ５３０３は、修正されていない態様で左
信号を右信号に通過させ、同様にマルチプレクサ５３０
３は修正されていない態様で右信号を左信号に通過させ
る。バッファ５３０７および５３ｏ８は、左および右接
続からの信号を内部使用のためのセルに１９供する。こ
れら出力は同時に使用されないので信号出力によって概
念的に代表される。

マルチプレクサ５３０９は、ＰＬＡバスの制御下にあり
、入力をＡ　Ｌ　Ｕ　ＩＮ路の最大桁ビットに供給する
。この入力は、多様なシフト右動作、また算術的シフト
左で使用される。マルチプレクサ５３１１は、■バスの
制御下にあり、要求するシフト右のような命令に対する
ＡＬＵ経路の最大桁ビットへの４つの入力のうちの１つ
を使用者が選択できるようにする。従って、ＰＬＡバス
の制御下にあるマルチプレクサ５３１０は、使用者が最
小桁ビットの制御を有するこれら命令に対するＡＬＵ経
路の最小桁ビットに入力を供給する。マルチプレクサ５
３１２はＩバスの制御下にあり、ＡＬＵ経路の最小桁ビ
ットに伝送するためのＰＬＡバスによって選択される。

第２３図は、浮動少数点アクセレータのないＭＱ代替人
力ＭＵＸを示す。Ｍ　（Ｊ　Ｘ　５４００は、代表的に
はヒツト４乃至１１に対するものであり、出力に４つの
Ｍ　Ｑビットのうちのいずれが１つを通過させる。さら
に、ＡＬＴ　　ＣバスビットＮは、ＭＱビビッＮに通過
される。このマルチプレクサは、３状態であり、ＭＯフ
リップフロップに向かう単一の２方向性代替入力バスが
ある。このマルチプレクサの出力はサイクルのクロック
Ｂ位相の間使用可能となる。通過トランジスタ５４ｏ１
およびバッファ５４０２は、第１の位相の間つまりサイ
クルのクロック八位相の間、ＭＱフリップフロップの状
態をサンプルし、またバッファ５４ｏ２の出力は、次の
ようなマルチプレクサ全体にｎって使用される。

マルチプレクサ５４００の目的は、ＭＱ経路の１ビット
左および右、４ビット左および右シフトを行なうことで
ある。これは、インタデータプロセッサビット伝送、お
よび浮動少数点の正規化および非正規化に有用である。

マルチプレクサ５４ｏ３乃至５４１０は、セルの左ある
いは右に等しいビットを得るのに例外があるので、スラ
イスの４つの最小桁ビットおよび４つの最、人指ヒツト
の取扱いを示す。

５４１１におけるようなＭＱビットＯ代替入力Ｌ２のよ
うなこれら例外的ビットは、次の図で示される回路から
得られる。５４０１．５４０２によって代表されるラッ
チが５４０３乃至５４１０のような８つのマルチプレク
サの出力に設けられることが重要である。

第２４図は、ＭＱ経路マルチプレクサを示す。

素子５ｓｏｏ乃至５５０６からなる回路は第３８図の７
８０２のようなＭＱマルチプレクサに対する構成と考え
られている。ＭＱ経路は、比較的簡単であり、ＭＱビビ
ッ１５のみがマルチプレクサ５５０３によってＭＱ左に
通過され、ＭＱピッ１〜Ｏのみがマルチプレクサ５５０
０によってＭＱ右に通過される。セルが活動状態にあれ
ば、これらマルチプレクサは使用可能であり、そのうち
の１つはＡＮＤゲート５５０２および５５０３を介して
ＰＬＡバスによって選択される。セルが活動状態ではな
いと、これらマルチプレクサ出力は使用不可能であり、
ＡＬＵ経路経路論理装置類似した２方向形態でＭＱ左と
ＭＱ右とを接続する。ＭＱ右およびＭＱ左信号はセルの
内部で使用するために、バッファ５５０５および５５０
６によってバッファされる。ＭＱの４つの最大桁ビット
と４つの最小桁ビットに対する入力は、出力が第２３図
のマルチプレクサ５４０３乃至５４１０を通過するマル
チプレクサ５５０７乃至５５１４によって制御される。

マルチプレクサ５５０７乃至５５１４は、ＭＱレジスタ
への通常の最終条件を提供する。インバータ５５１５は
、以下で説明されるように分割命令で使用される。

第２５図には、状況経路マルチプレクサ）が示される。

マルチプレクサ５６００は、マルチプレクサ５６０１を
介して流れ、状況外によって伝送される信号を供給し、
マルチプレクサ５６０４は、マルチプレクサ５６０５を
通過し、状況右によって伝送されるような信号を供給す
る。セルが活動状態にあるとマルチプレクサ５６０１あ
るいは５６０５のいずれかは使用可能である。活動状態
の選択はＡＮＤゲート５６０２および５６０３へのＰＬ
Ａバスによって決定される。

セルが無活動状態であると、これらマルチブレクサは使
用不可能となり通過トランジスタ！ｉ　６０６はＡＬＵ
およびＭ　Ｑ経路を介してターンオンされる。

マルチプレクサ５６０７は状況左あるいは状況右信号の
どららを他の宛先間の状況フリップフロップの入力に接
続される状況ＬＲＭＵＸ出力に通過させるかを選択する
。状況経路は桁上げビットを典型的に運ぶ多様な使用法
があり、乗数ビットあるいはサインは分割動作のために
比較される。

第２６図は、ループ経路ＭＵＸを示す。この回路の動作
は、状況経路ＭＵＸに類似しているが、入力は少なくル
ープ左およびループ右経路に通過される。ループ経路は
慨して、ビット○およびビット３１の場合のように共に
ワードの極端を接続するために使用され、またそのため
２つの側の間のループを閉じると言われている。これは
、ＡＬＵ経路や、ビット１５と１６との間のように２つ
のセルの近い側を概して接続するＭＱ経路とは異なる。

素子５７００乃至５７０８は第６４図のループ経路マル
チプレクサ１ｏａｏｅを表わす。第６４図ではマルチプ
レクサ５７００および５７０４は、ループ左あるいはル
ープ右経路への伝送のためにマルチプレクサ５７０３お
よび５７０５に供給される４つのセレクタの１つを構成
するように構成されている。実際、２つの信号、ＭＱビ
ビッ１３およびＡＬＵ　　ＣバスビットＯは左にだけ流
れ、ＭＱビビッ２およびＭＱビビッ１５は右にだけ流れ
るので、第２６図は最適化されている。それ故、４つの
うち１つを選択するために２つのビットを必要とすると
いうよりむしろ一度に左あるいは右だけが活動状態にな
るので、ＰＬＡバスからの単−源は、２つのビットのう
ちの１つを選択するのに十分である。

第７表は１６のプール命令のＡＬＵ関数を示す。

これらは、ＭＰＲから同時に読み出される０、１゜ある
いは２変数ＡおよびＢの基本関数である。

第２７図は、１６のプール命令経路の概略を示す。Ａお
よびＢ演算数（オペランド）は、読み出し／アドレスお
よび読み出し／＠込みアドレスによって選択されるよう
にＭＰＲから読み出される。

これら演算数は、選ばれたＡＬＵ動作に従って動作され
、桁上げ出力は桁上げフリップフロップ６１００にロー
ドされる。桁上げフリップフロップの現在の状態は、ル
ープ経路６１０３を介して以下の図の全体に亙ってセレ
クタを意味するために使用されるＳによって示されるマ
ルチプレクサ６１０２に送られる。このセレクタは、Ａ
ＬＵに桁上げを供給し、宛先はＭ　ｐ　Ｒ６１０１に戻
される。命令バスは桁上げ入力に依存するこれら動作で
桁上げするために０．１あるいは桁上げフロップフロッ
プ入力の間で選択できる。

第２８図は、１６のプール命令の短い経路使用法を示す
。Ａ　Ｉ　ＩＪ　Ｇ２０１のビットＯに対する桁上げ入
力は命令バスの制御下でセレクタ６２００によって選択
される。命令バスと同じであるＡＬＵ動作によって限定
された動作は、６２１７のようなＡＬＵＤバスＭＵＸを
通過され、６２０１のようなＡＬＵに入力を供給するＭ
　Ｐ　Ｒ６２１８に書込まれる。最大桁のＡ　Ｌ　Ｕ　
６２１６に対する桁上げ出力は桁上げ入力マルチプレク
サ６２１９を通過して桁上げフリップ７０ツブ６２２０
にロードされる。桁上げフリップフロップ６２２０の出
力は状態経路マルチプレクサ６２２１を通過し、試験で
きるように右のビンで使用可能であり、桁上げ人力ＭＵ
Ｘあるいはセレクタ６２００に送られる。

第２９図は、１６のプール命令のための長い経路使用法
を示す。多数のスライスは共に接続される。最小桁スラ
イスのいずれかで動作するＳマルチプレクサ６３０１は
、０．１あるいは桁上げフリップ７Ｏツブを６３０２の
ような最小桁ＡＬＵに供給す′る。Ａ　Ｌ　Ｕ　６３０
３からのような最大桁ビットスライスの桁上げ出力は、
桁上げ左マルチプレクサ６３０４を通過し、それは次の
スライスの桁上げ右マルチプレクサ６３０５に接続され
、その入力はスライス６３０６で桁上げ入力の最小桁ビ
ットに供給される。

最大桁スライスでは、Ａ　Ｌ　Ｕ　６３０７からの出力
は桁上げ入力マルチプレクサ６３０８に送られが、これ
は最大桁スライスの桁上げフリップフロップ６３０９に
対する入力である。桁上げフリップ７０ツブ６３０９か
らの出力は状況経路マルチプレクサ６３１０に入力され
、状況右接続を介して次のスライスに供給され、その点
でループ左接続となり、また出力が桁上げフリップ７０
ツブをＳマルチプレクサ６３０１に供給するマルチプレ
クサ６３１１になる。

第３０図は通過使用法および無活動スライスを示す。桁
上げ右マルチプレクサ６４００に入る桁上げは全体のＡ
ＬＵをバイパスする桁上げ出力マルチプレクサ６４０１
に直接向かう。ループ経路マルチプレクサ６４０２、お
よび６４０３．６４０４．６４ｏ５のような状況ＭＱお
よびＡＬＵマルチプレクサは、２方向モードで動作し、
データはセルの動作から独立してそれらを横切って左か
ら右あるいは右から左に通過する。経路は右から左に通
過され、使用可能経路はゼロ経路に対して左から右にバ
イパスされる。

セルはそのためそれを横切る情報の流れには見えない状
態になる。

第８表には、シフトおよび循環命令の表が示される。こ
れら命令は、算術的あるい論理的シフト、および交換し
４重シフトを行なうような循環グループに落ちる。処理
は、配置ビットおよびスライスによって限定される集群
ワードサイズを有するように構成される。

第３１図は、右シフトに対する屯−ワードシフ１へ命令
経路の概要を示す。つまり、ビットＮはＮ−１の方に向
かう。すべての場合、読み出し／′書取りアドレスによ
ってアドレスされるＭＰＲ位置の内容はシフト論理によ
って動作され、読み出し／書込みアドレスによって特定
されるＭＰＲの位置にロードされる。このように、移動
およびシフトは、算術的あるいは論理的シフトおよび循
環を提供する右シフトに対する単一動作で１０られる。

演算数の最小桁位置のビットシフトアウトは、ループ経
路を介してマルチプレクサ７１０１に伝送される。

連続した選択ラインに対するＩバスに依存していること
で、Ｓマルチプレクサ７１０１は、符号拡大動作に対す
る最大桁ビットに演算数を戻す最大桁ビットを提供する
。その代わりに、桁上げフリップフロップが、シフトの
収集の間の連鎖動作として設置されてもよい。循環に対
して、重要性の最小桁ビットは最大桁ビットに戻される
。さらに、論理Ｏは論理シフトに対してシフトインされ
る。

左シフトに対しては、ビットＮはビットＮ＋１に移動さ
れ、最大桁ビットは桁上げフリップフロップ７１０５に
入り、ループ経路を介してＳマルチプレクサ７１０３に
移動される。命令バスの制御下で、論理Ｏ１論理１、あ
るいはトップからシフトアウトされたビットは多重ボー
トＲＡ　Ｍ　７１０４に戻された最小桁ビットにシフ１
−される。

多数のＭｌｌ−スライスにおいてのみ、桁上げフリップ
７０ツブはＳマルチプレクサ７１０３に入力で使用され
る。１６ビットより長いワードに対しては、桁上げフリ
ップフロップを最小桁ビットに配置したければ、桁上げ
を最小桁ビットに加算配置した後にシフトを行なわなけ
ればならず、加算動作は実際に最大桁スライスの桁上げ
フリップフロップを最小桁スライスに移動させる。しか
しＭＩＬスライスにおいては、桁上げフリップフロップ
は容易に使用することができる。

第３２図には、算術的論理シフトあるいは短い循環右が
示される。ＡＬＵ動作はＡ＋ＣＩＮであり、桁上げ入力
はマルチプレクサ７２００によってゼロに強制される。

ビット１５であるＡ　Ｉ　Ｕ７２０３の出力はビット１
４ＡＬＵ　　Ｄバスマルチプレクサ７２０８に取られる
ようにＡＬＵ　　Ｄバスマルチプレクサ７２０２は左へ
の入力１ビットを選択する。最大桁ビットは、ビット１
５ＡＬＵ７２０３、桁上げフリップフロップ７２０６、
および最小桁Ａ　Ｌ　Ｕ　７２０１からシフトアウトさ
れるビットを提供する状況経路マルチプレクサ７２０７
の間から選択するＩバスの制御下でＳマルチプレクサ７
２０４からシフトされる。

第３３図は、算術的論理シフトあるいは長い循環右を示
す。動作はＡＬＵ経路が多数のスライスの間で共に結合
される以外の短い動作に対するものと正確に同じである
。３２ビットワードの場合、７３０６であるＡＬＩＪビ
ット１６は、△Ｌ　Ｕ　Ｉ！路マルチプレクサ７３０５
を介してより桁の低いスライスに信号を通過させ、ＡＬ
Ｕ経路マルチプレクサ７３０３は信号を７３０４におけ
るビット１５の位置に通過させる。同様に、ビットＯＡ
　Ｌ　Ｕ　７３０１からシフトアウトされたビットは状
況経路マルチプレクサ７３０２を介して通過され、次に
大きい桁のスライス状況経路マルチプレクサ７３０Ｇに
よって受取られ、桁上げフリップフロップ入力マルチプ
レクサ７３０８およびＳマルチプレクサ７３０９に送ら
れる。ＡＬＵ動作は再びＡ＋ＣＩ　Ｎであり、ゼロはマ
ルチプレクサ７３１０を介して最小桁の桁上げ入力に強
制される。

第３４図は、短い論理シフトあるいはＩ！ｉ環左を示す
。動作は短い論理シフトあるいは循環右の逆である。７
４０２のようなＡＬＵビット０の出力は、１ビットシフ
ト左を提供するためにビット１ＡＬＵ　　Ｄバスマルチ
プレクサ７４０３に接続される。

７４０４のようなＡＬＵビット１５からの出力は、出力
が桁上げフリップフロップ入力マルチプレクサ７４０Ｇ
に取られ、ビットＯＡＬＵ　　Ｄバスマルチプレクサ７
４０７に通過されるＩバスの制御下にあるＳマルチプレ
クサ７４００に戻る状況経路マルチプレクサ７４０５に
接続される。

第３５図は、論理シフトあるいは循環右（長い）を示し
、２つのスライスに対する動作を示す。任意に長いのワ
ードは、単に状況経路マルチプレクサを介して７５１１
からのＡ　Ｌ　ＬＪ　ｍｓｂ信号を送り、次のスライス
を右に通過させることによって得られ、Ｄ後のスライス
は状況経路マルチプレクサ７５０７の出力をビットＯＡ
ＬＵ　　Ｄバスマルチプレクサ７５０２で使用するため
のセレクタ７５０１に接続する。

ＡＬＵ動作は、再びＡ二〇ＩＮであり、そのため０はマ
ルチプレクサ７５００を介して桁上げ連鎖の最小術ビッ
トに強制され、またビットＯＡＬＵ７５０３に強制され
る。Ａ　Ｌ　ｔＪ比出力Ａ　Ｌ　Ｕ　７５０３からＡＬ
Ｕ　　Ｄバスマルチプレクサ７５０４へのように１ビッ
ト左にシフトされる。

スライスを溝切るＡＬＵ接続は、Ａ　Ｌ　ＩＪ　７５０
５からマルチプレクサ７５０６のようにＡＬＵマルチプ
レクサによって取扱われ、７５０８で次のマルチプレク
サに供給され、それからマルチプレクサ７５０９を介し
てＡＬＵ　　Ｄバスマルチプレクサ７５１０に入力され
る。最大桁ＡＬＵ出カフ５１１はマルチプレクサ７５１
３を介して最大桁の桁上げフリップフロップに供給され
る。

第３６図は、２重の算術的あるいは論理的シフトあるい
は循環右に対する２重ワードシフト命令経路の概要を示
す。演算数は、１ビットを右にシフトされるＭＰＲから
移動される。ＭＰＲから現われる最小桁ビットは、ルー
プ経路を介してＭＱレジスタ７６０１の最大桁ビットに
伝送される。ＭＱレジスタの最小桁ビットは、状況経路
をを介してＩバスの制御下にあるセレクタ（Ｓ）マルチ
プレクサ７６０２に伝送される。Ｓマルチプレクサは、
論理ゼロを通過することができる。ＭＰＲの最大桁ビッ
ト、桁上げフリップフロップ７６０３、あるいは〜、・
ＩＱの最小桁ビットはＭ　Ｐ　Ｒ７６００の最大桁ビッ
トに入る。２重論理シフト循環左は同様の態様であり、
　Ｍ　Ｐ　Ｒ７６０４からの最大桁ビットが最大桁の桁
Ｆげフリップフロップ１６０７に伝送され、ループ経路
を介して■バスの制御下にあるＳマルチプレクサ７６０
６に伝送されるような型で動作する。

論理ゼロ、論理１、あるいはループ経路の出力のいずれ
かは、７６０５のＭ　Ｏの最小桁ビットに接続される。

ＭＱからの最大桁ビットは状況経路を介してＭ　Ｐ　Ｒ
７６０４の最小桁ビットに伝送される。

ＡＬＵ動作は再びＡ＋ＣＩ　Ｎであり、ＣＩＭはゼロに
強制され、そのためこの様な柔軟性はＭＱには存在しな
いが、シフトと移動の組合せがＭＰＲで得られる。ＭＰ
Ｒで選択される位置はＭＱとは異なる。左および右シフ
トの両方の場合に、ＭＰＲの内容はＭＱレジスタの内容
よりも桁の上の位置に置かれる。これは、乗算のための
ＭＰＲおよびＭＱ中の位置の使用法に適合し、積の最小
桁がＭＱから現われ、積の最大桁がＭＰＲから現われる
。

第３７図は、短い２重論理シフト左および２重循環左を
示す。ＡＬＵ桁上げ入力およびゼロはマルチプレクサ７
７１１によって強制される。７７０２のビットＯＭＱに
対する入力はマルチプレクサ１７００を介して、シフト
に対してＯｌあるいはデータに対して状況経路マルチプ
レクサ７７０９の出力を選択するＰＬＡバスの制御下で
供給される。７７０２のＭＱビビッＯからのデータはＭ
Ｑビビッ１マルチプレクサ７７０３に通過され、左への
ＭＱＩビットのすべてのシフトに対しても同様である。

最大桁ＭＱビビッ７１０４は７７０５のループ経路マル
チプレクサに通過され、ビットＯＡＬＵ−Ｄマルチプレ
クサ７７０７に対する入力であるマルチプレクサ７７０
６に接続される。Ａ　Ｉ　ＩＪ　７７０８から現われる
Ｄ人指ピッ１〜は状況経路マルチプレクサ７７０９を通
過し、桁上げフリップフロップ入力マルチプレクサ７７
１０を介して桁上げフリップフロップおよびマルチプレ
クサ７１００に送られる。

第３８図は、長い２重論理シフト左と２重循環左とを示
し、データが７８０１．７８０２．１８０３、および７
８０４のＡＬＵ経路およびＭＱ経路マルチプレクサを使
用する多重スライスを介して通過す・５以外は動作は短
い動作に類似している。さらに、実際は論理ゼロはマル
チプレクサに瑛われるが、桁上げ経路は桁上げ出力マル
チプレクサ７８０５および桁上げ経路マルチプレクサ７
８０６を介して完結される。

さらに、最大桁スライスの左端はマルチプレクサ１８０
７．７８０９．１８０８、および７８１０を介して最小
桁スライスで右端に接続される。

第３９図は短い２重算術的論理シフトあるいは循環右を
示す。７９００におけるＡＬＵの最大桁ビットはＡＬＵ
　　Ｄバスビット１４マルチプレクサ７９０１に右に１
ビット移動される。同様に、ＡＬＵ７９０２の最小桁ビ
ットは、７９０３のループ経路マルチプレクサに接続さ
れ、７９０４の最大桁ビットＭＱマルチプレクサに通過
され、また７９０５のビット１５ＭＱに通過される。Ｍ
Ｑの最大桁ビットはビット１４、ＭＱ入カマルチプレク
サ７９０６に移動される。

同様に、Ｍ　Ｑ　７９０７の最小桁ビットは、桁上げフ
リップフロップマルチプレクサ７９１０に接続される状
況経路マルチプレクサ７９０８に通過され、またＩバス
の制御下でＳマルチプレクサ７９１１に通過される。

Ｓマルチプレクサは、循環、算術的シフト、論理シフト
、あるいは桁上げの論理シフトの選択を行なう。

第４７図は、長い２重算術的論理シフトあるいは循環右
を示す。８０１５のＡＬＵビット１６および８００９の
ＭＱビビッ１６のような最大桁スライスの右側は、８０
００および８００１のＡＬＵおよびＭＱ経路マルチプレ
クサを介して、８０１６のＡＬＵのような次の桁の低い
スライスの左端に接続され、８０１０のＭＱビビッ１５
は８００２および８００３のそれぞれのマルチプレクサ
を介して接続される。最大桁スライスの最大桁ビットか
ら最小桁スライスの最小桁ビットへの外側の端は、８０
０４および８００５に接続されるように８００６および
８００７のループ経路および状況経路マルチプレクサに
よって共に接続される。

８０１３のようなビットＯＭＱは、８００５のマルチプ
レクサまで８００７の状況経路マルチプレクサを介して
通過し、８０１７の桁上げフリップフロップ、およびＳ
マルチプレクサ８０１４に送られる。Ｓマルチプレクサ
はまたＩバスの制御下に８０１８の多重ボートＲＡＭの
最大桁ビットに入力を供給する。

第４１図は交換命令経路の概略を示す。この命令はＭＰ
Ｒの内容をＭＱに移動させ、ＭＱの内容をＭＰＲに戻す
。Ｍ　Ｐ　Ｒ８１０１の位Ｗ読み出しはＩバスの副面下
でＳマルチプレクサａｉｏｏを介して加算される０、１
．あるいは桁上げフリップフロップ８１０２を有する。

この合計は、８１０３でＭＱに移動され、８１０３のＭ
Ｑの内容はそれからＭ　Ｐ　Ｒ８１０１にロードされる
。この動作は、仮数が非正規化以前に取替えなげ机はな
らない浮動少数点で特に有用である。

第４２図は、プロセッサによって調節されるような交換
の短い動作を示す。８２０２のＡＬＵの最小桁ビットへ
の入力は、論理ゼロ、論理１、あるいは状況経路マルチ
プレクサ８２０６を介して桁上げフリップフロップ８２
０９の出力を供給する８２００のＳマルチプレクサによ
って提供される。

ビットＯＭＰＲ位置８２０１は、どットＯＭＱマルチプ
レクサ８２０３を介して８２０４のＭＱピッ１−０に送
られる。ＭＱビビッＯは、ＡＩＵＤバスビット０マルチ
プレクサ８２０５を通過し、８２０１のＭＰＲビッビッ
に通過される。８２０８のＡＬＩＪの最大桁ビットから
の桁上げは、桁上げマルチプレクサ８２０７を介して８
２０９の桁上げフリップフロップに入る。

第４３図は、交換の長い命令の動作を示す。第４２図の
短い命令の動作との唯一の相違は、スライス間の桁ｔげ
経路が桁上げマルチプレクサ８３０４および８３０５に
よって完結され、最大桁桁上げフリップフロップ８３０
３が８３０２および８３０１よりなる状況経路マルチプ
レクサを介して８３００の最小桁スライスのＳマルチプ
レクサに送られることである。

第４４図はインクデータプロセッサ４重シフト左および
右経路の戦略である。これら命令はアドレススライスを
飛越してデータプロセッサ間でデータ４ビットを一度に
移動させる。データプロセッサがプロセッサ状況ワード
中のプロセッサ使用可能化ビットによって使用不可能で
あると、データはそのプロセッサから依然として読み出
すことはできるがそれに記憶することはない。シフトメ
カニズムは位置を残すＭＱレジスタと簡単な移動あるい
は増分（インクレメント）動作を自在に行なえるＭＰＲ
との間にある。素子８７００．８７０１．８７０２、お
よび８１０３からなる図に示されるデータプロセッサは
、０，１．あるいはＭＩＬスライスに対する桁上げフリ
ップフロップの選択を行なうＩバスの制御下でセレクタ
８７００中の桁上げの動作から移動を行なう。データは
８７０９で示されるようなＭ　Ｑに入る次のデータプロ
セッサへの命令によって変化しないアドレススライスを
過ぎたＭＯレジスタから送られる。

すべての活動状態のデータプロセッサはこの動作に参加
するので、４段階で１６ビットはすべてのデータプロセ
ッサの間で伝送される。プロセッサＮは４重シフト左に
対するプロセッサＮ＋１、あるいは４重シフト右に対す
るプロセッサＮ−１にデータを通過させる。

第４５図は、Ｓマルチプレクサ８８０１が最小桁スライ
スにだけ係わるインクデータプロセッサ４重シフト左動
作を示す。そうでなければ、桁上げ経路は桁上げ左マル
チプレクサ８８０２から次に大きい桁のスライスのマル
チプレクサ８８０１の桁上げに連続する。８８０３．８
８０４．８８０５、および８８０６のようなＭＱの４つ
の最小桁ビットは、８８０７乃至８８１０のようなＭ　
Ｑの４つの次の最大桁ビットに左にシフトされる。８８
１５乃至８８１８のようなＭＱの４つの最大桁ビットは
、８８１９乃至８８２２のような４つのマルチプレクサ
を介して左の次のスライスに通過する。

アドレスあるいは無活動状態のスライスでは、データは
単にそれぞれのマルチプレクサを通過し、次のデータス
ライスに入る。その点で、信号はマルチプレクサから８
８２４乃至８８２７のようなＭＱ入入力マルチブレササ
導入され、８８０３乃至８８　（＋　６のような４つの
最小桁ＭＱピットにロードされる。

ＭＩＬスライスでは、桁上げフリップ７０ツブ８８２３
は経路中のＡＬＵ桁上げへの入力に対するセレクタ８８
０１に使用できる。

第４６図は、Ｍ　Ｑ　８９００乃至８９０３の４つの最
小桁ビットがマルチプレクサ８９１６乃至８９１９を介
して右に通過する場合に、情報の流れが左から右である
以外は、類似の形態で動作するインクデータプロセッサ
４重シフト右を示す。すべてのアドレスあるいは無活動
状態のスライスのマルチプレクサは、単にデータを左か
ら右へ次のデータプロセッサの最大桁スライスに通過さ
せ、データはマルチプレクサからＭＯ入力マルチプレク
サ８９２０乃至８９２３に導入され、ＭＱ８９１２乃至
Ｍ　Ｑ　８９１５の４つの最大桁ビットに導入される。

４重シフト左動作は、第４７図に示される。動作は、シ
フトがプロセッサ内に制限されることと、シフトされる
４ビットが４重シフト左の場合にＯであるか、あるいは
４重シフト右に対しては符号ビットであること以外はイ
ンタデータプロセッサ４重シフト左に非常に似ている。

左シフトに対しては、！バスの制御下にあるセレクタ９
００４はゼロあるいは１を供給し、あるいはＭＩＬスラ
イスの場合には、桁上げフリップフロップは、加算動作
を行なうＡＬＵの桁上げの最小桁ビットに入る。

加鋒動作は、シフト動作から完全に独立しており、加締
あるいは移動は、シフト動作と同時に行うことが可能で
ある。ＭＱレジスタ９００７は、４つの最小桁ビットに
供給されるゼロを有する４ビット左シフトを供給する。

右シフトに対して、ＭＰＲは左シフト動作に正確に類似
している加算あるいは移動動作を行ない、セレクタ９０
００は、結果が多重ポートＲＡＭに記憶されるＡＬＵに
桁上げ入力を提供し、出力はセレクタ３９０００に戻さ
れる桁上げフリップ７０ツプ９００２に送られる。Ｍ　
Ｐ　Ｒによって行われる動作と同時に、ＭＱ経路は右シ
フトしており、最大桁ＭＯのビットは符号拡大動作に対
するＭＱの４つの最大桁ビットに供給される。論理シフ
ト動作が望ましい場合、ＭＱの最大桁ビットをその後の
ＡＮＤ命令でマスクアウトしなければならない。

第４８図は、４重シフト左（短い）命令に対する詳細な
経路動作を示す。Ｉバスの制圓下にあるセレクタ９１０
０はＡ　Ｌ　Ｕ　９１０１の最小桁ビットに桁上げを供
給する。Ａ　Ｌ　Ｕ　９１０２の最大桁ビットの桁上げ
出力は、ＭＩＬスライスのＳマルチプレクサ９１００に
送られる桁上げフリップ７０ツブ９１０４と桁上げ入力
マルチプレクサ９１０３にロードされる。

Ａ、Ｌ　ＵおよびＭＰＲ動作と同時にＭＱによって４ビ
ット左シフトが行われる。ＭＱの４つの最小桁ビットは
、Ｍ　Ｑ　９１１３乃至９１１６の４つの次の最大桁ヒ
ツトにシフトされ、Ｍ　Ｑ　９１０９乃至９１１２の４
つの最小桁ビットは論理ゼロをマルチプレクサ９１０５
乃至９１０８を介してロードする。

第４９Ａ図および第４９８図は、４つの算術的経路が隣
接したセル間の接続を完成する場合に、ワードの長さが
維持される以外は先の図のものと正確に同じである４重
シフト左（長い）経路動作を示す。さらに、より桁の低
いスライスの桁上げ出力は桁上げ経路のマルチプレクサ
９２０２を介して次に最大桁であるスライスの桁上げ入
力マルチプレクサ９２０３に通過される。最大桁スライ
スの桁上げ出力は９２０４のＡＬＵであり、桁上げフリ
ップフロップ９２０６にロードされる。ＭＱ９２１１乃
至９２１４の４つの最小桁ビットは、マルチプレクサ９
２０７乃至９２１０によってゼロでロードされる。Ｍ　
Ｑビット９２１５乃至９２１８としてのより桁の低いス
ライスのＭＱの４つの最小桁ビットは経路マルチプレク
サ９２１９乃至９２２２を通過し、次に最大桁であるス
ライス９２２３乃至９２２６に入力し、ＭＱマルチプレ
クサ９２２７乃至９２３０を介してそのスライス９２３
１乃至９２３４のＭＱの４つの最小桁ビットに導入され
る。

第５０図は、４重の篩術的シフト右経路動作を示す。Ａ
ＬＵおよびＭＰＲ動作は、先の例と同じである。しかし
ながら、ＭＱＩ！路は左から右にシフトし、ＭＱの４つ
の最大桁ビット９３０９乃至９３１２はＭＱの４つのよ
り桁の低いビット９３１３乃至９３１６に送られる。Ｍ
　Ｑ　９３０９乃至９３１２の４つの最小桁ビットに対
する入力は、算術的シフト動作を効果的にするために最
大桁ＭＱビット９３０９の出力を受取るマルチプレクサ
９３０５乃至９３０８によって供給される。最大桁Ａ　
Ｌ　Ｕ　９３０２の出力は、９３０１の最小桁のＡＬＵ
桁上げに使用できるようにセレクタマルチプレクサ９３
００に対する入力として供給される桁上げフリップ７０
ツブ９３０４に送られる。この接続は、より長いワード
に対して使用できる経路がないので、ＭＩＬスライス中
だけで使用できる。

第５１Ａ図および第５１８図は、隣接したスライス間の
ＭＱ接続が経路論理によって提供される以外は先の例に
類似している４重の算術的シフト右の長い経路動作を示
す。この場合、より高い桁のスライスの４つの最小桁Ｍ
Ｑビット９４１５乃至９４１８は、経路マルチプレクサ
９４１９乃至９４２２を通過し、出力がそのスライス９
４３１乃至９４３４のＭＱの４つの最大桁ビットに提供
するためにＭＱマルチプレクサ９４２７乃至９４３０に
与えられる次に桁の低いスライス９４２３乃至９４２６
の経路マルチプレクサによって受取られる。Ｓマルチプ
レクサ９４００だけは、ＡＬＵ動作に対する入力として
の使用可能な論理ゼロおよび論理１を有する。Ａ　Ｌ　
Ｕ動作は、次に高い桁のスライスの桁上げ入力マルチプ
レクサ９４０３に桁上げを接続するより桁の低いスライ
スの桁上げマルチプレクサ９４０２を介してスライスを
横切って形成される。より桁の高いスライスの桁上げフ
リップフロップ９４０６は、状況経路が状況経路マルチ
プレクサ９４２２および９４２６間のＭＱ接続によって
消費されるので、Ｓマルチプレクサ９４００には使用で
きない。

第５２図は、６４ビットワードに対する回転左を示す。

この単一の例は、原理がどの命令にも適用するので、非
常に大変長いワードサイズをいかにして形成するかを与
える。原理は、いくつかの接続が隣接したセル間を筒中
に流れ、他の信号が最も右のセルの右に最も左のセルの
左を駆動するためにセルを通過する。Ｍ　Ｐ　Ｒ９５０
４およびＡＬＵ９５０３のような最小桁スライスは先の
例のようにビット１を左にシフ１〜する。この図では、
スライスは１６ビットであり、他の図では一度に１ビッ
トか示されている。

Ａ　Ｉ　ＩＪ　９５０３の最大桁ビットからのビットは
、△ＬＵ経路水平マルチプレクサ９５０６を介してその
左９５０７の次のマルチプレクサによって受取られ、マ
ルチプレクサ９５０９を介してＭ　Ｐ　Ｒ９５０８の最
小桁ビットに導入される。最大桁ビットは次の中間の惜
のスライスに通過され、そこから先に説明された最大桁
スライスに通過される。最大桁スライスではマルチプレ
クサ９５１１は、ワードの外側のデータを試験用に通過
させ、またスライスにルーピングする。Ａ　Ｉ　Ｕ　９
５１２の最大桁ビットは、右に移動されなければならな
い。この動作はマルチプレクサ９５１３によって行われ
る。マルチプレクサ９５１５および９５１Ｇは試験目的
用の９５１７のように直線的に通過し、Ｓマルチプレク
サ９５０１に与えるためにそれをビックオフする。Ｉバ
スの制御下にあるＳマルチプレクサは、最小桁スライス
中の多重ボートＲＡ　Ｍ　９５０４に記憶するために、
最大桁ピッ１−の論理ゼロをマルチプレクサ９５０２に
供給−する。

さらに、Ａ　Ｌ　Ｕ　９５１２からなる最大桁スライス
からの最大桁ビットは、最大桁スライスの桁上げフリッ
プフロップ９５１４に通過される。これは、最大桁スラ
イスから現われるビットを試験し、また池のシフト命令
と連結するのに有用である。

第５３図は、篩術的シフト左の短い経路動作を示す。ゼ
ロは、マルチプレクサ９６００を介して多重ボートＲＡ
　Ｍ　９６０２の最小桁ヒツトに強制される。

桁上げ経路の最小桁ビットへのゼロは、マルチプレクサ
９６０１を介して強制される。９６０４のような各ＡＬ
Ｕの出力はＡＬＵマルチプレクサ１ビットを介して左に
移動され、９６０３によって受取られる。

Ａ　ｌ　ｊＪ　９６０５の第２に桁の高いビットは放棄
され、オーバーフローは、ＡＬＵビット９６０５の値が
９６０７の最大桁ビットとは異なる場合にチェックされ
る。

多重ボートＲＡ　Ｍ　９６０６の最大桁ビットの内容は
それ自身に戻され、符号ビットが維持される算術的シフ
トを提供する。

第５４図は、スライスの動作の多様性が示される以外は
第５３図に類似している算術的シフト左の長い経路動作
を示す。この場合、ゼロは多重ボートＲＡ　Ｍ　９７０
２の最小桁ビットおよびＡ　Ｌ　Ｕ　９７０３の最小桁
の桁上げ入力に強制される。大きい桁のスライスの９７
０４の最大桁ビットの出力はＡＬＵマルチプレクサ９７
０５に通過され、多重ボートＲＡＭセル９７０７に通過
される次に大きい桁のＡＬＵマルチプレクサ９７０６に
よって受取られる。多重ボートＲＡ　Ｍ　９７０ｇのよ
うに最大桁スライスの符号ビットは再び維持される。

第５５図は２弔の算術的シフト左の短い経路動作を示す
。この場合、９８０１ｔＪよび９８０２のようなＭＱレ
ジスタの内容は１ビットを左にシフトされ、ＡＬＵ経路
を介してＭ　Ｐ　Ｒに入力される。ゼロは、マルチプレ
クサ９８００を介してＭＱの最小桁ビットに強制される
。Ｍ　Ｑ　９８０３の最大桁ビットはループマルチプレ
クサ９８０４を介して通過され、ＭＰＲ９８０５の最小
桁ビットに入力される。９８０５のＭＰＲの最小桁ビッ
ト中のビットは、Ｍ　Ｐ　Ｒ９８０６のような次に大き
い桁のビットにシフトされる。同様に、Ｍ　Ｐ　Ｒ９８
０７の最大桁ビットは算術的シフトを助長するために維
持され、オーバーフロー条件が検出される。

第５６図は、スライスの多様性が示される以外は第５５
図に類似している２重の算術的シフト左の長い動作を示
す。この場合、ＭＱビット９９０１および９９０２のよ
うなＭＱレジスタ状態はマルチプレクサ９９１５によっ
て受取られるＭＱ経路マルチプレクサ９９０３を介して
次に大きい桁のスライスのＭＱ９９１０の最小桁ビット
に導入される。ＭＱの最大桁ビットは９９１２であり、
ループマルチプレクサ９９１３を介して最小桁スライス
のループマルチプレクサ９９０４によって受取られ、ま
たＭ　Ｐ　Ｒ９９０６の最小桁ビットに送られる。ＭＱ
の最大桁ビットからのこのビットは、すべての中間桁の
スライスのループマルチプレクサを介して送られる。Ａ
ＬｔＪの出力およびより桁の低いスライスの最大桁ビッ
トはＡＬＵマルチプレクサ９９０５を介して次に最大桁
スライスに通過され、そのビットのＭ　Ｐ　Ｒ９９０６
に導入される。ＭＰＲ９９１１の最大桁ビットは、算ｔ
ｊｉ的シフ１〜動作を助長するために再び維持される。

第９表は、乗算および割算動作を行なう繰返しの固定少
数点命令の表である。＠算は加算およびシフト動作との
シーケンスとして行われ、演算は再び記憶しない分割段
階のシーケンスとして行われる。これらアルゴリズムに
は、任意のワードサイズに対してビットごとに１クロツ
クサイクルが必要である。動作は初期、中期、および後
期のシーケンスに分類され、中期動作はワードのマイナ
ス１のビットの数に従って行われる。初期の動作は、Ａ
ＬＵによって行われた動作を修正する制御経路の長い伝
播の遅延がＡＬＵｖＪ作に直列というよりむしろＡＬＵ
計締と並列に行われ、クロック速度を最大にするように
パイプラインを初期化する。後期の動作は一般に符号ヒ
ツトを取扱う。

第５７図は、固定された乗算第１経路の概要を示す。す
べての場合、読み出しアドレスによってアドレスさへる
ようなＭＰＲ位１ｉＡは過程全体を通して変化しない被
乗数を含んでいる。読み出し／書込みアドレスによって
アドレスされるようなＭＰＲ位ＭＳは、部分的積を含み
、シーケンスの最後でｆ？１Ｍ５Ｂｓになる。〜ＩＱレ
ジスタは、まず乗数を含み、それから積ＬＳＢＳを含む
。アルゴリズムはよく知られており、文献（ＡＤＶＡＮ
Ｃ○ＯＫ、１９８３年６−５９頁から６−６２頁）に詳
細に説明されている。

第５７図は、固定された乗数の第１ｖＪ作を示す。

Ｍ　Ｐ　Ｒ１０，００１Ｂ位置は、積で計算されてから
明確となる。しかしながら、ＭＱ　１０，００１は変化
しない。

最小桁ピッ１−は桁上げフリップフロップｔｏ、１０２
および最小桁スライスだけに複写される。それはまた状
況経路を介してすべての活動状態のスライスの１０，１
０３におけるの状況フリップ７０ツブに通過される。状
況フリップフロップは、ワードのすべてのスライスが加
算およびシフトアルゴリズムを行なうために加算あるい
は部分的積のいずれかに協同しなければならないので、
すべての活動状態のスライスで複写されることが重要で
ある。

第５８図は、固定された乗算の最初の短い経路動作を詳
細に示す。ＡＬＵ出力はゼロに強制され、多重ボートＲ
Ａ　Ｍ　１０，２０１の読み出し／書込み位置に書込ま
れる。１０，２０２のＭＱの最小桁ビットは、状況経路
マルチプレクサ１０，２０３を介して接続され、状況フ
リップ７０ツブ１０．２０４および次のサイクルで使用
する桁上げフリップフロップ１０，２０５に複写される
。

乗算および割算動作には、ＡＬＵの動作が状況ビットに
依存しているということが重要である。

可能なＡＬＬＩ動作が２つあり、乗算のために加算ある
いは通過動作を行なうために状況フリップフロップはこ
れら２つのＡＬＵ動作のうち１つを選択するので、第１
１図の２００４のような命令ＰＬＡは、２組の４つの出
力を表わす。ＡＬＵは、その動作コードが特定されるま
で動作を開始できないので、クロックサイクルの極めて
最初で動作が特定されるということは必須であり、状況
フリップフロップのバイブライン構造のためにこれが可
能となる。

第５９図は、固定された乗算の初期の長い経路動作の詳
細を示す。１０．３０２のようなＭＱの最小桁ビットが
状況マルチプレクサ１０，３０３を介し、次に大きい桁
のスライス状況マルチプレクサ１０，３０６に送られな
ければならず、状況フリップフロップ７０．３０７、な
らびにフリップ７０ツブ１０，３０５および最小桁スラ
イスの状況フリップフロップ１０，３０４の桁上げでロ
ードされる以外は、動作は先の図に類似している。

第６０図は、固定された乗算の中期経路の概要を示す。

ＡＬＵは、部分的積を通過させるか、あるいは部分的積
を多重ボートＲＡ　Ｍに記憶される被乗数に加算する。

ＡＬＵ出力は、ＭＱのマルチプレクサが１ビットを右に
シフトされるときにＭＱに向かう最小桁ビットで１ビッ
トを右にシフトされる。Ｍ　Ｑ　１０，４０１からシフ
トアウトされたビットは最小桁スライスの桁上げフリッ
プフロップ１０、４０２で記憶され、状況経路を介して
状況フリッブフロツブ１０，４０３のようなすべての活
動状態のスライスの状況フリップフロップに送られる。

多重ボートＲＡＭへの最大桁ビットは第２２図に限定さ
れるように乗算〜ＩｓＢである。桁上げフリップフロッ
プ１０，４０２および最小桁スライスは固定された乗算
の最後の命令の間に使用するために記憶される。固定さ
れた乗数の中間命令はゼロをＡＬＵ桁上げ入力に強制す
る。

第６１図は、固定された乗算の中間の短い経路を示す。

４０，５０４のようなＭＯの下から２番目の１行のビッ
トは状況経路マルチプレクサ１０，５０５を介して状況
フリップフロップ１０．５０７および桁トげフリップフ
ロップ１０，５０６に記憶される。ＭＱＩｏ、５１３の
最大桁ビットは次に大きい桁のビット１０，５０９に右
にシフトされる。Ａ　Ｉ　ＩＪ　１０，５１２の最大桁
ビットは、Ｍ　Ｐ　Ｒ１０，５１０の次に大きな桁のビ
ットに記憶するために右に１ビットシフトされる。Ａ　
Ｉ　ＩＪ　１０，５０２の最小桁ビットからの出力は、
ループ経路マルチプレクサ１０，５０８を介してＭ　Ｑ
　１０，５１３の最大桁ビットに入る。ゼロはマルチプ
レクサ１０．５００を介してＡ　Ｌ　Ｌｊ桁上げ経路に
強高すされる。

第６２図は、任愈のワードサイズがＩｌ路マルチプレク
サを介して隣接したスライスを接続することによって２
１１持される以外は先のρ１と同じである固定された乗
算の中間の長い経路を示す。この場合、桁の大きい方の
スライスの最小桁ビットのＡ　Ｌ　Ｕ　４０，６００の
出力は、ＡＬＵマルチプレクサ１０．６０２によって受
取られ、多重ボートＲＡＭの最大術ビットのスライス１
０，６０３に入る次に計の小さいスライスにＡＬＵマル
チプレクサ４０，６０１を介して送られる。同様に、１
０，６０４のようなより大きい桁のスライスのＭ　Ｑの
最小桁ビットは、〜ＩＱマルチプレクサ１０，６０５を
介して次のスライスに右に通過され、ＭＱマルチプレク
サ１０，６０６によって受取られるＭＱの最小桁ビット
およびそのスライス１０、ＧＯ７に入る。ゼロはＡＬＵ
桁上げ経路１０．ｆ３０８の最小桁ビットに強制される
。最小桁ビットのＭＯｌｏ、６１１は、状況経路マルチ
プレクサ１０，６１２を介して状況フリップフロップお
よびそのスライス１０．６１３と１０，６１４の桁上げ
フリップ７０ツブに通過され、状況フリップ７０ツブ１
０，６１ｆ３に記憶するための状況マルチプレクサ１０
，６１５を通るような方法ですべてのより大きな桁のス
ライスに通過される。

第６３図は、固定された乗算の後期の経路の概略を示す
。２つの補数演算では、最大桁ビットは負のウエートと
して定められ、固定された乗算のＲＷの命令は積の最後
のビットを生じるために使用される。符号のない計算で
は、固定された乗算の中間命令が使用される。固定され
た乗算の最後では、桁上げフリップフロップ１０，７０
０は、ＭＰＲ変形１０，７０１に対するＡＬＵの入力で
ある。ＭＰＲのＡＬＵ出力はＭ　Ｑ　１０．７０２に入
るための１ビット再び右にシフトされる。乗数は負数で
あり、その場合状況フリップフロップは真であり、ＡＬ
Ｕは固定された乗算の中間の場合のように加算するので
はなく部分内積を減算する。結果として、桁上げ入力は
固定された乗稗中間命令によって生成されることになる
ので重要である。

第６４図は固定された乗算最後の短い経路動作を示す。

桁上げフリップフロップ４０，８０８が最小桁ビット１
０．８０４のような、ＡＬＬＩのすべてのビットによっ
て使用されるためにＡ　Ｌ　Ｕの最小桁ビットによって
使用するために桁上げ入力マルチブレクサ１０，８０５
を介して通過される以外は動作は固定された乗算中間と
正確に同じである。これは最後のサイクルであるので、
状況フリップフロップ１０．８１０をロードするために
状況通過マルチプレクサ１０，８１１を使用する必要は
ない。

第６５図は、隣接したスライス間の接続が計算的経路に
よって提供される以外は短い動作に類似している固定乗
ｒｉ最後の長い命令を示す。この場合、より大きい桁の
スライスのＡ　Ｌ　Ｕ　１０，９００の最小桁ビットは
、ＡＬＵマルチプレクサ１０，９０１を通過し、次に小
さい桁のスライスに通過され、ＡＬＵマルチプレクサ１
０，９０８によって受取られ、多重ボートＲＡ　Ｍ　１
０，９１１の最小桁ビットに送られる。同様に、最小桁
ビットｉｏ、９０３およびより大きい桁のスライスは、
ＭＯマルチプレクサ１０，９０４を介して次に大きい桁
のスライスに通過され、そのスライスのＭ　Ｑ　１０，
９１２のより大きい桁のビットに入力するためにＭ　Ｏ
マルチプレクサ１０，９０９によって受取られる。

最小桁スライスである桁上げフリップフロップ４０、９
３６は、桁上げ入力マルチプレクサ１０，９１０を介し
て連鎖変化に通過される。さらに、桁上げ経路は桁上げ
マルチプレクサ１０，９１３および１０，９１４を介し
てビットとスライスの間で完成される。、ＭＱｌｏ、９
１５の最小術ビットは、１０，９１６および１０，９１
７のような状況フリップフロップによって先のサイクル
の間捕えられたので、失われる。

第６６図は、固定された削粋の最初の経路の概要である
。備えられたアルゴリズムは、再記憶しないυＩｎであ
り、本技術ではよく知られ、文献３年６−６０頁から６
−６５頁〉で説明されている。Ｍ　ＱはＭ　Ｐ　Ｒにシ
フトされる分子ＬＳＢでロードされる。ＭＱは、商、図
で１１，０００として示されたような多重ボートＲＡＭ
の最大桁スライスからの符号比較出力を保持し、１１，
００４のようなすべての状況ノリツブフロップへの状況
経路を介してインバータ１１，００３に対するｈ＝ｉ　
０１１，００１の最小１行ビットの（行りけフリップフ
ロップ１１，００２１こ通過される。

第６７図は、固定されたハ１０の最初の短い動作の詳細
を示す。ＡＬＵ動作は、Ａ＋ＣＩＮであり、Ｍ　Ｐ　Ｒ
１１，１００＃’　Ａ　Ｌ　ＬＪ　１１，１０１を介し
Ｔ１１，１０２）ようなＭＰＲの次に大きい桁のビット
に通過されるのでＭＰＲの内容が１ビットシフトされる
ため、ゼロの桁上げ入力が１１．１０３のマルチプレク
サによって強制される。最大桁ビットのＭＱｌｌ、１０
８の出力は、ループマルチプレクサ１１，１０９を介し
て通過され、マルチプレクサ１１，１０４を介してＭＰ
Ｒｌｌ、１１０の最小桁ビットに入る。符号比較は、状
況マルチプレクサ１１，１１０に入り、状況フリップフ
ロップ１１，１１１および桁上げフリップフロップＮ、
１１２に通過され、インバータ１１，１０７を介してＭ
Ｑｌｌ、１０６の最小桁ビットに通過される。さらに、
Ｍ　Ｑ　ｆ、ｔ　Ｍ　Ｑビット１１，１０６がＭＱｌｌ
、１０５にロードされるので左に１ビットシフトされる
。△ＭＤデータブックにおいては符号比較はこれら図で
明らかとなる方法とは多少異なって定義される。データ
ブックは１ビット遅延の出力で符号比較を明らかにし、
符号比較を計算するための論理動作は同じであるが、こ
れら図では、１ビット遅延に対する入力として定義され
る。

第６８図は、ワードサイズに対して行われる固定された
割算の最初の長い動作を示す。単一スライスの動作の相
違は、以下の通りである。最大桁ＡＬＵビットはより小
さい桁のスライスの１１，２００であり、△ＬＵマルチ
プレクサ１１，２０４を通過され、次に最大桁スライス
のＡＬＵマルチプレクサ１４．２０８によって受取られ
、そのスライスのＭＰＲｌｌ、２１１の最小桁ビットに
記憶される。同様に、〜ＩＱの最大桁ビットの出力は１
１，２０１であり、ＭＱマルチプレクサ１１，２０５を
介して次に大きい桁のスライスに通過され、Ｍ　Ｑ　１
１，２１０の最小桁ビットに入る１１，２０９のような
Ｍ　Ｏマルチプレクサによって受取られる。Ｍ　Ｑ　１
１，２１２の最大桁ビットはループマルチプレクサ１１
，２０６を介して右に通過され、１１．２１５のような
Ｍ　Ｐ　Ｒの最小桁ビットに入るためにループマルチプ
レクサ１１，２０２のような次に小さい桁のスライスに
よって受取られる。

ループは、ＭＱの最大桁ビットとＭＰＲの最小桁ビット
との間で閉じており、それからループ経路はそれらによ
って修正されず、すべての中間の桁のスライスを通過す
る。同様に、符号比較は状況マルチプレクサに入り、１
１，２１３および１１，２１５のようなすべての状況フ
リップフロップに記憶され、１１．２０３のような最小
桁スライスによって受取られるまで修正されずにすべて
の中間の桁のスライスを通過され、Ｍ　Ｑ　１１，２１
７の最小桁ビットに記憶するためにインバータ１１．２
１６を通過する。

ＡＬｔＪビット１１，２００からマルチプレクサ１１，
２０４のような隣接したスライス間の接続はＭＰＲビッ
ト１１，２１１に記憶されるマルチプレクサ１１，２０
８に対するＡＬＵの次のビットに通過する。同様に、Ｍ
ＱはＭＱビット１１，２０１を介するようにマルチプレ
クサ１１，２０５を介してシフトされ、１１，２１０の
ようなＭＱ　　ＬＳＢに入るために次のＭＱマルチブレ
フサ４１，２０９によって受取られる。、〜ＩＱマルチ
プレクサ１１．２０９は、最大桁スライスでの動作を示
し、右側が試験のために左側に通過される。

第６９図は、固定された割算の中間経路の概要である。

この段階は、Ｎをワードの長さであるとして、＼）−１
に対して実行される。ｎ小桁スライスの伍上げフリップ
フロップＮ、３００はＭＰＲ桁上げ入力によって使用さ
れる。符号比較出力１１，３０５は状況経路を介して１
１，３０３のようなワード中のすべての状況フリップフ
ロップに通過され、　Ｍ　Ｑ４１．３０２に商の最小桁
ビットとして入り、桁上げフリップフロップ１１　、３
００に記憶される。ＡＬＵ動作は、沼人指ビットで符号
比較を反映する状況フリップフロップによって加瞳ある
いは減算される。

ＡＬＵは、部分的剰余が正数であれば部分的剰余から分
母を減算する、それでなければ、分母は、部分的分子が
負であれば部分的剰余に加算される。

第７０図は、固定された割算の中間の短い動作を表わす
。Ａ　Ｌ　Ｕ　１１，４００の最大桁どツトの出力は、
直接どこにも向かわないが、状況マルチプレクサ１１．
４０２を介して状況フリップフロップｉ、１１０４およ
び桁上げフリップフロップ１１，４０３、ならびにＭ　
ＱＮ、４０７の最小桁ビットに通過する符号比較出力で
捕えられる。４１，４００の最小桁ビットに対する出力
は、左へ１ビットにシフ１〜され、ＭＰ　Ｒ４１，４１
０の次に大きい石のビットに記憶される。同様に、Ｍ　
Ｑ　１１，４０７の最小桁ビットは、左に１ピツトシフ
トされ、Ｍ　Ｑ　１１，４１１の次に大きい桁のビット
に記憶される。Ｍ　Ｑ　１１，４０５の過人指ビットは
、ループマルチプレクサ１１．４（Ｈに通過され、〜’
ｌ　Ｐ　Ｒ１１，４０８の最小桁ビットに入る。

第７１図は、隣接したスライスがどのようにして互いに
接続され、またＭＱＩＩ、５０８の最大桁ビットがどの
ようにしてループマルチプレクサ１１，５１０に通過さ
れるかを示す固定された割算の中間に良い動作を示す。

それはすべての中間スライスループ経路を介して通過し
、最終的に最小桁スライス１１．５０４のループ経路に
到着し、最小桁ビットＭ　Ｐ　Ｒ１１，５１６に通過さ
れる。　同様に、ＭＰＲｌｌ、５１８の最大桁ビットか
らの符号比較出力は、状況マルチプレクサ１１，５１７
を通過し、すべての状況フリップフロップ１１，５０９
および１１，５０７ならびに桁上げフリップフロップ１
１，５０６の最小桁スライスに記憶され、Ｍ　Ｑ　１１
，５１７の最小桁ビットに入る。

Ａ　Ｌ　Ｕ　１１，５００からＭ　Ｐ　Ｒ１１，５１５
の次に大きい桁のビットへのような隣接したスライスの
内部端間の接続は、桁上げマルチプレクサ１１，５１９
および１１．５２０を介して行われる。同様に、Ｍ　Ｑ
　７１，５０１の最大桁ビットおよびより桁の小さいス
ライスは、ＭＱ経路マルチプレクサ１１，５０３を介し
てそのスライス１１，５１４のＭＱの最小桁ビットに入
るためにＮ、５１３のような次に大きい桁の経路マルチ
プレクサに通過される。

さらに、より桁の小さいスライスでのＡＬＵマルチプレ
クサ４１，５００の出力はＡ　Ｌ　Ｕ　１１，５０２を
介して次に大きい桁のスライスに通過され、Ｍ　Ｐ　Ｒ
ｉｔ、ｓｉｓの最小桁ビットに入るためにＡＬＵマルチ
プレクサ１１，５１２によって受取られる。最大桁スラ
イスでは、ＡＬＵ経路マルチプレクサは、試験のために
左にＡＩＵＣバス８１５信号を通過させ、ＭＱマルチプ
レクサ１１，５１３はＩＥＩ　４１にＭＱフリップフロ
ップＩＩ、５０８に対して同様に動作をする。

第７２図は、固定された割算のｆｉｌｅの経路の概要を
示す。この段階はＭＰＲＴ：維持される剰余の符号を固
定し、ＭＱの１ビットギヤツプを閉鎖する。桁上げフリ
ップフロップ４１，６００からの桁上げ入力により、Ｍ
　Ｐ　Ｒ１１，６０１は状況フリップフロップが偽であ
りれば加算を行ない、状況フリップフロップが真であれ
ば減算を行なう。ＭＱは１ビット左にシフトし、ｌｓｂ
にゼロを入れる。

第７３図は、Ｍ１１スライスに対する固定された割算の
最後の（短い）動作に対する経路動作を示す。桁上げフ
リップフロップ１１，７０３は、ＡＬＵｌｌ、７０４の
１ｓｂに通過され、その結果は　ＭＰＲｌｌ、７０５の
ｉｓｂに記憶される。ゼロは、出力がＭＱフリップフロ
ップ１１，７０２に左に１ビットシフトされるＭ　Ｑ　
１１，７０１の１３ｂに記憶するためにマルチプレクサ
１１，７００を通過される。

第７４図は、固定された割算の最後のく長い）動作に対
する経路動作を示す。Ｂ小桁スライスの〜・ｌ　Ｑ　ｉ
ｌ、ＩＩ！０２のｍｓｂは、〜ＩＱ経路マルチプレクサ
１１，８０３を通過し、そのスライスのＭＱの最小桁ピ
ッ１−１１，８０６に入るために次に大きい桁のビット
のマルチプレクサ１１，８０５によって受取られる。

最大桁のスライスでは、ＭＱマルチプレクサ１　＋　、
　８０５は、試験のために右を左に通過させる。さらに
、（ｔｉ上げ経路は桁上げ経路マルチプレクサ１１．８
０８および１ｔ、８０９を介して１１，８０７および１
１，８１０のようなＡ　Ｌ　Ｕの隣接したビット間で連
続している。

第７５図は発見経路の使用法を示す。４つのスライスが
示されるが、それらはそれぞれＭＩＬ状態に灼して配置
マスクを設定することによって１６ビットプロセツサと
して配置される。さらに、Ａ　Ｌ　Ｕ１２，２００に関
連する最も右のプロセッサは、ＬＳＰすなわち最小桁の
プロセッサ状態に設定され、他の３つのプロセッサはＩ
ＭＳＰすなわち中間桁のプロセッサ状態に設定される。

各プロセッサは計算的あるいはプール動作を行ない、状
況フリップフロップがロードされる。それからＰＵＳＨ
／ＩＦ命令が実行され、ＶＩＥレジスタをロードする。

ＶＩＥレジスクに基づいて、各プロセッサのゼロ左ライ
ンは、プロセッサが使用可能であれば兵であり、プロセ
ッサが使用不可能であれば、為である。この例はプロセ
ッサのうちの２つ、つまりＡ　Ｌ　Ｕ　１２，２０６あ
よひＡ　Ｌ　Ｕ　１２，２１６に関連するプロセッサが
依然として活動状態であることを仮定する。

発見動作は最小桁プロセッサとともに始まるプロセッサ
を横切る連続したプロセッサである。この場合、ＯＲゲ
ート１２，２０３および反転入力１２，２０２を有する
ＮＡＮＤゲートは、状況右接続よりむしろゼロを受取る
。このプロセッサにあるゼロ左は主張されないので、ゼ
ロがＯＲゲート１２，２０３の出力に生じ、これは、次
のプロセッサのマルチプレクサ１２，２１０に送られる
。ＮＡＮＤゲート１２，２０８は、１２．２０７のゼロ
左信号が真であり、状況右入力が偽であるので、出力で
１を生じる。ＯＲゲート１２．２０９は、ＯＲゲート１
２，２１４および１２２，２１９によって受取られるプ
ロセッサの真条件を左で通過させる。ＮＡＮＤゲート１
２，２１３は、入来する状況ラインが真であるとＮＡＮ
Ｄゲート１２，２１８が動作するので、入来する状況ラ
インが真であると出力で偽を生じる。そのため、ゼロが
ＮＡＮＤゲート１２．２０２．１２，２１３、および１
２，２１８で生じ、単一の真は１２，２０８で生じる。

これら状態は発見動作によって多重ボートＲＡ　Ｍのシ
ステム部分のＶＩＥレジステタに押込まれる。その点で
、最初の一つが発見されたプロセッサのみが使用可能状
態を続ける。

第１０表は、アレイチップで使用される特別な命令の表
である。これら命令は、初期化およびチップの試験（Ｒ
ＥＣＯＮおよびＣ０ＮＦｒＧ）、およびベクトルＩＦ／
ＥＬＳＥメカニズムを制御するために使用される。ベク
トルＩＦ／ＥＬＳＥ命令の説明された動作は第１１表で
説明される。

第７６図は制御装置を備えたセルプロセッサアレイを示
す。このプロセッサアレイのキー要素は、アレイチップ
の４×４７トリクスであり、１３，０００乃至１３００
３のような行、１３，０００乃至１３，００６、および
１３，００３乃至１３，００６のような列で構成される
。列のアレイチップは、１３．０ｉ１のような垂直バス
によって１３，００７のような垂直メモリに接続される
。これらアレイチップのセルはまずチップ間で、それか
ら所定のチップ内のセル間での時分割多重化に基づいて
この垂直メモリを共用する。同様に、１３．０００乃至
１３，００３のような行は、まず行のチップ間で、それ
からチップ内のセル間で時分割多重化に基づいて再び１
３．００８のような水平メモリを共用する。Ｘバスは典
型的に水平メモリに接続され、Ｙバスは典型的に垂直メ
モリに接続される。隣接したチップ間の接続は、１３，
０１３のような左７／右接続によってなされ右側あるい
は右下側の７レイチツプ１３，０００はアレイの上部一
番左のチップ１３，００６に１３，０１２によって接続
される。

高速Ｉ１０バス１３，００９は、１３，０００乃至１３
，００３のようなその行のチップと並列に通信する各行
に提供される。チップ、水平メモリ、および垂直メモリ
のこのアレイは、制御装置の制御下にあり、根本的にす
べてのアレイチップにマイクロ命令を放送するＣブロッ
ク１３，０１５からなる。これらマイクロ命令（ま、ｌ
バスから放送される。制御装置は、システムメモリ１３
．０１７からのマイクロレベル命令を受取り、システム
メモリバス１３，０１８はアレイチップＣバスのすべて
のアレイチップに放送される。

δＩＩ　ｔｌｌ　Ｈ置はインターフェース１３，０４４
を介してホストと通信する。ホストはプログラム記憶な
らびにオペレータインターフェースを提供する。

このシステムの典型的使用法は、たとえば、インターフ
ェースを介してホストから共通バス１３．０１８を介し
てシステムメモリ１３，０１７にロードされるイメージ
氾理プログラムである。そこから制凶菰冒１３，０１５
は、命令を持ってきて、１３，００９のような高速１．
’Ｏババス介してアレイチップに情報をロードするため
にＴＶカメラのような高速Ｉ１０装置に命令する。デー
タがアレイチップのメモリに配置されるとき、イメージ
は圧縮され、あるいは特徴が認識される。その点で、処
理されたデータは高速Ｉ１０バスによりモニタのような
表示装置に伝送される。

負）１　表　（ビンの概・川） 佐旦　　　　　　　ζン　訓　　航煮 １　、１−１Ｓ　Ｒ：謎度）　Ｉ１０ デー９　　　　　　　８１１０２またＬＬ　／ルベルＣ
ＬＫ　　　　　　　　　Ｉ　　　　ＩＮし一ド　　　　
　　　　１　　１Ｎ　　４レベルＮ５ＴＲ バッファ選択　　　　Ｉ　　　　ＩＮ ３えみ出し／１１シ込み　　Ｉ　　　　　ＩＮイｉ効ピ
ル漬ＨＪぐ　　　　　　　　　４　　　　　　　　ＩＮ
ストローブ　　　　　Ｉ　　　　ＩＮ　　　ブッシング
チップ用小九１１７ ２、Ｘ／Ｙバス 命令／データ　　　　３２　　　１１０２または４レベ
ル３．１／Ｚバス 命令／データ　　　　３２　　　１１０２またｔま４レ
ベル４、メモリａ、ＩＩ　１＋１１ モード　　　　　　　　２１Ｎｔ！！込み／読み出し／
更新／ロードアドレス ストローブ　　　　　　Ｉ　　　　ＩＮ小晶１３ ５．１「１グラムｌ１０ ＩＥ　　　　　　　　　　　４　　　１１０／ｉ　　　
　　　　　　　　４　　　　＋１０（第１表の続き） ６、その他 ハ’）　−７Ｉ　Ｎ　　　２＋Ｊｋ２地、　１；ＶＥ［
、１；ＶＤＤ２、ＶＣＣ、＋：ＶＢＢ 外部へＬＵＣＬＫ　　　１　　　１Ｎ バス＾ご首　　　　　　　１１Ｎ４レベル試験　　　　
　　　　　１　　０ＵＴ　　パリティ・エラーちりセッ
ト　　　　　　　１　　　１Ｎ チツプ活竹　　　　　　１　　０ＵＴ チップ選択　　　　　　１　　　１Ｎ 第２表　（命令バスビットのｅｉ要） 乙粍　　　　　　　　　　　　　　　　　ユ１　：λみ
出しアドレス（ＲΔ）　　　　　　　　　５＋Ｉ／こ：
物理的ロル選沢・・・５ ４Ｌｌこ　：　／１す１けル道ＩＵマ　　・・・５２、
二にみ出し／、電：込みアドレス（１＜Ｗ八）　　　５
３、ブロレツ）す使用可能化（玉ネーブル）　　　５状
態選択　　　　　　・・・５ Ｖ　Ｉ　Ｅ　ｊｎネ；’Ｉ　　　　　、、、　１４、直
Ｉ／ｌ＋入力選ｌＲ２ ５、ＯＰ：１−ド　　　　　　　　　　　　　　　７デ
一タ通路　　　　　・・・６ アドレス／テーク逗ＩＲ・・・１ ６、外部バスインターフェイスａ、１１１１１１　　　
　　　３７、論理ＵルバスインターフエイスＬＩＩＩＩ
０　　　　４８　予輸　　　　　　　　　　　　　　　
　　　１第３表 １．２ｆｌｌＪの変数の１６要メー；ブーリアン関数２
、固定小数１ｊ１ 東専ステップ 割免ステップ ３、　ｒ２チカ少数Ｉｊヱ 重ｔ）ステップ 正規化ステップ 非正規化ステップ バック 非パック ４、シフト／循環 ５、配置（ＣＯＮＦＩＧＩＪＲΔｒｌＯＮ）第１表 ピン　　　　　　　　２レベル　　　　　　４レベルＩ
　　　　　　　　　　ＸＯＸＯ／Ｘｉ２　　　　　　　
　　　ＸＩ　　　　　　　　　ＹＯ／’ｙＭ３　　　　
　　　　　　Ｘ２　　　　　　　　Ｘ２　／Ｘ３４　　
　　　　　　　Ｘ３　　　　　　　　Ｙ２　／Ｙ３２０
　　　　　　　　　　Ｘ２８　　　　　　　　Ｘ２８／
Ｘ２９：ｌ　ＯＸ２’ｌ　　　　　　　　Ｙ２８／Ｙ２
９３１　　　　　　　　　　Ｘ３０　　　　　　　　Ｘ
３０／Ｘ３１３２　　　　　　　　　　Ｘ３１　　　　
　　　　Ｙ３０／Ｙ３１！−１０１０ｔｏ／Ｉ＋ ５１　　　　　　　　　　１　＋　　　　　　　　　２
０　／ｚ＋ｈ　２　　　　　　　　　１２　　　　　　
　　　Ｉ　２　／　Ｉ　３：）３　　　　　　　　１３
　　　　　　　７２／’／３７Ｉ％　　　　　　　　　
＋　２８　　　　　　　１２８／　＋　２９７９　　　
　　　　　　１２！１　　　　　　　２２１１に／Ｚ２
９Ｒ０１３０１３０／　＋　３１ Ｆ＋　１　　　　　　　　　　　＋　３１　　　　　　
　　Ｚ３Ｑ／７３１目）ピンの吊舅ＣＬ−例であり、物
理的な番ｇは重曹ではない。

ガ）５表　（最適化されイｇいＰｌ−Δピッ１−）名称
　　　　　　　　　　　　　　　　　　くス旦　　図面
番号Δ１−１−ロードブ［ｌピラリ−Ｌネーブル　　　
　　　１８へ１．Ｕ　　Ｏｌ）、状況　「Ｆ＝１　　　
　　　　　４　　　　１１△１．１１　０Ｐ、状況　Ｆ
Ｆ−０／Ｉ　　　　　１１ブ［ｌピッリＪネーブルａ、
り岨　　　　　　　　　　１　　　１２バス　白Ｐｉ／
偶Ｐｉ　　　　　　　　　　　　　　　１　　　　１３
メ七り：１：込みエネーブル　　　　　　　　　　　１
　　　１３Ｍ　Ｐ　）＜　；ｌｊ込みエネーブル　　　
　　　　　　　　１　　　１４△１−王ロードＭＱ　　
　　　　　　　　　　　　　　１　　　　１５△Ｉ丁ロ
ードオ人況ＦＦ　　　　　　　　　　　　　　　１　　
　　　１７Δ１１−ロードＣＮ７０　　　　　　　　　
　　　　１　　　　　１７１行　１−げ出ツノ呪ＴＩＲ
１２０ １ＩＩｌげ人力選ＩＩ＜　　　　　　　　　　　　　　
　　２　　　　２０ピ［１出力選ＩＲ１２０ Ｖ　Ｉ　Ｆ　出７１童ＩＲ１２０ ＡＩＩＪＤバスＭＩＪＸ黄Ｉｆ＜　　　　　　　　　　
　　４　　　　　２１ＡＩＩＪＩＹ）’８ＭＩＪＸｉｍ
ｌｂ！５２３ＭＱ　　　ＡＩ　　　Ｉ　　人７１選ＩＩ
Ｊ　　　　　　　　　　　　　　　　　　　　　　　　
　５　　　　　　　　２３１人況ＩＹ路ＭＬＪＸじて１
１ぐ６２５ル一プ経１’８ＭＵＸ選ＩＲ４２６ Ｃ凸６△表　Ｉ　ＰＡＷビット使ｊ旧 Ｅ１能　　　　　　　　　　　　　く又ｈ　　にじ１ニ
ー　航に１、状態レジスタ ｌｆｉ　、にげフリップフロ・ンブ　　　　　１　　　
　０ｆ′山フリツプフｎツブ　　　　　　１１Ｕロフリ
ツブフロツブ　　　　　　１２オーバーフロウフリツプ
フロツブ　１３保留Ａ−バーフ印シ　　　　　　　１４
フリツプフロツプ ベクトルによりルリｌｌＯ 保ａ１パリティＴ″／−１６ 小Ｉｌｌ　　　　　　　往 ２、に際のピルのＩｎ　　　　　　　　／１　　　　８
〜１１３　水中配置マスク　　　　　　　　４　　１２
〜１５合　八１　　　　　　　　　　１６ ”ｊ’、６　Ｂ人　（スライス＾己ニジ１マスク１入１
１勺）ｈ極　　　　　旦■１−　　前煮 １　、　：１ｌ−２＋’＋ｔ’ｌ　　　　　　　　偶Ｆ
Ｉ　　　　　ト（Ｄス”；ｒイ’）、ムＩＩ’　話＋１
２．１）ｌ　ＳＳ／１−３Ｐ　　　偶数　　　　７−り
最小桁スライス／　ｕｕ小村）ブｎ　Ｌ！７１ｉ３、　
ｌ’）ｌ　Ｓ３　　　　　　　偶数　　　　データ最小
桁スライスＣＭｌｌ　Ｏ／ｌ　Ｓｔ〕　　−、”：？教
　　　　データ最大・中間・１ｄ小桁奇数／最小析プｎ
ｔ？ツサ ト）、〜１１１１／ｌ５１）　　　偶数　　　　メータ
最大・中間・最小桁偶数／　ｌＶ＝小桁小指セッリ ６、ＭｌｌＯ山数　　　　Ｉ？−９１１２人・中間・ム
４小析ｍ教スライス（１６ビットワード） ７　　Ｍｌｌｌ　　　　　　　偶数　　　　データ１１
４大・中間・最小桁偶数スライス（１６ビットワード） Ｒ，Ｉ’）ｌ　Ｓ８０　　　　　１ｆｆｌ　　　　　’
Ｆ　−全中間Ｎｉ１ａス’ｙ−Ｔ’　ス（ｌ　ｌ）ｌ　
５８１−　　　　　偶数　　　　−ｉ−タ中間恰偶数ス
ライス１０、ｌ）Ｍ８Ｓ／　８ＰＦＲ６ｒａ　　　　　
；、＝−９関人指スライス、／固定また山７仙小数ｊｔ
用単一粘度ｆＩ帖小ｆ１点 ＩＬ　Ｉ）Ｍｓｓ／Ｉ）１月１）５ニア敢　　　　−１
゛−り起人指スライス／固定また］、Ｌと１初小数Ｎ、
ｊｌｌ＋の二巾精１■浬初小教点１２、△１８Ｓ　　　
　　　偶数　　　　アドレスム）小指スライス１３−Δ
〜＋　Ｓ　ＳＱ　Ｆ（アドレス＃４−ｋ　Ｈ’ｒスライ
ス７［）偶数：ｌ（０〜１ｈ、、’）数：１１′１（５
〜３１仙）７−古　（△１−（ｊ関数と１（３ブーリア
ン命令）△１（）　Ｃバスの開放 Ａ　マイラス　「３　マイラス　１　プラス　ＣｌＮ１
３　　マイラス　△　マイナス　１　プラス　ＧＩＮΔ
　ンイーｌ゛ス　１　プラス　ＣｌＮ１＼　プラス　Ｃ
ＩＮ △　７／　プラス　ＣｌＮ １３　　プラス　０１Ｎ Δ　プラス　［３／ラス　ＧＩＮ △　／　アンド　口 Δ　　ＸＮ０Ｉ＜　　　１３ Ａ　　ＸＯＲ＋４ Ａ　　Ａア　！１ 、Ｉ＼　）ｌ１３ △　リント　１３ 八　アンド　［〕 ”Ａ−：　Ｆ’＞２（（ンーノトに、Ｊ、び循１１９令
）〜ＩＮＩ〜＋（’１ＮＩＣ役−直 Ｓ１１≧　　　　　　　　　（，２理）ジットにＪ：び
鯖１フッ「（］）△Ｓ１　　　　　　　　　　　、、巨
）シフ１−ノｔΔＳ　ＲＲ、，１巨）１１３よび（、＋
２理）シフｌ−Ｊメよび循１；右１’）ＳＲＩ　　　　
　　　　　二ｌ［・（論理）シフ１−ノ１［）△Ｓ１　
　　　　　　二Φｌ：巨）シン１〜１１ＤＩ＜ｌ二・１
循１フツ１ １）　Ｓ　Ｉｉ’　Ｒ−Φ（＋＋ｊＱＪ）よＵｊＱ理）
　シフｈＪｊＪ：ヒ循ｌフ右＋：ＸＣ１１父（堕 Ｉ　Ｉ）ｌ〕Ｏ３ｌ　　　　　　　内１’：ｌｓ５　９
　７０１２”）’ｆ　　４’ｆｉシー／トノｔ１１１１
１ＱＳＲ内部フ゛−り　ブ［１１：’ツリ　・１・〔ン
フ！−イｊＯＳ１　　　　　　　　　　／ｌ・［・ジノ
１〜７１０　Ｓ　ｌ＜　　　　　　　　　Ａ中シフトｌ
。

？「）ノ１：デーク【まｌ５１３からＭＳＩ（へ流れる
。

第９表　（及へＰ、）定小数貞命令） ＭＮＩ　〜ｌ０ＮＩｃ　　　　　　　　　　　は能１−
　Ｘ　ｌ）　Ｍ　Ｆ　　　　　　ｌ／、１定（小Ｆｈｊ
ａ＞東Ｃ）初！ｖ１１−ＸＩ）Ｍｌ　　　　　　固°ｊ
゛（小数魚）東口中間トＸＩ）Ｍｌ　　＋　　　　　固
定（小数白）東り終！ｇ１整教Ｅ　Ｘ　＋）ｒ）　Ｆ　
　　　　　固定（小ｆｌ貞）７ｊｌｉ初！ｇ１１−ＸＩ
）Ｉ）１　　　　　　周定（小Ｆｌ　点）　：’、１１
　ｔ’）中間１−ＸＩ）Ｉ’）ｌ　　　　　　固定（小
数貞）割ｔ’）終Ｉｌｌ負）１　（）表（１）別の命令
） １ノＩＮ＋−ト、ｌ０ＮＩｃも門ζＩＦに（ＪＮ　ｌ−
Ｉ　Ｃ’、　　　　　配”　Ｉ　１１５４＋＜　）ＲＩ
ＣＯＮ　　　　　　山配首 １’ｌＮＤ　　　　　　　内部プロはツリが第１のもの
発見１’１ＪＳＨＩ　Ｆ　　　　　　Ｖ　Ｉ　Ｆ　　ブ
ツシュ＋）ＯＲＩ　Ｆ　　　　　ＰＯＰ　　Ｖ　ＩトＣ
ＯＭＩＩ”Ｖｌｌ三補教 Ｚ＋’＝　１１＆、＜　（ブロセッ曇ナエネーブル動作
）１．１）１１８１１１１−：　　ＶＩ［出ツノをぞの
ｍｓｂに入力ざｊｊるためシフ１−右を行なうことによ
り、Ｖ　Ｉ　Ｐ　ｌノジスク中に１ビットが人力される
。このすＪ」作ｔ、Ｌプロセッリ「ネーブル１［とは煕
関係である。し１ｒ１１￥路はゼロをチェックし、その
結東は〜＋８Ｓ中（−７１効であり、１日【？ツリ［ネ
ーブルＦ１：にロードされる。

Ｉｆ　ｉ＋’、埒のセルにン「ｉ′１不′Ｊ３゛をｌツ
シｊりろことＣＬオーケーである。

２　どΩ−Ｉ’ｌｌ−：　　ｍｓｌ＞　　（スタックの
ＩＯ＊１１＞＋まＶｌｌ：レジスタを左ヘシフトし、［
１１１をｌｓｂに人）Ｉ　’ＩＩることにＪ、り除人さ
れる。

３０９Ｍ　Ｉ　Ｆ　：読み出しアドレスレジスタはＶ　
Ｉ　＋”レジス／７の内容とｘＯＲさｒＬ、イの結Ｔは
ＶＤ−レジスタにｌ′Ｉ！ｆｉｌ　ｃ＞れる−　ｔｉ口
経路がピロをチェックし、１口しツリＴぷ−プルＦ　Ｆ
　７）Ｃｒｌ−ドされる。

４．１’ＩＮ＋）：ＦＩＮＤビットはＶｌ［：レジスタ
のｌｓｂ中にロード（ブツシュ）され、右にジノ１−１
Ｊるーこのナノ；作は１）ＬＩ　Ｓ　Ｉ−１１Ｆの特別
な形態である。

ン１）　１．ＭＳＳのブｎｌ？ツリＪ：Ａ−プルＦＦは
ワードの全てのＬ’／しに送られる。

１、ンーブルＲ１，ＬプロＣツリエネー１ル論理装欝の
入力のような全てのセルて゛使用ざ１、ｌｘ／しの［１
−カルメ［りと〜１［）Ｒへの；ＩＪ込みエネーブルを
υ１ｌｌｌｌｒる。

：）、　ｒ’１ｌｓＨＩ　Ｆ６Ａ’ｒ／、；つ萌ニＪＡ
ＩｍＬｉシスタニｃ、　Ｎ、　／、　（’）ヲｒｌ−ト
Ｍ’？：ｒ品Ｆ、しだは＝即ΦノＩｆｆを？”ｔ　ｌ’
ｒ　’）＋これはエネーブルのけルのみで生じる。

龜”’１２−７Ｑ（外部バスインク−）Ｊイス機能）０
、　１バス　　−、　　Ｉｔ通ババ ス１　　ＮＯ＋） ２、　　Ｘバス　　−９ノ（通バス ３、ｊ（通バス　→ＸバスＩｆ”（（ツブシ’、ＰＬ−
＋［ツブ選Ｕυ−げ還４、　　Ｙバス　　−ＩＪ（通バ
スＩＦ　　Ｘ／Ｙ　　ｌ１１−−貞５、　　　ｆｔ１Ｔ
１バス　−＋Ｙｚ（ス１１”［Ｘ／Ｙ／ｌげ１９７話Ｍ
＞＋ｙ−ツ７ｍｔＲ＋−真６、　／バス　　−＋Ｊｊシ
０バスＨ：　　Ｉ／、／　　４＋−＝真７、　ＪＬ通バ
バス−１／パス＋ｒ：＋ｕ／／４１．′／−ツブ活竹）
＋チップ選択１＝ジジＱ３１３　”４　　（＝２理ｔル
Ｉ　１０ｕｌｌ＋ｌｌ装置機能）Ｒ１）ｔｏｌ／ＷＲｆ
＋１”　　　／λ−（ｆＬと−よく二」二（ＡｆＬ）−
一　３−コ−ｎＰｉ！ｅｌＦ’。

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ＩＳ　１１０デ一タ〜中ＩＭＩ’）Ｒｈ（Ｖｌ ”／ｉｌｉ’ｉｌ（ま１ｌｖｌｌ）ｌマに関してＣｏあ
る。

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ス脈［臥〉Ｏｊ（通バス　、ｐ〜ＩＩＥ　（イｉ２１＋
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スはネーブルレム１ｌｌｌピル）−瞥其通バスー弓）〜
１１〕１シ（−１’、　２−　’フル二押ピル）７１１
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ル）８　（１−カルラメしり一ψＭ＋’）＋１（アドレ
スピル）り、１”〜□ＩＩ）Ｒ（■ネー１ルム理（！ル
）−Ｂｌ−力／Ｌ／メｔｌＪ１０口）、〜１１）１≧（
／′ドレスヒル）−（ｌ−カルラメしりＨ，ＩＩ−）Ｊ
ルメＥリ−１１〜＋１）ＲＡ（全論理ビル）１２．１〜
Ｉｔ’）Ｒ（↑論し！１ψル）−シローカルメ〔ワ１３
．３−ｈルメしり一１１〜ＩＩ）Ｒ１，（全１１ｊｌ！
ヒル）Ｎ、　　ｌ　ＭＩ）ＲＩ　争５１甲ピル）−１７
１−）ＪノｉメＥ’）Ｉｌｌ、　　Ｎ０１） ｚ；）１記の条例／ｉ’ｍ’ｄきれるとさ”Ｌｍ　−７
Ｊルメｅりに一シ込む！、：めにコ１込み■ネーーｆル
は１ピルづつリーに設定される。

【図面の簡単な説明】

第１図は、本発明によるアレイチップを示すブロック図
であり、第２図は、アレイチップで使用される論理セル
を示して説明されるブロック図であり、第３図（Ｊ、本
発明によるメモリセルブロツ“りを示すブロック図であ
り、第４図は、命令バスのタイミングを示ス一連のタイ
ミングの図であり、第５図は、本発明による共通制陣論
理を示すブロック図であり、第６図は、本発明によって
使用することのできるバス配置を示す一連の図であり、
第７図は、本発明による２−４レベル変換器を示すブロ
ック図であり、第８図は、外部バスインターフェースを
示すブロック図であり、第９図は、高速人力／出力イン
ターフェースを示すブロック図であり、第１０Ａ図およ
び第１０８図は、ＲＡＭ行アドレス論理を示すブロック
図であり、第１１図は、論理セル制ＯＩｌ論理を示すブ
ロック図であり、第１２図は、論理セル使用可能化論理
を示すブロック図であり、第１３図は、論理セルバスイ
ンターフェースを示すブロック図であり、第１４図は、
多重ポートＲＡＭを示すブロック図であり、第１５Ａ図
、第１５Ｂ図、および第１６図は、静止メモリセルを示
すブロック図であり、第１７図は、状況レジスフ代替入
力を示すブロック図であり、第１８図は、多重ボートＲ
ＡＭアドレス復号器を示すブロック図であり、第１９図
は、経路論理の概要を示す一連のブロック図であり、第
２０Ａ図、Ｆ２０Ｂ図、および第２０Ｃ図は、ｔｆｉ　
Ｆげ経路マルチプレクサ、ゼロ経路マルチプレクサ、使
用可能化経路マルチプレクサを示すブロック図であり、
第２１図は、ＡＬＵ　　［）バスマルチプレクサを示す
ブロック図であり、第２２図は、Ａ　１．、　Ｕ経路マ
ルチプレクサを示すブロック図であり、第２３図は、Ｍ
Ｏ代替入力マルチブレクサを示すブロック図であり、第
２４図は、ＭＱ軽絡路マルチプレクサ示すブロック図で
あり、第２５図は、状況経路マルチプレクサを示すブロ
ック図で（５す、第２６図は、ループ経路マルチプレク
サを示すブロック図であり、第２７図は、プール命令経
路の概要を示すブロック図であり、第２８図は、短いプ
ール命令データ経路を示すブロック図であり、第２９図
は、長いプール命令を示すブロック図であり、第３０図
は、無活動状態のスライス動作を示すブロック図であり
、第３１図は、単一ワードシフト命令経路の概要を示す
ブロック図であり、第３２図は、算術的あるいは論理的
シフトあるいは回転右の（短い）データ経路を示すブロ
ック図あり、第３３図は、算術的あるいは論理的シフト
あるいは回転右のく長い）データ経路を示すブロック図
であり、第３４図は、論理的シフトあるいは回転左の（
短い）データ経路を示すブロック図であり、第３５図は
、論理的シフトあるいは回転左の（長い）データ経路を
示すブロック図であり、第３６図は、２重ワードシフト
命令経路の概要を示すブロック図であり、第３７図は、
２重論理シフトあるいは回転左（短い）データ経路を示
すブロック図であり、第３８図は、２重論理的シフトあ
るいは回転左のく短い）データ経路を示すブロック図で
あり、第３９図は、２重の算術的あるいは論理的シフト
あるいは回転右のく短い）データ経路を示すブロック図
であり、第４０図は、２重算術的あるいは論理的シフト
あるいは回転布の（長い）データ経路を示すブロック図
であり、第４１図は、交換命令経路の概要を示すブロッ
ク図であり。第４２図は、交換（短い）データ経路を示
すブロック図であり、第４３図は、交換（艮い）データ
経路を示すブロック図であり、第４４図は、インタデー
タプロセッサ４重シフト左およびシフト右経路の概要を
示すブロック図であり、第４５図は、インタデータプロ
セッサ４重シフト左データ経路を示すブロック図であり
、第４６図は、インタデータプロセッサ４重シフト右デ
ータ経路を示すブロック図であり、第４７図は、４重シ
フト経路の概要を示すブロック図であり、第４８図は、
４重シフト左（短い）データ経路を示すブロック図であ
り、第４９Ａ図および第４９８図は、Ａを下、Ｂを上と
して組合わせたとき４重シフト左の（長い）データ経路
を示すブロック図であり、第５０図は、４ｍ算術的シフ
ト右の（短い）データ経路を示すブロック図であり、第
５１Ａ図および第５１８図は１両図を組合わせたとき４
重ｔ’ｉ　ｌｆｉ的シフ１へ右の（長い）データ経路を
示すブロック図であり、第５２図は、６４ごットワード
に対する回転左を示すブロック図であり、第５３図は、
算術的シフト左（ｙｌｏい）データ経路を示すブロック
図であり、第５４図は、算術的シフト左の（良い）デー
タ経路を示すブロック図であり、第５５図は、２重詐術
的シフト左（短い）データ経路を示すブロック図であり
、第５６図は、２重算術的左の（長い）データ経路を示
すブロック図であり、第５７図は、固定された乗算の最
初の経路の概要であり、第５８図は、固定された乗算の
最初のく短い）データ経路を示すブロック図であり、第
５９図は、固定された乗算の最初の（長い）データ経路
を示すブロック図であり、第６０図は、固定された乗算
経路の！Ｒ要を示すブロック図であり、第６１図は、固
定された乗算の中間の（短い）データ経路の概要を示す
ブロック図であり、第６２図は、固定された乗算の中間
の（長い）データ経路の概要を示すブロック図であり、
第６３図は、固定された乗算の最後の経路の概要を示す
ブロック図であり、第６４図は、固定された最後のく短
い）データ経路を示すブロック図であり、第６５図は、
固定された乗算の最後の（長い）データ経路を示すブロ
ック図であり、第６６図は、固定された割算の最初の経
路の概要を示すブロック図であり、第６７図は、固定さ
れた割算の最初の（短い）データ経路を示す１０ツク図
であり、第６８図は、固定された割算の最初の（長い）
データ経路を示すブロック図であり、第６９図は、固定
された割算の中間の経路の概要を示すブロック図であり
、第７０図は、固定された割算の中間の（短い）データ
経路を示すブロック図であり、第７１図は、固定された
割算の中間のく長い）データ経路を示すブロック図であ
り、第７２図は、固定された割算のＲＷｔの経路の概要
を示すブロック図であり、第７３図は、固定された割算
の最後のく短い）データ経路を示すブロック図であり、
第７４図は、固定された割算の最後の（長い）データ経
路を示すブロック図であり、第７５図は、発見経路の使
用を示すブロック図であり、第７６図は、制御装置のセ
ルプロセッサアレイを示すブロック図である。 ２００〜２１９・・・論理セルプロセッサ、２２０〜２
３９・・・ＤＲＡＭセル、２４０・・・列復号器、２４
１・・・Ｈ８ｌ１０インターフエース、２４２・・・外
部バスインターフェース。 出願人代理人　弁理士　鈴江武彦 Σ　　　　匡 の　　　　０ ２　　　　　　　　　　−ミ ド ト 」 くＩ ≧　　　Ｘ）Ｎ γ　　　　　　　　× ０つ ■ 山 Ｑ　　　　　　Ｏ−へ く γ 〇− 〇　　　　　　Σ ト 田 Ｌ）　（Ｌ　ＩＩ）　− ０呻［ＭＰＲＢ］ Ｎ０ＴＥ　　［ＭｐＲ，］　：Ｍｕｕ＋ｐａｃａＮｏ　
ｔｕＮｃ＋ＡＮｃａｏ＋［ＭＰＲｅ］　＝ＰＲＯＤＵＣ
Ｔ　ＭＳＢＳ［ＭｏコニＭｕＬＴＩＰＬＩＥＲＴＨＥＮ
　　ＰＲＯＤＩＪＣＴ　ＬＳａＳＦＩＧ、　ｆｆ７ ＡＬＬＩＯＰ＝Ａ中Ｂ＋ＣＩＮ　　ＩＦ　　５ＦＦ＝１
゜εＬＳε　Ｂ中ＣＩＮ、　　＋ＣＩＮ＝ＯＩＦＩＧ、
乙θ

Claims (11)

【特許請求の範囲】
1. （１）列および行からなるアレイに配列された複数のプ
   ロセッサセルを使用する型式のセルアレイであって、セ
   ルアレイが演算動作を行なえるように左右のような水平
   方向および上下のような垂直方向に前記セルアレイが互
   に通信し、複数の共通バスを介して前記セルが互いに通
   信するセルアレイと、前記バスに関係する単一の端子の
   複数のデータビットを供給する装置とを備えているセル
   アレイ処理装置において、 前記端子に結合され、また前記端子に供給される電圧の
   大きさに従って第１および第２の出力を提供するレベル
   変換手段を備え、前記端子に供給される４つのレベルの
   電圧に対して前記レベル変換手段が前記第１および第２
   の出力の４つの２進法コードのうちの１つを出力するこ
   とを特徴とするセルアレイ処理装置。
2. （２）前記レベル変換手段が、前記単一の端子に結合さ
   れ、前記入力電圧の大きさに従って第１および第２の出
   力を提供する入力端子を有するアナログ・デジタル変換
   器を含んでいる特許請求の範囲第１項記載のセルアレイ
   処理装置。
3. （３）第１および第２の２進数ビットを提供するために
   前記アナログ・デジタル変換器に結合される第１および
   第２の入力を有するレベルシフタと、前記ビットを第１
   および第２の回路端子に向ける選択可能な手段とを備え
   ている特許請求の範囲第２項記載のセルアレイ処理装置
   。
4. （４）前記選択可能な手段が、第１のモードで前記第１
   の２進数ビットを前記第１の回路端子に向け、前記第２
   の２進数ビットを前記第１のモードで前記第２の回路端
   子に向け、第２の選択可能モードで前記第１の２進数ビ
   ットを前記第２の回路の端子に向け、前記第２の２進数
   ビットを前記第１の回路の端子に向ける複数の２方向性
   ゲートを備えている特許請求の範囲第１項記載のセルア
   レイ処理装置。
5. （５）前記第１の出力に結合される第１の入力と前記第
   ２の出力に結合される第２の入力とを有するデジタル・
   アナログ変換器を備え、前記第１および第２の出力の２
   進法コードがデジタル・アナログ変換器の出力でアナロ
   グ電圧レベルに変換されるように前記デジタル・アナロ
   グ変換器の出力が前記バスの端子に結合され、異なる電
   圧が前記デジタル・アナログ変換器の入力に供給される
   ２進法コードに従って前記デジタル・アナログ変換器の
   前記出力で現われるように構成されている特許請求の範
   囲第１項記載のセルアレイ処理装置。
6. （６）前記デジタル・アナログ変換器が、００に対する
   第１の電圧レベル、０１に対する第２のレベル、１０に
   対する第３のレベル、および１１に対する第４のレベル
   として前記入力端子に与えられた２進法コードに従って
   出力に４つの電圧レベルのうちのいずれか１つを出力す
   る特許請求の範囲第５項記載のセルアレイ処理装置。
7. （７）前記レベル変換手段が動作モードを選択的に決定
   する手段を含んでいる特許請求の範囲第１項記載のセル
   アレイ処理装置。
8. （８）列および行からなるアレイに配列された複数の処
   理セルを含む型のセルアレイであって、前記アレイが演
   算動作を行なえるように前記セルが左右のような水平方
   向および上下のような垂直方向に互いに通信することが
   でき、前記セルが複数の共通バスを介して互いに通信す
   るセルアレイと、前記バスに関係した単一の端子の多重
   データビットを提供しまた前記単一の端子からの多重デ
   ータを変換する装置とを備えているセルアレイ処理装置
   において、 前記端子の電圧の大きさに従って第１および第２の出力
   に２進数ビットを提供する前記単一の端子に結合される
   入力を有するアナログ・デタル変換器と、 前記端子に結合される出力と、前記アナログ・デジタル
   変換器の出力の１つに結合された第１の入力端子と前記
   アナログ・デジタル変換器の他方の出力に結合される第
   ２の入力端子とを有し、前記入力端子に供給される各２
   進数の組合わせビットに対する異なる電圧レベルを出力
   するデジタル・アナログ変換器と、 データが前記端子に伝送されるかあるいは前記端子から
   受取られるかによって選択的に一方あるいは他方を使用
   可能にするために前記各変換器に結合される手段とを備
   えていることを特徴とするセルアレイ処理装置。
9. （９）前記デジタル・アナログ変換器の前記入力端子に
   結合され、それゆえ前記アナログ・デジタル変換器の前
   記出力端子に結合されているレベルシフト手段とを備え
   ている特許請求の範囲第８項記載のセルアレイ処理装置
   。
10. （１０）出力ビットを第１および／あるいは第２の端子
    に向ける２−４レベル変換器を備え、セレクタが前記ビ
    ットを前記端子のいずれかに選択的に伝送するための２
    方向性ゲートを備えている特許請求の範囲第８項記載の
    セルアレイ処理装置。
11. （１１）前記端子における前記ビットの存在を一時的に
    示すために選択された前記数のレベルを共に示す手段を
    備える特許請求の範囲第１０項記載のセルアレイ処理装
    置。