JPH07175719A - ワード長をプログラム可能なメモリ - Google Patents
ワード長をプログラム可能なメモリInfo
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- 230000015654 memory Effects 0.000 title claims abstract description 185
- 230000006870 function Effects 0.000 claims description 20
- 238000013507 mapping Methods 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 7
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 238000004891 communication Methods 0.000 claims description 3
- 238000012360 testing method Methods 0.000 description 42
- 230000002457 bidirectional effect Effects 0.000 description 30
- 238000010586 diagram Methods 0.000 description 28
- 238000013461 design Methods 0.000 description 24
- 238000001514 detection method Methods 0.000 description 16
- 238000001465 metallisation Methods 0.000 description 11
- 238000003491 array Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000013643 reference control Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】本発明は、メモリのアーキテクチャが有するワ
ード長に著しく依存してもメモリにセミカスタム・チッ
プを用いることができることを特徴とする。 【構成】ランダムアクセスメモリ70は、Ｘアドレスデコ
ーダ72、およびＹアドレスデコーダ74によってアクセス
される。４つのアドレス入力Ａ０−Ａ３は、ロジックシ
ンセサイズド回路を介してデコードされ、メモリ70のロ
ウの１つをアクセスする。Ｙアドレスデコーダ74は、32
のリード／ライト双方向ドライバ76の８つのグループの
１つをアクセスするのに用いる、入力Ａ４−Ａ６を有す
る３−８デコーダである。32のリード／ライト双方向ド
ライバ76は、メモリ70をアクセスしたカラムの選択に用
いる。
ード長に著しく依存してもメモリにセミカスタム・チッ
プを用いることができることを特徴とする。 【構成】ランダムアクセスメモリ70は、Ｘアドレスデコ
ーダ72、およびＹアドレスデコーダ74によってアクセス
される。４つのアドレス入力Ａ０−Ａ３は、ロジックシ
ンセサイズド回路を介してデコードされ、メモリ70のロ
ウの１つをアクセスする。Ｙアドレスデコーダ74は、32
のリード／ライト双方向ドライバ76の８つのグループの
１つをアクセスするのに用いる、入力Ａ４−Ａ６を有す
る３−８デコーダである。32のリード／ライト双方向ド
ライバ76は、メモリ70をアクセスしたカラムの選択に用
いる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路メモリの分野
に係わり、特にカスタム・チップによる設計、そしてよ
り詳しくはゲート・アレイまたはマスタ・スライスに関
する。
に係わり、特にカスタム・チップによる設計、そしてよ
り詳しくはゲート・アレイまたはマスタ・スライスに関
する。
【０００２】
【従来の技術】集積回路の最終段階のレイアウトまでの
前工程で、ヒューズ・リンクまたはメタライゼーション
・パターンを用いることによる後の差異のために、最後
の加工または製造ステップを残しておくことはよく知ら
れた技術である。このようなことは、大容量で低コスト
の標準ロジック・チップと高価な手作りのカスタム集積
回路の中間の選択を提供するセミ・カスタム・チップと
して知られている。現在、用いられている、セミ・カス
タム・ロジック・チップには基本的に３種の形態が有
り、(1) プログラマブル・アレイ・ロジック・チップ
またはフィルド・プログラマブル・ロジック・アレイの
ようなフィルドでプログラム可能な集積回路、(2) ゲ
ート・アレイまたはマスタスライス、(3) 標準セルま
たはポリセルの設計、である。
前工程で、ヒューズ・リンクまたはメタライゼーション
・パターンを用いることによる後の差異のために、最後
の加工または製造ステップを残しておくことはよく知ら
れた技術である。このようなことは、大容量で低コスト
の標準ロジック・チップと高価な手作りのカスタム集積
回路の中間の選択を提供するセミ・カスタム・チップと
して知られている。現在、用いられている、セミ・カス
タム・ロジック・チップには基本的に３種の形態が有
り、(1) プログラマブル・アレイ・ロジック・チップ
またはフィルド・プログラマブル・ロジック・アレイの
ようなフィルドでプログラム可能な集積回路、(2) ゲ
ート・アレイまたはマスタスライス、(3) 標準セルま
たはポリセルの設計、である。
【０００３】
【発明が解決しようとする課題】しばしば、このような
半導体チップでは、メモリとして、与えられたチップの
全てまたは一部の空間の使用が必要になる。しばしば、
このようなメモリでは、ことごとく絶縁され、すなわ
ち、チップの任意のピンに直接結合する入力または出力
を持たない。
半導体チップでは、メモリとして、与えられたチップの
全てまたは一部の空間の使用が必要になる。しばしば、
このようなメモリでは、ことごとく絶縁され、すなわ
ち、チップの任意のピンに直接結合する入力または出力
を持たない。
【０００４】したがって、ワン・チップの回路であるア
ーキテクチャーのもののみならず、チップの外部のいか
なる回路も電気的に得難い、比較的抵抗の無い手段で動
作可能な、内部のメモリのような設計が出来るセミ・カ
スタム・チップの使用が必要となる。
ーキテクチャーのもののみならず、チップの外部のいか
なる回路も電気的に得難い、比較的抵抗の無い手段で動
作可能な、内部のメモリのような設計が出来るセミ・カ
スタム・チップの使用が必要となる。
【０００５】更には、必要とされるチップはチップ上の
回路群の間の結合の工程を効率よく行なえ、それによっ
てチップに空間を与えるために用いるメモリを含む複合
回路の存在および密度の両方を最大にできるものであ
る。
回路群の間の結合の工程を効率よく行なえ、それによっ
てチップに空間を与えるために用いるメモリを含む複合
回路の存在および密度の両方を最大にできるものであ
る。
【０００６】現在、メモリのセミカスタムの設計は、メ
モリのアーキテクチャが有するワード長に著しく依存す
るので、メモリにセミカスタム・チップを用いることは
好ましくない。
モリのアーキテクチャが有するワード長に著しく依存す
るので、メモリにセミカスタム・チップを用いることは
好ましくない。
【０００７】ゲートの内部の接続のために要求される前
処理のゲートおよびメタライゼーションは、しばしばこ
のような複合回路で十分に有用な利用のための上記チッ
プの上で最良の状態とはならない。更に、メモリをこの
ようなセミカスタム・チップの複合回路に用いる場合、
チップ上で絶縁する必要があり、簡単ではない設計また
はプロトコルによって、メモリのチップのピンから入力
または出力のない時に決定されるべくメモリの高信頼性
を許容するために今まで存在していた。
処理のゲートおよびメタライゼーションは、しばしばこ
のような複合回路で十分に有用な利用のための上記チッ
プの上で最良の状態とはならない。更に、メモリをこの
ようなセミカスタム・チップの複合回路に用いる場合、
チップ上で絶縁する必要があり、簡単ではない設計また
はプロトコルによって、メモリのチップのピンから入力
または出力のない時に決定されるべくメモリの高信頼性
を許容するために今まで存在していた。
【０００８】本発明は上記課題を克服するために、メモ
リのセミカスタムの設計は、メモリのアーキテクチャが
有するワード長に著しく依存しても、メモリにセミカス
タム・チップを用いることができ、ゲートの内部の接続
のために要求される前処理のゲートおよびメタライゼー
ションが、複合回路でも十分に有効な利用のためにチッ
プの上で最良の状態となるワード長をプログラム可能な
メモリを提供することを目的とする。
リのセミカスタムの設計は、メモリのアーキテクチャが
有するワード長に著しく依存しても、メモリにセミカス
タム・チップを用いることができ、ゲートの内部の接続
のために要求される前処理のゲートおよびメタライゼー
ションが、複合回路でも十分に有効な利用のためにチッ
プの上で最良の状態となるワード長をプログラム可能な
メモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】すなわちこの発明は、ア
ドレス可能なメモリアレイと、上記メモリアレイと通信
するように上記アドレス可能なメモリアレイに結合した
複数のドライバと、複数のデータラインを具備するデー
タバスであって、上記複数のデータラインは上記複数の
ドライバの数と等しいか少ない予め定めた数であり、上
記複数のデータラインは予め定めたマップ機能に従って
上記複数のデータドライバに結合するものであって、上
記データバスはデータバスラインの数に等しい長さのビ
ットを有する選択したワード長に対応する形態であり、
上記予め定めたマッピング機能は上記データバスライン
へ上記複数のドライバをマッピングするデータバスとを
具備し、上記アドレス可能なメモリアレイは、上記選択
したワード長に従って上記メモリアレイと上記複数のド
ライバとの通信のために上記複数のドライバの予め定め
たマッピングを介して上記データバスラインに関連する
ことを特徴とする。
ドレス可能なメモリアレイと、上記メモリアレイと通信
するように上記アドレス可能なメモリアレイに結合した
複数のドライバと、複数のデータラインを具備するデー
タバスであって、上記複数のデータラインは上記複数の
ドライバの数と等しいか少ない予め定めた数であり、上
記複数のデータラインは予め定めたマップ機能に従って
上記複数のデータドライバに結合するものであって、上
記データバスはデータバスラインの数に等しい長さのビ
ットを有する選択したワード長に対応する形態であり、
上記予め定めたマッピング機能は上記データバスライン
へ上記複数のドライバをマッピングするデータバスとを
具備し、上記アドレス可能なメモリアレイは、上記選択
したワード長に従って上記メモリアレイと上記複数のド
ライバとの通信のために上記複数のドライバの予め定め
たマッピングを介して上記データバスラインに関連する
ことを特徴とする。
【００１０】
【作用】本発明は複数のコアセルから成る改良したＣＭ
ＯＳゲートアレイである。
ＯＳゲートアレイである。
【００１１】コアセルは、前処理のレイアウトまたは形
態において、コアセル内に配置した少なくとも１個のＰ
形素子および少なくとも１個のＮ形素子をそれぞれ含
む。複数のコアセルは、少なくとも２つのグループのア
レイまたはチップに配置される。
態において、コアセル内に配置した少なくとも１個のＰ
形素子および少なくとも１個のＮ形素子をそれぞれ含
む。複数のコアセルは、少なくとも２つのグループのア
レイまたはチップに配置される。
【００１２】２つのグループの１つは、チップ内に配置
されるので、その１つのグループ内のコアセルの内部の
形態は、２つのグループの他方のコアセル内の内部の形
態の鏡像である。
されるので、その１つのグループ内のコアセルの内部の
形態は、２つのグループの他方のコアセル内の内部の形
態の鏡像である。
【００１３】発明はまた、上述したように、ワード長が
プログラム可能なＣＭＯＳゲートアレイから成る。メモ
リは、アドレス可能なメモリアレイ、複数のドライバお
よびデータバスから成る。複数のドライバは、アドレス
可能なメモリに結合し、メモリアレイとの間で伝達を行
なう。データバスは、複数のドライバの数に等しいか、
または少ない予め定めた数のデータバスラインから成
る。複数のデータバスラインは、予め定めたメタルマス
クのマッピングに従って、複数のドライバに結合してい
る。データバスは、データバスラインに等しい数のビッ
ト長を有するワード長の関係に対応するマッピングに従
って形成する。
プログラム可能なＣＭＯＳゲートアレイから成る。メモ
リは、アドレス可能なメモリアレイ、複数のドライバお
よびデータバスから成る。複数のドライバは、アドレス
可能なメモリに結合し、メモリアレイとの間で伝達を行
なう。データバスは、複数のドライバの数に等しいか、
または少ない予め定めた数のデータバスラインから成
る。複数のデータバスラインは、予め定めたメタルマス
クのマッピングに従って、複数のドライバに結合してい
る。データバスは、データバスラインに等しい数のビッ
ト長を有するワード長の関係に対応するマッピングに従
って形成する。
【００１４】上述したように、メモリは、自己テスト回
路も含んでいる。この回路は、メモリに結合し、上記メ
モリ内の各位置のアドレスを発生するアドレスおよびデ
ータカウンタを備えており、発生したデータを対応する
アドレス位置に書込む。コントロール回路は、メモリに
結合して、アドレスとデータカウンタによって発生した
アドレスとデータに応答してメモリのリード／ライトサ
イクルを制御する。エラー検出回路は、メモリおよびア
ドレスとデータカウンタに結合し、メモリ（コントロー
ル回路の制御下のアドレスとデータカウンタから）に書
込まれたデータと、コントロール回路の制御に応じてメ
モリから読出したデータとを比較する。エラー検出回路
は、この比較によって見付けたエラーを検出し、それに
よってメモリの動作の内部のチェックを行なう。
路も含んでいる。この回路は、メモリに結合し、上記メ
モリ内の各位置のアドレスを発生するアドレスおよびデ
ータカウンタを備えており、発生したデータを対応する
アドレス位置に書込む。コントロール回路は、メモリに
結合して、アドレスとデータカウンタによって発生した
アドレスとデータに応答してメモリのリード／ライトサ
イクルを制御する。エラー検出回路は、メモリおよびア
ドレスとデータカウンタに結合し、メモリ（コントロー
ル回路の制御下のアドレスとデータカウンタから）に書
込まれたデータと、コントロール回路の制御に応じてメ
モリから読出したデータとを比較する。エラー検出回路
は、この比較によって見付けたエラーを検出し、それに
よってメモリの動作の内部のチェックを行なう。
【００１５】発明は、同一部材に同一番号を付与した以
下の図面を参照することにより、より理解できる。
下の図面を参照することにより、より理解できる。
【００１６】
【実施例】本発明およびその種々の実施例は、以下の各
図をもって図説する以下の説明によって理解できる。
図をもって図説する以下の説明によって理解できる。
【００１７】本発明は、ＣＭＯＳゲートアレイのチップ
の改良した設計であり、この回路は、予め定めたライン
（図１のライン18）について対称な鏡像を有するセミカ
スタムチップのＮ−およびＰ−チャンネルのトランジス
タを極めて柔軟に組識して配置している。
の改良した設計であり、この回路は、予め定めたライン
（図１のライン18）について対称な鏡像を有するセミカ
スタムチップのＮ−およびＰ−チャンネルのトランジス
タを極めて柔軟に組識して配置している。
【００１８】更に、上記ＣＭＯＳセミカスタムチップ
は、コアセルを集合的に形成するＮ−およびＰ−チャン
ネル素子を有している。コアセルの鏡像は、コアセルの
各ユニットを隣接して形成し、略線対称である。
は、コアセルを集合的に形成するＮ−およびＰ−チャン
ネル素子を有している。コアセルの鏡像は、コアセルの
各ユニットを隣接して形成し、略線対称である。
【００１９】本発明は、更にメモリのための設計を含む
もので、上記メモリによった仮定されるかまたは処理さ
れるワード長は確実な回路ユニットを選択的に接続する
ことにより適宜変更することのできるメモリである。こ
の設計は特にセミカスタムチップに適合され、この設計
は、カスタムチップに有利に使用でき、またはスタンダ
ードのチップでも同様である。
もので、上記メモリによった仮定されるかまたは処理さ
れるワード長は確実な回路ユニットを選択的に接続する
ことにより適宜変更することのできるメモリである。こ
の設計は特にセミカスタムチップに適合され、この設計
は、カスタムチップに有利に使用でき、またはスタンダ
ードのチップでも同様である。
【００２０】本発明は、更に、外部の回路から干渉する
ことなく、完全に自己テストを行なえるべきメモリの回
路の設計を含む。更にまた、このような設計は一般に有
用ではあるが、メモリが複合のチップの内部に配置さ
れ、いくつかの入力および出力のピン（たとえ全てのピ
ンでも）がこのような“オンチップ”のメモリと直接通
じることができる状態では、特に有用である。発明およ
びその種々の実施例は、図１を参照してより理解されよ
う。
ことなく、完全に自己テストを行なえるべきメモリの回
路の設計を含む。更にまた、このような設計は一般に有
用ではあるが、メモリが複合のチップの内部に配置さ
れ、いくつかの入力および出力のピン（たとえ全てのピ
ンでも）がこのような“オンチップ”のメモリと直接通
じることができる状態では、特に有用である。発明およ
びその種々の実施例は、図１を参照してより理解されよ
う。
【００２１】図１は、本発明に従って製造されたセミカ
スタムＣＭＯＳチップのレイアウトの概要を示す平面図
である。図示する実施例では、4000ゲートアレイのわず
かな部分を示している。アレイは、２つの領域に分割で
き、(1) アクテブ領域10と(2) ルーチング領域12であ
る。アクテブ領域10は、ロジック機能を行なうＣＭＯＳ
素子を含む。ルーチング領域12はロジック機能の内部接
続に用いる。メタライゼーションの２つの層は、相互接
続の目的に用いられる。メタライゼーションの第１の層
は、図１のＹ方向に添って示す。メタライゼーションの
第２の層は、それに直角なＸ方向である。図示する実施
例では、コアセルは、３入力ゲート14および２入力ゲー
ト16から成る。コアセルは、３入力ゲート14および２入
力ゲート16から成り、２入力ゲート16はライン18で略鏡
状に対称（以下鏡対称と記す）に折返している。図１に
示すように、第１の３入力ゲート14は、チップのエッジ
から始まりＰ−チャンネル素子20に続くＮ−チャンネル
素子22を特徴としている。対称なライン18の対向する側
は、一般に符号28で示すＮ−およびＰ−チャンネルの鏡
対称な３入力ゲートから成る、対称なＮ−チャンネル素
子24およびＰ−チャンネル素子26である。このようにし
て、ゲート28は、ゲート14の鏡像であり、対称で、２入
力ゲート16は、２入力ゲート30の鏡像である。
スタムＣＭＯＳチップのレイアウトの概要を示す平面図
である。図示する実施例では、4000ゲートアレイのわず
かな部分を示している。アレイは、２つの領域に分割で
き、(1) アクテブ領域10と(2) ルーチング領域12であ
る。アクテブ領域10は、ロジック機能を行なうＣＭＯＳ
素子を含む。ルーチング領域12はロジック機能の内部接
続に用いる。メタライゼーションの２つの層は、相互接
続の目的に用いられる。メタライゼーションの第１の層
は、図１のＹ方向に添って示す。メタライゼーションの
第２の層は、それに直角なＸ方向である。図示する実施
例では、コアセルは、３入力ゲート14および２入力ゲー
ト16から成る。コアセルは、３入力ゲート14および２入
力ゲート16から成り、２入力ゲート16はライン18で略鏡
状に対称（以下鏡対称と記す）に折返している。図１に
示すように、第１の３入力ゲート14は、チップのエッジ
から始まりＰ−チャンネル素子20に続くＮ−チャンネル
素子22を特徴としている。対称なライン18の対向する側
は、一般に符号28で示すＮ−およびＰ−チャンネルの鏡
対称な３入力ゲートから成る、対称なＮ−チャンネル素
子24およびＰ−チャンネル素子26である。このようにし
て、ゲート28は、ゲート14の鏡像であり、対称で、２入
力ゲート16は、２入力ゲート30の鏡像である。
【００２２】次の隣接するコアセルは、更に３ゲート入
力および２ゲート入力が、図１に示すように、Ｘ方向に
鏡対称で、Ｙ方向に繰返している。コアセルは、アクテ
ブ領域10のＹの長さに沿って対の手法で、鏡対称に繰返
して形成している。
力および２ゲート入力が、図１に示すように、Ｘ方向に
鏡対称で、Ｙ方向に繰返している。コアセルは、アクテ
ブ領域10のＹの長さに沿って対の手法で、鏡対称に繰返
して形成している。
【００２３】チップの対称性は、図１の２−２線に沿う
断面図である図２を参照すると、より理解することがで
きる。一般に参照符号32で表示した半導体基板は、浅い
Ｎ−のドープである。Ｎ−チャンネル素子22は、大き
く、浅くＰ形ドープを行なった、ウェル34のデポジット
によって基板32内に形成し、そこはソース42およびドレ
イン44として用いる。ふたつの著しくＮ形をドープした
領域をデポジットしている。導電ゲート46は、ソース42
とドレイン44の間のＰ形ドープのチャンネルの上にデポ
ジットしている。
断面図である図２を参照すると、より理解することがで
きる。一般に参照符号32で表示した半導体基板は、浅い
Ｎ−のドープである。Ｎ−チャンネル素子22は、大き
く、浅くＰ形ドープを行なった、ウェル34のデポジット
によって基板32内に形成し、そこはソース42およびドレ
イン44として用いる。ふたつの著しくＮ形をドープした
領域をデポジットしている。導電ゲート46は、ソース42
とドレイン44の間のＰ形ドープのチャンネルの上にデポ
ジットしている。
【００２４】同様に、Ｐ形チャンネル素子20は、Ｎ形を
ドープしたチャンネルの上に配置された導通ゲート40の
間に設けた、著しくＰ形をドープしたソース36とドレイ
ン38から成る。次に隣接する素子24と26は、平面18に関
して鏡対称に製造する。Ｐ−チャンネル素子26は、浅い
Ｎ形ドープのチャンネルに被せた、Ｐ形ドープのソース
56とドレイン58と導通ゲート60から成る。素子26は、し
たがって、素子20の正確な鏡像である。同様に、Ｎチャ
ンネル素子24は、Ｎチャンネル素子22の鏡像であり、導
通ゲート52によって分割された、ソース48とドレイン50
を有するＰ形ウェル内に配置される。絶縁酸化物の付加
的な層およびメタライゼーションは、簡単かつ明瞭にす
る目的のため、図２の断面図、図１の平面図では省略し
ている。図２に示すトランジスタ20、22、24、および26
は、軸61、62、63および64に関して90°回転している。
これは、トランジスタの詳細な構造を示し、そしてＹ軸
（平面18で与えられる）に関して鏡対称に図示するため
になされた。
ドープしたチャンネルの上に配置された導通ゲート40の
間に設けた、著しくＰ形をドープしたソース36とドレイ
ン38から成る。次に隣接する素子24と26は、平面18に関
して鏡対称に製造する。Ｐ−チャンネル素子26は、浅い
Ｎ形ドープのチャンネルに被せた、Ｐ形ドープのソース
56とドレイン58と導通ゲート60から成る。素子26は、し
たがって、素子20の正確な鏡像である。同様に、Ｎチャ
ンネル素子24は、Ｎチャンネル素子22の鏡像であり、導
通ゲート52によって分割された、ソース48とドレイン50
を有するＰ形ウェル内に配置される。絶縁酸化物の付加
的な層およびメタライゼーションは、簡単かつ明瞭にす
る目的のため、図２の断面図、図１の平面図では省略し
ている。図２に示すトランジスタ20、22、24、および26
は、軸61、62、63および64に関して90°回転している。
これは、トランジスタの詳細な構造を示し、そしてＹ軸
（平面18で与えられる）に関して鏡対称に図示するため
になされた。
【００２５】このようにして、最良の説明、図１の平面
図の最良の図示、基板32内のＰ−およびＮ−チャンネル
素子のレイアウトは、Ｙ軸（平面18で与えられる）に関
して鏡対称になる。鏡対称は、またＸ軸に関してコアセ
ルの１／２の移動を与える。言い返れば、３入力ゲート
14および２入力ゲート16の構造は、また２入力ゲート62
と３入力ゲート64の鏡像のような対称な対であり、もし
一方がコアセルの半分を介して、Ｙ方向に対称にＸ平面
に位置すると、この場合、一方は、３入力ゲート素子67
を飛び越える。この鏡対称の容易さは、チップからのデ
ータの出力を容易にする。たとえば、データが、シフト
レジスタからロジック演算ユニット（ＡＬＵ）を介し
て、他のシフトレジスタへパラレルに出力されるとす
る。このようなシフトレジスタが配置されたチップの仮
想入力はコアセルの底部（図１参照）である。データ
は、このようにしてセルの底部の入力から頂部の出力へ
流れ出す。クロックのような制御信号は、データの流れ
に直交する。他の論理データの流れは、チップを交差し
て上方へ移動する代わりに、下方へ移動する。
図の最良の図示、基板32内のＰ−およびＮ−チャンネル
素子のレイアウトは、Ｙ軸（平面18で与えられる）に関
して鏡対称になる。鏡対称は、またＸ軸に関してコアセ
ルの１／２の移動を与える。言い返れば、３入力ゲート
14および２入力ゲート16の構造は、また２入力ゲート62
と３入力ゲート64の鏡像のような対称な対であり、もし
一方がコアセルの半分を介して、Ｙ方向に対称にＸ平面
に位置すると、この場合、一方は、３入力ゲート素子67
を飛び越える。この鏡対称の容易さは、チップからのデ
ータの出力を容易にする。たとえば、データが、シフト
レジスタからロジック演算ユニット（ＡＬＵ）を介し
て、他のシフトレジスタへパラレルに出力されるとす
る。このようなシフトレジスタが配置されたチップの仮
想入力はコアセルの底部（図１参照）である。データ
は、このようにしてセルの底部の入力から頂部の出力へ
流れ出す。クロックのような制御信号は、データの流れ
に直交する。他の論理データの流れは、チップを交差し
て上方へ移動する代わりに、下方へ移動する。
【００２６】従来技術では、セミカスタムチップ内のこ
のようなデータの逆の流れは、ゲートアレイの設計の努
力を倍化する。しかしながら、発明によれば、鏡のコア
セルの対称性により、任意の与えられたロジック機能の
ためのＹ軸の上方または下方へのデータの流れ、および
Ｘ軸に並行な線の鏡対称な平面に交差する簡単な移送
は、データの流れの反転を設計の努力を重ねることなく
提供できる。この結果、技術者のレイアウト時間を実質
的に減少できる。
のようなデータの逆の流れは、ゲートアレイの設計の努
力を倍化する。しかしながら、発明によれば、鏡のコア
セルの対称性により、任意の与えられたロジック機能の
ためのＹ軸の上方または下方へのデータの流れ、および
Ｘ軸に並行な線の鏡対称な平面に交差する簡単な移送
は、データの流れの反転を設計の努力を重ねることなく
提供できる。この結果、技術者のレイアウト時間を実質
的に減少できる。
【００２７】実際、セミカスタムゲートアレイでは、特
に大形のアレイでは、経済的なレイアウトは、内部接続
ゲートでは達成できず、内部接続ロジック機能である。
それらのロジック機能は、設計者の“セルのライブラ
リ”を含む。複数のセルの設計からなる。このようなセ
ルのライブラリは、実際は、ゲートアレイおよびパワー
バスの基本的な形に従い、メモリに記憶されて自動的に
進められ、そのセルライブラリからロジック機能を取出
しコンピュータの設計手法の援助で出力される。このよ
うなロジック機能は、大きなカウンタ、ＡＬＵ、マルチ
プレクサ等を含む。たとえば、500 の桁のゲートのセル
からなるロジック機能が４Ｋのゲートアレイの為である
ことは常識とは言えない。
に大形のアレイでは、経済的なレイアウトは、内部接続
ゲートでは達成できず、内部接続ロジック機能である。
それらのロジック機能は、設計者の“セルのライブラ
リ”を含む。複数のセルの設計からなる。このようなセ
ルのライブラリは、実際は、ゲートアレイおよびパワー
バスの基本的な形に従い、メモリに記憶されて自動的に
進められ、そのセルライブラリからロジック機能を取出
しコンピュータの設計手法の援助で出力される。このよ
うなロジック機能は、大きなカウンタ、ＡＬＵ、マルチ
プレクサ等を含む。たとえば、500 の桁のゲートのセル
からなるロジック機能が４Ｋのゲートアレイの為である
ことは常識とは言えない。
【００２８】なぜならば、セミカスタムゲートアレイの
設計は、個々のトランジスタの接続によってなされるも
のではなく、高度のロジック機能の接続によってなさ
れ、コアエレメントの対称性は、このような設計を達成
する問題を容易ならしめる。特にＡＬＵのレイアウトで
は、ＡＬＵセルの底部に入力、頂部に出力を有する。結
局、隣接するロジック機能は、また底部に入力、頂部に
出力を有する。もし、チップ内の回路が、固有の鏡対称
性をしていなければ、同一のセルに２つのレイアウトの
種類が必要となり、１つは底部から頂部への信号の流れ
であり、他方は、頂部から底部への信号の流れである。
左右の種類もまた要求される。データの流れおよび逆の
データの流れに関する、設計の自由度は、上述のよう
に、１つはＸ方向に添ってコアセルの鏡対称に移動し、
もう１つはＹ方向に添って、コアセルの半分を置き変え
た後で移動して、Ｐ／Ｎ、Ｎ／Ｐ構造の鏡対称性を極め
て容易にする。
設計は、個々のトランジスタの接続によってなされるも
のではなく、高度のロジック機能の接続によってなさ
れ、コアエレメントの対称性は、このような設計を達成
する問題を容易ならしめる。特にＡＬＵのレイアウトで
は、ＡＬＵセルの底部に入力、頂部に出力を有する。結
局、隣接するロジック機能は、また底部に入力、頂部に
出力を有する。もし、チップ内の回路が、固有の鏡対称
性をしていなければ、同一のセルに２つのレイアウトの
種類が必要となり、１つは底部から頂部への信号の流れ
であり、他方は、頂部から底部への信号の流れである。
左右の種類もまた要求される。データの流れおよび逆の
データの流れに関する、設計の自由度は、上述のよう
に、１つはＸ方向に添ってコアセルの鏡対称に移動し、
もう１つはＹ方向に添って、コアセルの半分を置き変え
た後で移動して、Ｐ／Ｎ、Ｎ／Ｐ構造の鏡対称性を極め
て容易にする。
【００２９】最良の実施例では、基板32は、16ビットワ
ードに適合して設計している。とはいえ、２つのゲート
のロウだけを、最良の実施例の、図１では示している
（１つのロウは、Ｐ−チャンネル素子20によって規定さ
れ、Ｎ−チャンネル素子22に隣接し、各Ｎ−チャンネル
素子24およびＰ−チャンネル素子26も同様である）の
で、半分のチップは16ビットの構造に適合し、ここに加
えて素子の特別な制御信号に適合する２つの特別なロウ
である18ロウの幅である。一般に、チップ上へのＹ方向
のデータの流れは、素子の18またはその半分のロウを用
い、そしてチップを交差するＸ方向への移動も18ロウで
組識される他の半分を用いる。したがって、入力は、一
般にチップの底部のＹ方向によって与えられ、チップの
頂部が出力で、コントロール信号はデータの流れに直角
となる。この形式のデータの流れは、鏡対称のロウを用
いることによって、特に容易であり、図１、図２に関し
て特に説明している。
ードに適合して設計している。とはいえ、２つのゲート
のロウだけを、最良の実施例の、図１では示している
（１つのロウは、Ｐ−チャンネル素子20によって規定さ
れ、Ｎ−チャンネル素子22に隣接し、各Ｎ−チャンネル
素子24およびＰ−チャンネル素子26も同様である）の
で、半分のチップは16ビットの構造に適合し、ここに加
えて素子の特別な制御信号に適合する２つの特別なロウ
である18ロウの幅である。一般に、チップ上へのＹ方向
のデータの流れは、素子の18またはその半分のロウを用
い、そしてチップを交差するＸ方向への移動も18ロウで
組識される他の半分を用いる。したがって、入力は、一
般にチップの底部のＹ方向によって与えられ、チップの
頂部が出力で、コントロール信号はデータの流れに直角
となる。この形式のデータの流れは、鏡対称のロウを用
いることによって、特に容易であり、図１、図２に関し
て特に説明している。
【００３０】ゲートアレイおよびセミカスタムチップ
は、寸法を増加させるので、システムロジック設計の大
きな部分は、大規模集積回路（ＬＳＩ）となる。小容量
のオンチップメモリでも、このようにゲートアレイの有
効な利用を実質的に減らし、極めて多くのＬＳＩチップ
のような数のピンを駆動する。たとえば、4000ゲート以
上で、約1000だけを用いることは非常識ではなく、なぜ
ならば、チップから離れてメモリを提供する必要があ
る。この様にして、ゲートアレイ自体にメモリを内蔵す
ることが、極めて望まれていた。
は、寸法を増加させるので、システムロジック設計の大
きな部分は、大規模集積回路（ＬＳＩ）となる。小容量
のオンチップメモリでも、このようにゲートアレイの有
効な利用を実質的に減らし、極めて多くのＬＳＩチップ
のような数のピンを駆動する。たとえば、4000ゲート以
上で、約1000だけを用いることは非常識ではなく、なぜ
ならば、チップから離れてメモリを提供する必要があ
る。この様にして、ゲートアレイ自体にメモリを内蔵す
ることが、極めて望まれていた。
【００３１】ゲートアレイにメモリを内蔵することに関
連して、少なくとも２つの問題がある。第１は、ゲート
アレイの設計者が、メモリの究極の応用について、予め
定めたアイデアを持ち合せていないこと、このためメモ
リのテストが不可能である。第２に、オンチップメモリ
のゲートアレイのシステムが８ビット、16ビットあるい
は32ビットのシステムで動作することは許されない。こ
のようにして、それらの困難性の結果、本発明によって
工夫したメモリの設計のワード長は、単一のロジック機
能にレイアウトして、メタライゼーションを選択的にデ
ポジットすることによりプログラム可能である。以下の
記述により、余分な回路エレメントは、メタルマスクを
選択することによって、ワード長のプログラムが可能な
メモリに用いることが明らかになろう。
連して、少なくとも２つの問題がある。第１は、ゲート
アレイの設計者が、メモリの究極の応用について、予め
定めたアイデアを持ち合せていないこと、このためメモ
リのテストが不可能である。第２に、オンチップメモリ
のゲートアレイのシステムが８ビット、16ビットあるい
は32ビットのシステムで動作することは許されない。こ
のようにして、それらの困難性の結果、本発明によって
工夫したメモリの設計のワード長は、単一のロジック機
能にレイアウトして、メタライゼーションを選択的にデ
ポジットすることによりプログラム可能である。以下の
記述により、余分な回路エレメントは、メタルマスクを
選択することによって、ワード長のプログラムが可能な
メモリに用いることが明らかになろう。
【００３２】図３は、ワーザ長がプログラム可能なメモ
リのブロックを示している。
リのブロックを示している。
【００３３】ランダムアクセスメモリ70は、図５、図６
乃至図８に、それぞれ概要を示す、Ｘアドレスデコーダ
72、およびＹアドレスデコーダ74の手段によってアクセ
スされる。４つのアドレス入力Ａ０−Ａ３は、図５に関
して概要を述べたロジックシンセサイズド回路を介して
デコードされ、メモリ70のロウの１つをアクセスする。
乃至図８に、それぞれ概要を示す、Ｘアドレスデコーダ
72、およびＹアドレスデコーダ74の手段によってアクセ
スされる。４つのアドレス入力Ａ０−Ａ３は、図５に関
して概要を述べたロジックシンセサイズド回路を介して
デコードされ、メモリ70のロウの１つをアクセスする。
【００３４】Ｙアドレスデコーダ74は、32のリード／ラ
イト双方向ドライバ76の８つのグループの１つをアクセ
スするのに用いる、入力Ａ４−Ａ６を有する３−８デコ
ーダである。図１に関連して、概要を述べた、32のリー
ド／ライト双方向ドライバ76は、メモリ70をアクセスし
たカラムの選択に用いる。
イト双方向ドライバ76の８つのグループの１つをアクセ
スするのに用いる、入力Ａ４−Ａ６を有する３−８デコ
ーダである。図１に関連して、概要を述べた、32のリー
ド／ライト双方向ドライバ76は、メモリ70をアクセスし
たカラムの選択に用いる。
【００３５】しかしながら、図４において、先ずメモリ
70の単一のメモリセル78が詳述される。メモリセル78
は、第１のラッチ回路80および第２のラッチ回路82を使
用した、従来の６トランジスタのスタティクラムセルで
ある。したがって、メモリセル78は、２ビットを記憶可
能である。以下ラッチ回路80を考察する。ラッチ回路80
は、ロウアドレスライン88によって制御される、２つの
全く同一なスイッチングトランジスタ84および86を介し
て、アクセスされる。ラッチ80の入力および出力は、信
号Ｂで代表するカラムライン90および下記（１）式で表
される反転信号で代表するカラムライン92によって与え
られる。
70の単一のメモリセル78が詳述される。メモリセル78
は、第１のラッチ回路80および第２のラッチ回路82を使
用した、従来の６トランジスタのスタティクラムセルで
ある。したがって、メモリセル78は、２ビットを記憶可
能である。以下ラッチ回路80を考察する。ラッチ回路80
は、ロウアドレスライン88によって制御される、２つの
全く同一なスイッチングトランジスタ84および86を介し
て、アクセスされる。ラッチ80の入力および出力は、信
号Ｂで代表するカラムライン90および下記（１）式で表
される反転信号で代表するカラムライン92によって与え
られる。
【００３６】
【数１】 このようにして、もしロウアドレスライン88がアクテブ
ロウになると、アクセス素子84および86は、導通し、そ
れによってライン90および92にそれぞれビットとその反
転信号の書込を許容し、そしてラッチ80にも書込む。ビ
ットは、ラッチ80内に記憶され、同様のアクセス素子84
および86によって読出される。素子84および86は、図示
する実施例ではＮチャンネル基板におけるスイッチング
時間をいくらか速くしたＰチャンネルトランジスタであ
る。ＣＭＯＳ工程は、メモリの製造を一般的なロジック
機能よりも最適化し、Ｎチャンネルトランジスタは、好
ましいトランジスタの極性である。ラッチ82は、アドレ
ス入力線98と結合するアクセストランジスタ94および96
と同様に提供される。したがってラッチ82は、その出力
はカラムライン90−92に結合し、全く同様の手法で動作
する。
ロウになると、アクセス素子84および86は、導通し、そ
れによってライン90および92にそれぞれビットとその反
転信号の書込を許容し、そしてラッチ80にも書込む。ビ
ットは、ラッチ80内に記憶され、同様のアクセス素子84
および86によって読出される。素子84および86は、図示
する実施例ではＮチャンネル基板におけるスイッチング
時間をいくらか速くしたＰチャンネルトランジスタであ
る。ＣＭＯＳ工程は、メモリの製造を一般的なロジック
機能よりも最適化し、Ｎチャンネルトランジスタは、好
ましいトランジスタの極性である。ラッチ82は、アドレ
ス入力線98と結合するアクセストランジスタ94および96
と同様に提供される。したがってラッチ82は、その出力
はカラムライン90−92に結合し、全く同様の手法で動作
する。
【００３７】図５は、図３のＸアドレスデコーダ72の概
要を示したものである。４つの入力アドレスＡ０−Ａ３
はインバータ108 −114 の入力100 −106 へ与えられ
る。それらのインバータの出力は、再びインバータ116
−122 で反転し、そしてアドレスおよび、その反転信号
は、ＮＡＮＤ／ＮＯＲロジックの組合せの入力に与え
る。たとえば０番目のビットを考える。ＮＡＮＤゲート
124 および126 は、ＮＯＲゲート128 の入力に結合した
出力を有する。ＮＯＲゲート128 の出力は、再び反転
し、０番目の桁のロウラインＸＯへ与える。ＮＡＮＤゲ
ート124 の入力は、それぞれインバータ112 および114
からの信号Ａ２およびＡ３である。したがって、ＮＡＮ
Ｄゲート124 の出力は、両入力が共に真でなければ常に
真であり、共に真であれば否である。ＮＡＮＤゲート12
6 も同様に、それぞれインバータ108 および110 から入
力Ａ０およびＡ１を与えられる。ＮＡＮＤゲート126 の
出力は、同様に、両入力が共に真でなければ常に真であ
り、共に真であれば否である。ＮＡＮＤゲート124 およ
び126 の出力は、このようにしてＮＯＲゲート128 の入
力に結合する。ＮＯＲゲート128 の出力は、両入力が共
に否でなければ常に否であり、共に否であれば出力は真
である。それ故ＮＯＲゲート128 の出力は、ＡＯ−Ａ３
がそれぞれ否の場合にのみ真となる。言替えれば、Ｘデ
コーダ72からアドレス000 が与えられた時、ＮＯＲゲー
ト128 は、インバータ130 で再度反転した真の出力とな
り、そして図４に関して述べたようにライン88であるア
ドレスラインを駆動し、メモリセルに対応するロウをア
クセスする。それとは別に、ＮＯＲゲート128 の出力
は、それ以外の全ての時は否である。
要を示したものである。４つの入力アドレスＡ０−Ａ３
はインバータ108 −114 の入力100 −106 へ与えられ
る。それらのインバータの出力は、再びインバータ116
−122 で反転し、そしてアドレスおよび、その反転信号
は、ＮＡＮＤ／ＮＯＲロジックの組合せの入力に与え
る。たとえば０番目のビットを考える。ＮＡＮＤゲート
124 および126 は、ＮＯＲゲート128 の入力に結合した
出力を有する。ＮＯＲゲート128 の出力は、再び反転
し、０番目の桁のロウラインＸＯへ与える。ＮＡＮＤゲ
ート124 の入力は、それぞれインバータ112 および114
からの信号Ａ２およびＡ３である。したがって、ＮＡＮ
Ｄゲート124 の出力は、両入力が共に真でなければ常に
真であり、共に真であれば否である。ＮＡＮＤゲート12
6 も同様に、それぞれインバータ108 および110 から入
力Ａ０およびＡ１を与えられる。ＮＡＮＤゲート126 の
出力は、同様に、両入力が共に真でなければ常に真であ
り、共に真であれば否である。ＮＡＮＤゲート124 およ
び126 の出力は、このようにしてＮＯＲゲート128 の入
力に結合する。ＮＯＲゲート128 の出力は、両入力が共
に否でなければ常に否であり、共に否であれば出力は真
である。それ故ＮＯＲゲート128 の出力は、ＡＯ−Ａ３
がそれぞれ否の場合にのみ真となる。言替えれば、Ｘデ
コーダ72からアドレス000 が与えられた時、ＮＯＲゲー
ト128 は、インバータ130 で再度反転した真の出力とな
り、そして図４に関して述べたようにライン88であるア
ドレスラインを駆動し、メモリセルに対応するロウをア
クセスする。それとは別に、ＮＯＲゲート128 の出力
は、それ以外の全ての時は否である。
【００３８】図５に示す、それぞれ他のＮＯＲゲート
も、それぞれに対応するＮＡＮＤゲートと共に、同様に
解析でき、同様にＸアドレスデコーダ72の入力100 −10
6 によって与えられる各４ビットアドレスに対応してす
る１つだけをアクティブロウとする16の選択可能なロウ
ラインを備えるＮＯＲゲート（およびＮＯＲゲート128
のように）の出力132 の結果から作製することができ
る。
も、それぞれに対応するＮＡＮＤゲートと共に、同様に
解析でき、同様にＸアドレスデコーダ72の入力100 −10
6 によって与えられる各４ビットアドレスに対応してす
る１つだけをアクティブロウとする16の選択可能なロウ
ラインを備えるＮＯＲゲート（およびＮＯＲゲート128
のように）の出力132 の結果から作製することができ
る。
【００３９】図６は、Ｙアドレスデコーダ74のブロック
図で、８ビットワード長のデコードを行なう。Ｙアドレ
スは、信号Ａ４−Ａ６から成り、インバータ140 −144
の入力134 −138 に結合している。更に、インバータ14
0 −144 の出力は、また対応するインバータ146 −150
の入力に結合している。信号Ａ４−Ａ６およびこれらＡ
４−Ａ６の反転信号は、選択的に作製され、ＮＡＮＤゲ
ート152 の入力に供給される。図６の最も低位のＮＡＮ
Ｄゲートについて考えると、インバータ140 −150 の出
力の６つの信号から選んだ３つの選択的な入力である。
ＮＡＮＤゲート152 の場合は、その入力は、下記
（２）、（３）および（４）式で表される信号Ａ４、Ａ
５およびＡ６のそれぞれの反転信号である。
図で、８ビットワード長のデコードを行なう。Ｙアドレ
スは、信号Ａ４−Ａ６から成り、インバータ140 −144
の入力134 −138 に結合している。更に、インバータ14
0 −144 の出力は、また対応するインバータ146 −150
の入力に結合している。信号Ａ４−Ａ６およびこれらＡ
４−Ａ６の反転信号は、選択的に作製され、ＮＡＮＤゲ
ート152 の入力に供給される。図６の最も低位のＮＡＮ
Ｄゲートについて考えると、インバータ140 −150 の出
力の６つの信号から選んだ３つの選択的な入力である。
ＮＡＮＤゲート152 の場合は、その入力は、下記
（２）、（３）および（４）式で表される信号Ａ４、Ａ
５およびＡ６のそれぞれの反転信号である。
【００４０】
【数２】
【００４１】
【数３】
【００４２】
【数４】 ＮＡＮＤゲート152 の出力は、各その入力が真でなけれ
ば常に真であり、真の場合は否である。それ故、ＮＡＮ
Ｄゲート152 の出力は、Ｙアドレスが000 の時にのみ否
となる。ＮＡＮＤゲート152 の出力は、インバータ154
の入力として与えられ、32のリード／ライト双方向ドラ
イバ76の４つのグループに対応するＹアドレス入力とし
て反転したロジック信号を与える。
ば常に真であり、真の場合は否である。それ故、ＮＡＮ
Ｄゲート152 の出力は、Ｙアドレスが000 の時にのみ否
となる。ＮＡＮＤゲート152 の出力は、インバータ154
の入力として与えられ、32のリード／ライト双方向ドラ
イバ76の４つのグループに対応するＹアドレス入力とし
て反転したロジック信号を与える。
【００４３】図７は、16ビットワード長のデコードを行
なうように、Ｙアドレスデコーダの一部を変更したブロ
ック図である。インバータ144 および150 の入力は、そ
れらの出力が真の時は、否である。この理由は、全ての
ＮＡＮＤゲートの１つの入力は真の為である。この理由
は、Ｙ出力の変化にある。Ｙ０とＹ４は、同時に真であ
る。同様にＹ１とＹ５、Ｙ２とＹ６、Ｙ３とＹ７も真と
なる。このようにして、８つのグループの、32のリード
／ライト双方向ドライバ76をアクセスする。
なうように、Ｙアドレスデコーダの一部を変更したブロ
ック図である。インバータ144 および150 の入力は、そ
れらの出力が真の時は、否である。この理由は、全ての
ＮＡＮＤゲートの１つの入力は真の為である。この理由
は、Ｙ出力の変化にある。Ｙ０とＹ４は、同時に真であ
る。同様にＹ１とＹ５、Ｙ２とＹ６、Ｙ３とＹ７も真と
なる。このようにして、８つのグループの、32のリード
／ライト双方向ドライバ76をアクセスする。
【００４４】図８は、32ビットワード長のデコードを行
なうように、Ｙアドレスデコーダの一部を変更したブロ
ック図である。インバータ144 、150 、142 および148
の入力は、出力を真とするように接地される。この理由
は、全てのＮＡＮＤゲートの２つの入力は真の為であ
る。この理由は、Ｙ出力の２倍の変化にある。このよう
にして、全ての偶数の番号のＹ出力は、同時に真とな
り、そして同様に全ての奇数の番号のＹ出力も、同時に
真となる。このようにして、16のグループの、32のリー
ド／ライト双方向ドライバ76をアクセスする。
なうように、Ｙアドレスデコーダの一部を変更したブロ
ック図である。インバータ144 、150 、142 および148
の入力は、出力を真とするように接地される。この理由
は、全てのＮＡＮＤゲートの２つの入力は真の為であ
る。この理由は、Ｙ出力の２倍の変化にある。このよう
にして、全ての偶数の番号のＹ出力は、同時に真とな
り、そして同様に全ての奇数の番号のＹ出力も、同時に
真となる。このようにして、16のグループの、32のリー
ド／ライト双方向ドライバ76をアクセスする。
【００４５】以下に述べるように、このことは、メモリ
70のアクセスしたロウから、ワードの選択可能な長さ
（すなわち８、16または32ビット）の選択を許容する。
ワードのビット長は、したがって“プログラム可能”と
なる。
70のアクセスしたロウから、ワードの選択可能な長さ
（すなわち８、16または32ビット）の選択を許容する。
ワードのビット長は、したがって“プログラム可能”と
なる。
【００４６】メモリ70のアクセスは図９を参照すること
により理解できるもので、１つの32リード／ライト素子
76について示している。データビットＤ０は、データ入
力バスからインバータ158 の入力156 へ与えられる。ビ
ットＤ０は、３値インバータ160 の入力へ与えられる。
インバータ158 の出力は、同様に、第２の３値インバー
タ162 の入力に結合している。３値インバータ160 の出
力は、図４に示すライン 92 のように、メモリセルの対
応するカラムラインに結合し、下記（５）式で表される
ビットを代表する。
により理解できるもので、１つの32リード／ライト素子
76について示している。データビットＤ０は、データ入
力バスからインバータ158 の入力156 へ与えられる。ビ
ットＤ０は、３値インバータ160 の入力へ与えられる。
インバータ158 の出力は、同様に、第２の３値インバー
タ162 の入力に結合している。３値インバータ160 の出
力は、図４に示すライン 92 のように、メモリセルの対
応するカラムラインに結合し、下記（５）式で表される
ビットを代表する。
【００４７】
【数５】 ３値インバータ162 の出力は、図４のメモリセルのライ
ン90のように、同様にカラムラインに結合したビットＢ
０である。３値インバータ160 と162 の64の対は、メモ
リ70の、64カラムに適応する32の双方向ドライバ76に分
配して設けられる。
ン90のように、同様にカラムラインに結合したビットＢ
０である。３値インバータ160 と162 の64の対は、メモ
リ70の、64カラムに適応する32の双方向ドライバ76に分
配して設けられる。
【００４８】３値インバータ160 および162 は、図６の
インバータ154 の出力のように、Ｙアドレスデコーダ 7
4 からのアドレス出力によって制御される。３値インバ
ータ160 および162 は、また下記（６）式で表されるリ
ード／ライト信号によって制御される。
インバータ154 の出力のように、Ｙアドレスデコーダ 7
4 からのアドレス出力によって制御される。３値インバ
ータ160 および162 は、また下記（６）式で表されるリ
ード／ライト信号によって制御される。
【００４９】
【数６】 リード／ライト回路セルの特別のアドレスは、Ｙアドレ
スデコーダ74から、リード／ライト回路76へ入力される
適正なアドレスによって選択される。たとえば、インバ
ータ154 の出力の信号Ｙ０はＮＡＮＤゲート 166のアド
レス入力164 へ供給される。ＮＡＮＤゲート166 への他
の入力168 は、上記（６）式の信号であり、ＮＡＮＤゲ
ート166 の出力もまた、インバータ160 および162 のロ
ウイネーブル入力およびインバータ170 の入力に結合し
ている。インバータ170 の出力もまた、インバータ160
および162 のハイイネーブル入力に結合している。ＮＡ
ＮＤゲート166 の出力が否の間は、３値インバータ160
および162 は、イネーブルになり、それらの入力の反転
に等しい出力となり、別の場合はフロートである。それ
故に、もしリード／ライトセル76が真の入力164 によっ
て選択され、そしてリード／ライト信号がアクテブなら
ば、ＮＡＮＤゲート166 の出力は否となり、それによっ
て３値インバータ160 および162 をイネーブルする。入
力156 によって与えられるデータビットＤ０は、ビット
Ｂ０および上記（５）式のビットとしてメモリ70内に書
込まれる。もしデータが読出されると、入力168 は否と
なり、３値インバータ160 および162 をフロートする。
しかしながら、ライン80はインバータ174 の入力172 に
結合してる。インバータ174 の出力もまた、３値インバ
ータ176 の入力に結合している。３値インバータ176 の
ハイイネーブル入力は、入力164 （ロウイネーブル入
力もまたインバータ178 から与えられる下記（７）式で
表される信号に結合している）で信号Ｙｉに結合してい
る。
スデコーダ74から、リード／ライト回路76へ入力される
適正なアドレスによって選択される。たとえば、インバ
ータ154 の出力の信号Ｙ０はＮＡＮＤゲート 166のアド
レス入力164 へ供給される。ＮＡＮＤゲート166 への他
の入力168 は、上記（６）式の信号であり、ＮＡＮＤゲ
ート166 の出力もまた、インバータ160 および162 のロ
ウイネーブル入力およびインバータ170 の入力に結合し
ている。インバータ170 の出力もまた、インバータ160
および162 のハイイネーブル入力に結合している。ＮＡ
ＮＤゲート166 の出力が否の間は、３値インバータ160
および162 は、イネーブルになり、それらの入力の反転
に等しい出力となり、別の場合はフロートである。それ
故に、もしリード／ライトセル76が真の入力164 によっ
て選択され、そしてリード／ライト信号がアクテブなら
ば、ＮＡＮＤゲート166 の出力は否となり、それによっ
て３値インバータ160 および162 をイネーブルする。入
力156 によって与えられるデータビットＤ０は、ビット
Ｂ０および上記（５）式のビットとしてメモリ70内に書
込まれる。もしデータが読出されると、入力168 は否と
なり、３値インバータ160 および162 をフロートする。
しかしながら、ライン80はインバータ174 の入力172 に
結合してる。インバータ174 の出力もまた、３値インバ
ータ176 の入力に結合している。３値インバータ176 の
ハイイネーブル入力は、入力164 （ロウイネーブル入
力もまたインバータ178 から与えられる下記（７）式で
表される信号に結合している）で信号Ｙｉに結合してい
る。
【００５０】
【数７】 それ故に、アドレスされたリード／ライトセル76のリー
ドモードの間は、３値インバータ160 および162 はフロ
ートになり、Ｂ０入力172 でアドレスされたデータは、
出力ビットＱ０として３値インバータ176 の出力180 に
与えられる。したがって、アドレスＹｉが真の時はＱ０
がイネーブルされ、その出力は、Ｙアドレスデコーダに
よってアクセスされたメモリセルに含まれるか、リード
／ライト信号の状態に応じたＤ０入力のデータである。
ドモードの間は、３値インバータ160 および162 はフロ
ートになり、Ｂ０入力172 でアドレスされたデータは、
出力ビットＱ０として３値インバータ176 の出力180 に
与えられる。したがって、アドレスＹｉが真の時はＱ０
がイネーブルされ、その出力は、Ｙアドレスデコーダに
よってアクセスされたメモリセルに含まれるか、リード
／ライト信号の状態に応じたＤ０入力のデータである。
【００５１】図９は、３値インバータ160 、162 および
176 に対応して、同様なインバータおよび３値インバー
タの対を示している。それらの動作は信号Ｙおよび上記
（６）式に関して、次の隣接する下記（８）式で表され
るカラムラインおよびＢ１に結合した、対応する３値イ
ンバータを除いて全く同一の形態である。
176 に対応して、同様なインバータおよび３値インバー
タの対を示している。それらの動作は信号Ｙおよび上記
（６）式に関して、次の隣接する下記（８）式で表され
るカラムラインおよびＢ１に結合した、対応する３値イ
ンバータを除いて全く同一の形態である。
【００５２】
【数８】 それ故に、入力164 における信号アドレスＹｉは、選択
した２つのビットに同時に与えられる。図６は、さらな
る接続を図解し、各ＹｉアドレスＹ０−Ｙ７は、４つの
グループの双方向ドライバ76に同時に結合している。そ
れ故に、各Ｙｉアドレス（図７の信号Ｙｉ）信号は、
（６）式の信号の状態に応じて、８ビットの書込みまた
は読出しを為さしめる。
した２つのビットに同時に与えられる。図６は、さらな
る接続を図解し、各ＹｉアドレスＹ０−Ｙ７は、４つの
グループの双方向ドライバ76に同時に結合している。そ
れ故に、各Ｙｉアドレス（図７の信号Ｙｉ）信号は、
（６）式の信号の状態に応じて、８ビットの書込みまた
は読出しを為さしめる。
【００５３】図９に再び戻り、双方向ドライバ76からの
任意の数のＱ出力は、３値インバータ176 のような３値
インバータからの出力をコモンの出力バスで一諸にする
ことを述べておく。そのようなフローティング出力をメ
タルマスクのオプションの使用は、Ｙアドレスデコーダ
のプログラミングに関連して、発明のプログラム可能な
ワード長は、以下に述べるように達成される。良き理解
のために図１０、図１１を参照する。
任意の数のＱ出力は、３値インバータ176 のような３値
インバータからの出力をコモンの出力バスで一諸にする
ことを述べておく。そのようなフローティング出力をメ
タルマスクのオプションの使用は、Ｙアドレスデコーダ
のプログラミングに関連して、発明のプログラム可能な
ワード長は、以下に述べるように達成される。良き理解
のために図１０、図１１を参照する。
【００５４】図１０、図１１は、32ビットのブロック図
で、メモリ70は、32ビット長のワードの記憶を扱う。デ
ータ入力バスは、一般に参照符号182 で指定され、そし
て入力Ｄ０−Ｄ31の集合で表わされ、図１０、図１１の
上部に描いている。たとえば信号Ｄ16のような、各デー
タ入力信号は、２つの、明瞭な双方向ドライバ76のデー
タ入力ターミナルへ与えられる。入力184 のデータビッ
トＤ16は、32ビットワードの16番目の桁に対応して、双
方向ドライバ76（16）の第２のデータ入力ターミナルお
よび双方向ドライバ76（20）の第２のデータ入力ターミ
ナルに結合している。双方向ドライバ76（16）および双
方向ドライバ76（20）のデータ出力は、出力ビットＱ16
を与えられる出力186 に共通に結合している。同様に次
の隣接するデータビットＤ17は、双方向ドライバ76（1
6）の第１のデータ入力および双方向ドライバ76（20）
の第１のデータ入力に共通に結合している。更に、双方
向ドライバ76（16）および双方向ドライバ76（20）の第
１のデータ出力は、データ出力ビットＱ17に対応するデ
ータ出力188 に共通に結合している。
で、メモリ70は、32ビット長のワードの記憶を扱う。デ
ータ入力バスは、一般に参照符号182 で指定され、そし
て入力Ｄ０−Ｄ31の集合で表わされ、図１０、図１１の
上部に描いている。たとえば信号Ｄ16のような、各デー
タ入力信号は、２つの、明瞭な双方向ドライバ76のデー
タ入力ターミナルへ与えられる。入力184 のデータビッ
トＤ16は、32ビットワードの16番目の桁に対応して、双
方向ドライバ76（16）の第２のデータ入力ターミナルお
よび双方向ドライバ76（20）の第２のデータ入力ターミ
ナルに結合している。双方向ドライバ76（16）および双
方向ドライバ76（20）のデータ出力は、出力ビットＱ16
を与えられる出力186 に共通に結合している。同様に次
の隣接するデータビットＤ17は、双方向ドライバ76（1
6）の第１のデータ入力および双方向ドライバ76（20）
の第１のデータ入力に共通に結合している。更に、双方
向ドライバ76（16）および双方向ドライバ76（20）の第
１のデータ出力は、データ出力ビットＱ17に対応するデ
ータ出力188 に共通に結合している。
【００５５】それ故に、メタライゼーションのオプショ
ンを選択し、そして双方向ドライバ76の対のデータ入力
および出力に十分に結合することによって、64の識別可
能な双方向ドライバは、16の識別可能な対の集合した形
の対の形態を扱う。
ンを選択し、そして双方向ドライバ76の対のデータ入力
および出力に十分に結合することによって、64の識別可
能な双方向ドライバは、16の識別可能な対の集合した形
の対の形態を扱う。
【００５６】図１１は、Ｙアドレスに接続した、各双方
向ドライバを示している。Ｙデコーダは、32ビットワー
ド長モードなので、２倍の変化のＹ０、Ｙ２、Ｙ４およ
びＹ６は、同時に真であり、Ｙ１、Ｙ３、Ｙ５およびＹ
７は、交互に真であり、双方向ドライバ16、17、18およ
び19またはドライバ20、21、22および23はイネーブルで
ある。他の双方向ドライバ76は、同様にアクセスし、１
つのセットの16の双方向ドライバ76か他のセットの16を
アクセスする。このようにして、32ビットワード長モー
ドでは、Ｙデコーダは１−２の選択で動作する。それ故
に、データは32ビットで、コモンバスＱ０−Ｑ31から与
えられる。そして、32ビットワードでメモリ70へ書込み
または読出す。
向ドライバを示している。Ｙデコーダは、32ビットワー
ド長モードなので、２倍の変化のＹ０、Ｙ２、Ｙ４およ
びＹ６は、同時に真であり、Ｙ１、Ｙ３、Ｙ５およびＹ
７は、交互に真であり、双方向ドライバ16、17、18およ
び19またはドライバ20、21、22および23はイネーブルで
ある。他の双方向ドライバ76は、同様にアクセスし、１
つのセットの16の双方向ドライバ76か他のセットの16を
アクセスする。このようにして、32ビットワード長モー
ドでは、Ｙデコーダは１−２の選択で動作する。それ故
に、データは32ビットで、コモンバスＱ０−Ｑ31から与
えられる。そして、32ビットワードでメモリ70へ書込み
または読出す。
【００５７】同様に、16ビットワード長モードでは、Ｙ
アドレスデコーダは１−４の選択として動作する。Ｙア
ドレスＹ０、Ｙ１、Ｙ２およびＹ３の４つのグループを
有する結合した双方向ドライバ76と、そして同様にＹア
ドレスＹ４、Ｙ５、Ｙ６およびＹ７で結合した双方向ド
ライバによって、８つの双方向ドライバは交互に選択さ
れる。したがって、２ビット毎にドライバ76があり、メ
モリ70に書込みおよび読出しができる16ビットワードを
与える。
アドレスデコーダは１−４の選択として動作する。Ｙア
ドレスＹ０、Ｙ１、Ｙ２およびＹ３の４つのグループを
有する結合した双方向ドライバ76と、そして同様にＹア
ドレスＹ４、Ｙ５、Ｙ６およびＹ７で結合した双方向ド
ライバによって、８つの双方向ドライバは交互に選択さ
れる。したがって、２ビット毎にドライバ76があり、メ
モリ70に書込みおよび読出しができる16ビットワードを
与える。
【００５８】８ビットワード長モードでは、Ｙアドレス
デコーダは、１−８の選択として動作する。アドレスＹ
０−Ｙ７に結合した双方向ドライバは、８つのグループ
であり、４つの双方向ドライバは交互に選択され８ビッ
トワードを与える。
デコーダは、１−８の選択として動作する。アドレスＹ
０−Ｙ７に結合した双方向ドライバは、８つのグループ
であり、４つの双方向ドライバは交互に選択され８ビッ
トワードを与える。
【００５９】明らかに、64ビットは、32の双方向ドライ
バ76の２つの入力および出力データターミナルの１つだ
けの、各入力および出力の唯一に連携して、64ビットの
出力ビットＱ０−Ｑ63を、一般に参照符号192 で指定さ
れる出力データバスとして与えるように、入力データバ
ス182 へ与えることができる。
バ76の２つの入力および出力データターミナルの１つだ
けの、各入力および出力の唯一に連携して、64ビットの
出力ビットＱ０−Ｑ63を、一般に参照符号192 で指定さ
れる出力データバスとして与えるように、入力データバ
ス182 へ与えることができる。
【００６０】この場合、Ｙアドレスデコーダは、図６の
インバータ140 、142 、144 、146、148 および150 の
入力を否とし、全て変化するようにプログラムされる。
このことは、全てのＹアドレスが常に真である理由とな
り、したがって32のドライバの全ては常に選択され、そ
して64ビットワード長を提供する。
インバータ140 、142 、144 、146、148 および150 の
入力を否とし、全て変化するようにプログラムされる。
このことは、全てのＹアドレスが常に真である理由とな
り、したがって32のドライバの全ては常に選択され、そ
して64ビットワード長を提供する。
【００６１】図３乃至図１１の回路では、メモリの設計
をプログラム可能なワード長とし、セミカスタムチップ
または標準の設計およびカスタムチップのいずれでも、
一般に有用である。しかしながら、大規模集積回路（Ｌ
ＳＩ）、すでに述べたような小さなメモリ、そして特に
一般にプログラム可能なユーティリティメモリでは、直
接入力または出力するピンを除いてチップ状の全てを囲
むことを要求できる。メモリを、このようにアクセスで
きない時に、ファンクショナルであるか否かと言うこと
は実質的に問題となる。図１２において、メモリの自己
テスト回路を述べるが、更に一般に有用で、特にゲート
アレイに付加することができる。
をプログラム可能なワード長とし、セミカスタムチップ
または標準の設計およびカスタムチップのいずれでも、
一般に有用である。しかしながら、大規模集積回路（Ｌ
ＳＩ）、すでに述べたような小さなメモリ、そして特に
一般にプログラム可能なユーティリティメモリでは、直
接入力または出力するピンを除いてチップ状の全てを囲
むことを要求できる。メモリを、このようにアクセスで
きない時に、ファンクショナルであるか否かと言うこと
は実質的に問題となる。図１２において、メモリの自己
テスト回路を述べるが、更に一般に有用で、特にゲート
アレイに付加することができる。
【００６２】図１２は、メモリの自己テスト回路の全体
の構造を図示するブロック図である。メモリ70は、７つ
のアドレス入力Ａ０−Ａ６、32のデータ入力Ｄ０−Ｄ3
1、上記（６）式のリード−ライト制御信号および32の
出力信号Ｑ０−Ｑ31を図示している。データマルチプレ
クサ200 は、データ入力バス202 から、または以下に述
べるデータインバータ204 から、データ入力信号Ｄ０−
Ｄ31をメモリ70へ与える。データマルチプレクサ200
は、入力ピン206 から与えられるスタート信号によって
制御される。ピン206 は、図１２の自己テスト回路を用
いる入力のアクセスにのみ必要である。出力ピン208 上
では、フェイルまたはパスの信号が与えられ、アクセス
可能な出力が要求されるだけである。入力ピン206 のス
タート信号は、データインバータ204 からデータを得る
か、データ入力バス202 からかをマルチプレクサ200 に
知らせる。同様に、メモリ70のアドレスＡ０−Ａ６は、
アドレスマルチプレクサ210 によって与えられる。アド
レスマルチプレクサ210 もまた、その入力をアドレスバ
ス212 またはアドレスおよびデータカウンタ216 によっ
て発生したアドレスおよびデータカウンタ出力信号214
に結合している。発生したアドレスおよびデータカウン
タ信号は、またデータインバータ204 の入力およびカウ
ンタエラー検出器218 へ与えられる。データインバータ
204 およびカウンタエラー検出器218 の出力は、それぞ
れエラー検出ロジック回路220 の入力へ与えられる。カ
ウンタエラー検出器218 には、参照および制御カウンタ
222 から、更なる入力が与えられる。アドレスおよびデ
ータカウンタ216 および参照と制御カウンタ222 は共
に、また入力ピン206 のスタート信号に応答するオシレ
ータおよび初期化回路224 によってドライブまたは制御
される。図解を容易にするために、図１２では、入力ピ
ン206 は複数の位置に示しているが、実際に１つの入力
ピン206 は、現実のチップに設けられる。エラー検出ロ
ジック220 の出力は、また出力ピン208 にパス／フェイ
ル信号を発生するエラーラッチ226 の入力に結合され
る。リード／ライトマルチプレクサスイッチ228 は、 ａ）入力230 に与えられるリード／ライト信号 ｂ）参照制御カウンタ ｃ）入力ピン206 のスタート信号 に応答し、以下に概述する手法でＷ／Ｒ信号をメモリ70
へ与える。
の構造を図示するブロック図である。メモリ70は、７つ
のアドレス入力Ａ０−Ａ６、32のデータ入力Ｄ０−Ｄ3
1、上記（６）式のリード−ライト制御信号および32の
出力信号Ｑ０−Ｑ31を図示している。データマルチプレ
クサ200 は、データ入力バス202 から、または以下に述
べるデータインバータ204 から、データ入力信号Ｄ０−
Ｄ31をメモリ70へ与える。データマルチプレクサ200
は、入力ピン206 から与えられるスタート信号によって
制御される。ピン206 は、図１２の自己テスト回路を用
いる入力のアクセスにのみ必要である。出力ピン208 上
では、フェイルまたはパスの信号が与えられ、アクセス
可能な出力が要求されるだけである。入力ピン206 のス
タート信号は、データインバータ204 からデータを得る
か、データ入力バス202 からかをマルチプレクサ200 に
知らせる。同様に、メモリ70のアドレスＡ０−Ａ６は、
アドレスマルチプレクサ210 によって与えられる。アド
レスマルチプレクサ210 もまた、その入力をアドレスバ
ス212 またはアドレスおよびデータカウンタ216 によっ
て発生したアドレスおよびデータカウンタ出力信号214
に結合している。発生したアドレスおよびデータカウン
タ信号は、またデータインバータ204 の入力およびカウ
ンタエラー検出器218 へ与えられる。データインバータ
204 およびカウンタエラー検出器218 の出力は、それぞ
れエラー検出ロジック回路220 の入力へ与えられる。カ
ウンタエラー検出器218 には、参照および制御カウンタ
222 から、更なる入力が与えられる。アドレスおよびデ
ータカウンタ216 および参照と制御カウンタ222 は共
に、また入力ピン206 のスタート信号に応答するオシレ
ータおよび初期化回路224 によってドライブまたは制御
される。図解を容易にするために、図１２では、入力ピ
ン206 は複数の位置に示しているが、実際に１つの入力
ピン206 は、現実のチップに設けられる。エラー検出ロ
ジック220 の出力は、また出力ピン208 にパス／フェイ
ル信号を発生するエラーラッチ226 の入力に結合され
る。リード／ライトマルチプレクサスイッチ228 は、 ａ）入力230 に与えられるリード／ライト信号 ｂ）参照制御カウンタ ｃ）入力ピン206 のスタート信号 に応答し、以下に概述する手法でＷ／Ｒ信号をメモリ70
へ与える。
【００６３】自己テスト回路の全体の概要は、図１２を
参照して説明し、その動作の一般的なモードの概要を述
べる。入力ピン206 のスタート信号は、アクテブロウで
ある。ロジカル０は、ピン206 に位置し、パス／フェイ
ル信号はピン208 で、テストモードの間メモリ70が不足
を捜せなければロウとなる。以下の概要に述べるよう
に、発明の自己テスト機能は、図３乃至図１１のメモリ
に関して述べた、プログラム可能なワード長の機能に適
応して、また設計している。
参照して説明し、その動作の一般的なモードの概要を述
べる。入力ピン206 のスタート信号は、アクテブロウで
ある。ロジカル０は、ピン206 に位置し、パス／フェイ
ル信号はピン208 で、テストモードの間メモリ70が不足
を捜せなければロウとなる。以下の概要に述べるよう
に、発明の自己テスト機能は、図３乃至図１１のメモリ
に関して述べた、プログラム可能なワード長の機能に適
応して、また設計している。
【００６４】自己テスト回路の手法に従えば、ロジカル
１およびロジカル０の両方は、メモリ70内の各メモリ位
置に書込まれる。メモリ70は、ここで各特定の位置に書
込んだ正しい情報を実際に読出されることを保証するた
めに読まれる。特に、各メモリ位置のアドレスは、特定
のメモリ位置に書込まれ、そして読出しの実施可能をチ
ェックする。そしてアドレス位置のロジカルな反転は、
同じメモリ位置に書込まれ、そして再び読出され、デー
タが正しく、メモリが動作可能であることを保証する。
このような手法によれば、メモリ内の各セルは、そこに
書込みおよびテストされたロジカル１およびロジカル０
となる。
１およびロジカル０の両方は、メモリ70内の各メモリ位
置に書込まれる。メモリ70は、ここで各特定の位置に書
込んだ正しい情報を実際に読出されることを保証するた
めに読まれる。特に、各メモリ位置のアドレスは、特定
のメモリ位置に書込まれ、そして読出しの実施可能をチ
ェックする。そしてアドレス位置のロジカルな反転は、
同じメモリ位置に書込まれ、そして再び読出され、デー
タが正しく、メモリが動作可能であることを保証する。
このような手法によれば、メモリ内の各セルは、そこに
書込みおよびテストされたロジカル１およびロジカル０
となる。
【００６５】アドレスおよびデータの続発は、アドレス
およびデータカウンタ216 へ与えられる。アドレスおよ
びデータカウンタ216 の出力214 は、データを格納した
メモリのアドレスとしてアドレスマルチプレクサ210 を
介してメモリ70に与えられ、そして同じ出力214 は、デ
ータインバータ204 を介して与えられ、アドレスしたメ
モリ位置に記憶したデータを扱う。データインバータ20
4 からの出力232 は、データマルチプレクサ200 を介し
てメモリ70に結合している。自己テストモードの間、デ
ータマルチプレクサ200 およびアドレスマルチプレクサ
210 はメモリを、アドレスバス212 およびデータ入力バ
ス202 から非結合とするので、メモリ70は、アドレスお
よびデータカウンタからのみアクセス可能である。自己
テストの完了で、マルチプレクサ200 および210 は、ア
ドレスバス202 およびデータバス212 の通常のアクセス
モードに戻る。
およびデータカウンタ216 へ与えられる。アドレスおよ
びデータカウンタ216 の出力214 は、データを格納した
メモリのアドレスとしてアドレスマルチプレクサ210 を
介してメモリ70に与えられ、そして同じ出力214 は、デ
ータインバータ204 を介して与えられ、アドレスしたメ
モリ位置に記憶したデータを扱う。データインバータ20
4 からの出力232 は、データマルチプレクサ200 を介し
てメモリ70に結合している。自己テストモードの間、デ
ータマルチプレクサ200 およびアドレスマルチプレクサ
210 はメモリを、アドレスバス212 およびデータ入力バ
ス202 から非結合とするので、メモリ70は、アドレスお
よびデータカウンタからのみアクセス可能である。自己
テストの完了で、マルチプレクサ200 および210 は、ア
ドレスバス202 およびデータバス212 の通常のアクセス
モードに戻る。
【００６６】参照と制御カウンタ222 は、アドレスおよ
びデータカウンタ216 内の任意のエラーの検出に用い
る。もしアドレスおよびデータカウンタ216 または参照
と制御カウンタ222 にエラーを生じると、出力ピン208
にフェイル信号が発生される。参照と制御カウンタ222
はまた特別のリード／ライト信号を制御し、そして自己
テストモードの間、メモリ70から読出したデータが反転
しているか、または反転していないかを制御する。この
後者の動作は、図１４乃至図２４に関連する概要で述べ
る。参照と制御カウンタ222 は、またその完了での自己
テストモードをストップし、自己テストモードの終了で
図１２の回路の標準の動作に戻る。
びデータカウンタ216 内の任意のエラーの検出に用い
る。もしアドレスおよびデータカウンタ216 または参照
と制御カウンタ222 にエラーを生じると、出力ピン208
にフェイル信号が発生される。参照と制御カウンタ222
はまた特別のリード／ライト信号を制御し、そして自己
テストモードの間、メモリ70から読出したデータが反転
しているか、または反転していないかを制御する。この
後者の動作は、図１４乃至図２４に関連する概要で述べ
る。参照と制御カウンタ222 は、またその完了での自己
テストモードをストップし、自己テストモードの終了で
図１２の回路の標準の動作に戻る。
【００６７】エラー検出ロジック220 は、メモリ70のデ
ータをデータ出力バス234 から、そしてデータインバー
タ204 を介してアドレスとデータカウンタ216 からデー
タを受入れる。エラー検出ロジック220 は、メモリに入
力すべきデータと実際にメモリに書込みおよび読出した
データである。それらの２つの入力の比較に基づいてＥ
Ｘ−ＯＲ理論でビット毎に結合する。
ータをデータ出力バス234 から、そしてデータインバー
タ204 を介してアドレスとデータカウンタ216 からデー
タを受入れる。エラー検出ロジック220 は、メモリに入
力すべきデータと実際にメモリに書込みおよび読出した
データである。それらの２つの入力の比較に基づいてＥ
Ｘ−ＯＲ理論でビット毎に結合する。
【００６８】比較結果のいかなる誤りも、大きく（多入
力）ＮＯＲゲート256 で検出され、そして、エラーラッ
チ226 にラッチされる。
力）ＮＯＲゲート256 で検出され、そして、エラーラッ
チ226 にラッチされる。
【００６９】それ故、もし自己テストモード中は、いつ
でもメモリへ入力されるものと、それとを比較した誤り
が実際メモリに発見されると誤り信号が出力ピン208 に
ラッチされ、自己テストモードの終了までラッチに保持
される。
でもメモリへ入力されるものと、それとを比較した誤り
が実際メモリに発見されると誤り信号が出力ピン208 に
ラッチされ、自己テストモードの終了までラッチに保持
される。
【００７０】いま、図１２の自己テスト回路の全体の動
作について述べたので、上述の各エレメントの回路と動
作の概要について考察する。
作について述べたので、上述の各エレメントの回路と動
作の概要について考察する。
【００７１】図１３は、図１４乃至図２２に示す各回路
Ｍａ〜Ｍｉのそれぞれの配置を示した図である。
Ｍａ〜Ｍｉのそれぞれの配置を示した図である。
【００７２】図１４は、アドレスおよびデータカウンタ
216 の詳細を図示する。アドレスおよびデータカウンタ
216 は、図１２に示すオシレータと初期化回路224 から
与えられるライン235 ａクロック入力（ＣＬＫ）、下記
（９）式で表わされるライン237 の反転クロック入力、
ライン239 から入力するクリア（ＣＬＲ）を有する７ビ
ットリップルカウンタで、概要を図２２に関連して述べ
る。
216 の詳細を図示する。アドレスおよびデータカウンタ
216 は、図１２に示すオシレータと初期化回路224 から
与えられるライン235 ａクロック入力（ＣＬＫ）、下記
（９）式で表わされるライン237 の反転クロック入力、
ライン239 から入力するクリア（ＣＬＲ）を有する７ビ
ットリップルカウンタで、概要を図２２に関連して述べ
る。
【００７３】
【数９】 ７個の全く同一のフリップフロップ236 ａ−236 ｇは、
それらのＱ出力を直列に接続して設け、順次にカウント
する。初期化で各フリップフロップ236 は、クリアさ
れ、一般に、出力214 として図１４で指定されるＱ出力
は000 000 0 となる。
それらのＱ出力を直列に接続して設け、順次にカウント
する。初期化で各フリップフロップ236 は、クリアさ
れ、一般に、出力214 として図１４で指定されるＱ出力
は000 000 0 となる。
【００７４】最初のクロックパルスで、フリップ236 の
出力は反転する。このとき、出力214 のロジック信号
は、000 000 1 で与えられる。それ故、フリップフロッ
プ236ａのＱ出力は、クロックにより、１と０の交互か
つ順次となる。同様に次の隣接するフリップフロップで
あるフリップフロップ236 ｂは、下記（10）式で表わさ
れるフリップフロップ236 ａの出力（Ｑの反転出力）に
クロック入力を結合し、そして、そのＣＬＫの反転入力
（（９）式で表わされる入力）は、236 ａの出力に結合
している。
出力は反転する。このとき、出力214 のロジック信号
は、000 000 1 で与えられる。それ故、フリップフロッ
プ236ａのＱ出力は、クロックにより、１と０の交互か
つ順次となる。同様に次の隣接するフリップフロップで
あるフリップフロップ236 ｂは、下記（10）式で表わさ
れるフリップフロップ236 ａの出力（Ｑの反転出力）に
クロック入力を結合し、そして、そのＣＬＫの反転入力
（（９）式で表わされる入力）は、236 ａの出力に結合
している。
【００７５】
【数１０】 残りのフリップフロップ236 ｃ−ｇは、同様に、７ビッ
ト数の全体のアドレス範囲で結合し出力214 に発生され
る。
ト数の全体のアドレス範囲で結合し出力214 に発生され
る。
【００７６】図１８の参照と制御カウンタ222 に戻る。
参照と制御カウンタ222 は、図１４に関連して述べたも
のと実質的に同様の10ビットリップルカウンタである。
フリップフロップ236 ａ−ｇに対応する最初の７個のフ
リップフロップ238 ａ−ｇはオシレータと初期化回路22
4 の信号ＣＬＫ、（９）式の信号およびＣＬＲに同様に
結合し、そしてパラレルカウントを行なう。第８、第９
および第10のフリップフロップ240 、242 および244
は、それぞれデータの反転および自己テストの完了のた
めのリード／ライトモードの制御を行なう。図示する実
施例では32ビットワードであり、そして16または８ビッ
トワードの回路へ必要に応じた回路の変更は、それぞれ
図２３、図２４に関連して以下に述べる。
参照と制御カウンタ222 は、図１４に関連して述べたも
のと実質的に同様の10ビットリップルカウンタである。
フリップフロップ236 ａ−ｇに対応する最初の７個のフ
リップフロップ238 ａ−ｇはオシレータと初期化回路22
4 の信号ＣＬＫ、（９）式の信号およびＣＬＲに同様に
結合し、そしてパラレルカウントを行なう。第８、第９
および第10のフリップフロップ240 、242 および244
は、それぞれデータの反転および自己テストの完了のた
めのリード／ライトモードの制御を行なう。図示する実
施例では32ビットワードであり、そして16または８ビッ
トワードの回路へ必要に応じた回路の変更は、それぞれ
図２３、図２４に関連して以下に述べる。
【００７７】既に述べたようにメモリ70は16のロウと64
のカラムからなる。したがって、もし、32ビットワード
の場合はメモリ70は各カラムのワードの32ビットワード
の16を２つのカラムに保存すると考えられる。また上述
のように、ロウはアドレスビットＡ０−Ａ３によってメ
モリ70をアクセスする。メモリ70内の64ビットのカラム
は８つの明瞭なカラムアドレス信号をデコードして発生
したビットＡ４−Ａ６によってアクセスされ、それらの
各々はビットカラムの８つの信号を同時にアクセスす
る。それ故に32ビットワードをアクセスするために、４
つのカラムをアクセスする信号は、８つの間から発生し
なければならない。Ａ４のような単一のビット内容はメ
モリ70内の第１の32ビットカラムまたは第２の32ビット
カラムをアクセスするかによって充分に指定できる。し
たがって、フリップフロップ238 ｆおよび238 ｇのＱ出
力は、フリップフロップ240 のＱ出力からＮＯＲゲート
246へ共に結合する。フリップフロップ238 ｆの出力は
カラムアクセス信号Ａ５に対応し、フリップフロップ23
8 ｇの出力はカラムアクセス信号Ａ６に対応する。それ
故に、もし、Ａ５またはＡ６の一方のアドレスが増加す
ると、Ａ４であれば、フリップフロップ238 ｅの出力
は、その２つの可能な状態の繰返しとなり、そして第１
および第２の32ビットワードの両方はメモリ70の各16ロ
ウからアクセスする。フリップフロップ240 のＱ出力
は、各可能なアドレスＡ０−Ａ６が発生されるまで保持
される。次のクロックパルスで、フリップフロップ240
の状態は変化し書込みサイクルの支持は終了し、そして
読出しサイクルが開始するので各アドレスＡ０〜Ａ６は
可能なアドレスの範囲を介してアドレスとデータカウン
タ216により再び順次動作となる。それ故に、32ビット
モードの最初の書込みサイクルの間ＮＯＲゲート246 の
出力はＡ５またはＡ６が真となるまで真となり、この時
以降否に保持される。書込みサイクルが完全に実行され
た後、フリップフロップ240 のＱ出力は保持され、ＮＯ
Ｒゲート246 の出力は続くリードサイクルの間否であ
る。ＮＯＲゲート246 の出力は（６）式で表わされる信
号テストである。
のカラムからなる。したがって、もし、32ビットワード
の場合はメモリ70は各カラムのワードの32ビットワード
の16を２つのカラムに保存すると考えられる。また上述
のように、ロウはアドレスビットＡ０−Ａ３によってメ
モリ70をアクセスする。メモリ70内の64ビットのカラム
は８つの明瞭なカラムアドレス信号をデコードして発生
したビットＡ４−Ａ６によってアクセスされ、それらの
各々はビットカラムの８つの信号を同時にアクセスす
る。それ故に32ビットワードをアクセスするために、４
つのカラムをアクセスする信号は、８つの間から発生し
なければならない。Ａ４のような単一のビット内容はメ
モリ70内の第１の32ビットカラムまたは第２の32ビット
カラムをアクセスするかによって充分に指定できる。し
たがって、フリップフロップ238 ｆおよび238 ｇのＱ出
力は、フリップフロップ240 のＱ出力からＮＯＲゲート
246へ共に結合する。フリップフロップ238 ｆの出力は
カラムアクセス信号Ａ５に対応し、フリップフロップ23
8 ｇの出力はカラムアクセス信号Ａ６に対応する。それ
故に、もし、Ａ５またはＡ６の一方のアドレスが増加す
ると、Ａ４であれば、フリップフロップ238 ｅの出力
は、その２つの可能な状態の繰返しとなり、そして第１
および第２の32ビットワードの両方はメモリ70の各16ロ
ウからアクセスする。フリップフロップ240 のＱ出力
は、各可能なアドレスＡ０−Ａ６が発生されるまで保持
される。次のクロックパルスで、フリップフロップ240
の状態は変化し書込みサイクルの支持は終了し、そして
読出しサイクルが開始するので各アドレスＡ０〜Ａ６は
可能なアドレスの範囲を介してアドレスとデータカウン
タ216により再び順次動作となる。それ故に、32ビット
モードの最初の書込みサイクルの間ＮＯＲゲート246 の
出力はＡ５またはＡ６が真となるまで真となり、この時
以降否に保持される。書込みサイクルが完全に実行され
た後、フリップフロップ240 のＱ出力は保持され、ＮＯ
Ｒゲート246 の出力は続くリードサイクルの間否であ
る。ＮＯＲゲート246 の出力は（６）式で表わされる信
号テストである。
【００７８】図１５について（６）式のテスト信号は、
ＮＡＮＤゲート248 の一方に入力へ与えられ、他方の入
力は、（９）式で表わされるＣＬＫの反転信号である。
アドレスとデータカウンタ216 は、（９）式の信号間に
状態が変えられる。それ故、ＮＡＮＤゲート248 はメモ
リ70をリードモードにさせる信号の発生で駆動されて
（９）式の信号の間インヒビットされ、カウンタ216 の
変化でその内容が変更しないようにしている。ＮＡＮＤ
ゲート248 の出力は、リード／ライトマルチプレクサス
イッチ228 およびインバータ250 を介してメモリ70の
（６）式で表わされる入力に結合している。それ故に、
メモリはクロック信号がロウの時はいつでも書込みで
き、そして（６）式のテスト信号は、真となる。
ＮＡＮＤゲート248 の一方に入力へ与えられ、他方の入
力は、（９）式で表わされるＣＬＫの反転信号である。
アドレスとデータカウンタ216 は、（９）式の信号間に
状態が変えられる。それ故、ＮＡＮＤゲート248 はメモ
リ70をリードモードにさせる信号の発生で駆動されて
（９）式の信号の間インヒビットされ、カウンタ216 の
変化でその内容が変更しないようにしている。ＮＡＮＤ
ゲート248 の出力は、リード／ライトマルチプレクサス
イッチ228 およびインバータ250 を介してメモリ70の
（６）式で表わされる入力に結合している。それ故に、
メモリはクロック信号がロウの時はいつでも書込みで
き、そして（６）式のテスト信号は、真となる。
【００７９】図２３は、ＮＯＲゲート246 は、16ビット
モードで、使う時参照と制御カウンタ222 から絶縁して
示している。ワードから16ビット長と考察される時、メ
モリ70は各カラムが16ロウで、16ビットワードの４つの
カラムで説明される。この場合、Ａ４とＡ５の２つのＹ
アドレスビットはメモリ70内の４つのカラムの唯一のア
ドレスを必要とする。それ故、図２３は、ＮＯＲゲート
246 の１つの入力を示し、図１８の実施例では、フリッ
プフロップ238 ｆのＱ出力を接地する代わりに、結合し
て示している。ＮＯＲゲート246 への残りの入力は、前
述の如く保持する。それ故に、充分な数の区別できるア
ドレスは、ＮＯＲゲート246 の出力の（６）式のテスト
信号から制御される結果にしたがって、書き込みサイク
ルの間、発生される。
モードで、使う時参照と制御カウンタ222 から絶縁して
示している。ワードから16ビット長と考察される時、メ
モリ70は各カラムが16ロウで、16ビットワードの４つの
カラムで説明される。この場合、Ａ４とＡ５の２つのＹ
アドレスビットはメモリ70内の４つのカラムの唯一のア
ドレスを必要とする。それ故、図２３は、ＮＯＲゲート
246 の１つの入力を示し、図１８の実施例では、フリッ
プフロップ238 ｆのＱ出力を接地する代わりに、結合し
て示している。ＮＯＲゲート246 への残りの入力は、前
述の如く保持する。それ故に、充分な数の区別できるア
ドレスは、ＮＯＲゲート246 の出力の（６）式のテスト
信号から制御される結果にしたがって、書き込みサイク
ルの間、発生される。
【００８０】同様に、図２４は、ＮＯＲゲート246 で、
ワード長８ビットの場合について示している。更にこの
場合、メモリ70は、各カラムで16ロウにより８ビットワ
ードの８つのカラムで説明される。全ての３つのＹアド
レスビットＡ４−Ａ６は８つの明瞭に区別できるデコー
ド信号を発生する必要がある。ＮＯＲゲート246 の入力
だけはフリップフロップ240 の出力Ｑで、全ての使用ビ
ットＡ０−Ａ６で発生する順次なアドレスの信号書込み
サイクルの間、参照と制御カウンタ222 によって制御す
るようにアドレスとデータカウンタ216 がアドレスを発
生している間、データ（アドレスによって発生した）は
データインバータ204 （図１９参照）を介してデータマ
ルチプレクサ200 を介してメモリ70のデータ入力バス20
2 に結合する。データインバータ204 は、アドレスとデ
ータカウンタ216 からの信号Ａ０−Ａ６の対応する１つ
の結合した１つの入力と、図１８の参照と制御カウンタ
222 のフリップフロップ242 の上記（10）で表わされる
Ｑの反転出力に結合した１つの入力とを有する複数のＥ
Ｘ−ＯＲゲート252 から成る。
ワード長８ビットの場合について示している。更にこの
場合、メモリ70は、各カラムで16ロウにより８ビットワ
ードの８つのカラムで説明される。全ての３つのＹアド
レスビットＡ４−Ａ６は８つの明瞭に区別できるデコー
ド信号を発生する必要がある。ＮＯＲゲート246 の入力
だけはフリップフロップ240 の出力Ｑで、全ての使用ビ
ットＡ０−Ａ６で発生する順次なアドレスの信号書込み
サイクルの間、参照と制御カウンタ222 によって制御す
るようにアドレスとデータカウンタ216 がアドレスを発
生している間、データ（アドレスによって発生した）は
データインバータ204 （図１９参照）を介してデータマ
ルチプレクサ200 を介してメモリ70のデータ入力バス20
2 に結合する。データインバータ204 は、アドレスとデ
ータカウンタ216 からの信号Ａ０−Ａ６の対応する１つ
の結合した１つの入力と、図１８の参照と制御カウンタ
222 のフリップフロップ242 の上記（10）で表わされる
Ｑの反転出力に結合した１つの入力とを有する複数のＥ
Ｘ−ＯＲゲート252 から成る。
【００８１】図１８は、フリップフロップ242 は、フリ
ップフロップ240 の後の10ビットリップルカウンタ内の
次の高次のフリップフロップである。前述のフリップフ
ロップ242 は、データの反転を制御する。第１の書込み
サイクルの間、フリップフロップ242 のＱ出力は真であ
り、それによってデータインバータ204 の入力に反転し
たデータが与えられる。第２の書込みサイクルの間、フ
リップフロップ242 は状態が変化し、非反転アドレスが
アクセスしたメモリ位置にデータを書込む。
ップフロップ240 の後の10ビットリップルカウンタ内の
次の高次のフリップフロップである。前述のフリップフ
ロップ242 は、データの反転を制御する。第１の書込み
サイクルの間、フリップフロップ242 のＱ出力は真であ
り、それによってデータインバータ204 の入力に反転し
たデータが与えられる。第２の書込みサイクルの間、フ
リップフロップ242 は状態が変化し、非反転アドレスが
アクセスしたメモリ位置にデータを書込む。
【００８２】しかしながら、図示する実施例に示すよう
に、７つのビットＡ０−Ａ６だけが各クロックサイクル
で与えられる。これらの７つのビットは32ビットの各メ
モリ位置へマルチプレクサ200 でマルチプライマップさ
れる。マッピングは、一般に任意ではあるが、図示する
実施例では、信号Ａ０−Ａ６の値は、図１９に関して上
述したようにメモリビットラインＢ０−Ｂ６にマップさ
れる。ビットラインＢ７は、アドレス信号Ａ６によって
マップされる。更に信号Ａ０−Ａ６は各対応する８つの
高位ビットにマップされる。たとえばＡ０はビットＢ
０、Ｂ８、Ｂ16およびＢ24にマップされ、またＡ１はビ
ットＢ１、Ｂ９、Ｂ17、Ｂ25にマップされ以下同様であ
る。ビットＡ６はメモリビットのＢ６、Ｂ７、Ｂ14、Ｂ
15、Ｂ22、Ｂ23、Ｂ30そしてＢ31にマップされる。それ
故に、図示する実施例では、メモリ70に記憶されたデー
タを反転した後、読出しサイクルは、図１８に示すフリ
ップフロップ240 の状態が変化（ロジカルステートが
１）した時に実行される。アドレスとデータカウンタ21
6 は、更に充分なサイクルのメモリアドレスを発生する
が、このサイクル中のメモリの読出しでは除外される。
メモリ70のデータ出力バス234 は、図２０に示すように
対応する32のＥＸ−ＯＲゲート254 に結合し、それは図
１２のエラー検出ロジック220 内に含まれる。ＥＸ−Ｏ
Ｒゲート254 の他方の入力は、マルチプレクサ200 に結
合して上述したビットマッピングにしたがって、データ
インバータ204 の出力から得る。言替えればデータ出力
ビットＱ31、Ｑ30、Ｑ23、Ｑ22、Ｑ15、Ｑ14、Ｑ７、お
よびＱ６はそれぞれＡ６に対応するインバータ204 から
の信号をＥＸ−ＯＲゲート254 を対に結合する。ゲート
254の出力は、大きなＮＯＲゲート256 に結合する。そ
れ故にＥＸ−ＯＲゲート254は効果的な比較を行なう間
出力０である。全てのＥＸ−ＯＲゲート254 は、ＮＯＲ
ゲート256 へ０入力を与える間、ＮＯＲゲート256 の出
力は真に保持される。比較がなされ読出し中、ＮＯＲゲ
ート256 の真の出力は以下に述べるＮＡＮＤゲート258
を介して反転し、そして以下の概要に述べるようにＮＡ
ＮＤゲート260（図２１）の入力を与える。ＮＡＮＤゲ
ート260 は比較のための読み出しサイクルの間イネーブ
ルされそしてＮＯＲゲート256 からフリップフロップ26
2 のＤ入力へ真の値をロードする。フリップフロップ26
2 のＱの反転出力（（10）式の出力）は、もしＮＯＲゲ
ート256 が真であれば０であり、その他の入力へ与えら
れるアクテブロウのスタート信号によりイネーブルされ
るＮＯＲゲート264 を介して結合する。最後にＮＯＲゲ
ート264 からの出力の真の値は、更にＮＯＲゲート256
の出力の真に対応し、一般に符号226 で指定されるＲＳ
ラッチにセットされその出力は、交互にパス／フェイル
信号で、この場合フェイルである。もしＥＸ−ＯＲゲー
ト254 の１つが読出しサイクルの間任意の部分で比較し
てフェイルであれば大きなＮＯＲゲートの出力はフェイ
ルであり、最後のパス／フェイルは真となる。
に、７つのビットＡ０−Ａ６だけが各クロックサイクル
で与えられる。これらの７つのビットは32ビットの各メ
モリ位置へマルチプレクサ200 でマルチプライマップさ
れる。マッピングは、一般に任意ではあるが、図示する
実施例では、信号Ａ０−Ａ６の値は、図１９に関して上
述したようにメモリビットラインＢ０−Ｂ６にマップさ
れる。ビットラインＢ７は、アドレス信号Ａ６によって
マップされる。更に信号Ａ０−Ａ６は各対応する８つの
高位ビットにマップされる。たとえばＡ０はビットＢ
０、Ｂ８、Ｂ16およびＢ24にマップされ、またＡ１はビ
ットＢ１、Ｂ９、Ｂ17、Ｂ25にマップされ以下同様であ
る。ビットＡ６はメモリビットのＢ６、Ｂ７、Ｂ14、Ｂ
15、Ｂ22、Ｂ23、Ｂ30そしてＢ31にマップされる。それ
故に、図示する実施例では、メモリ70に記憶されたデー
タを反転した後、読出しサイクルは、図１８に示すフリ
ップフロップ240 の状態が変化（ロジカルステートが
１）した時に実行される。アドレスとデータカウンタ21
6 は、更に充分なサイクルのメモリアドレスを発生する
が、このサイクル中のメモリの読出しでは除外される。
メモリ70のデータ出力バス234 は、図２０に示すように
対応する32のＥＸ−ＯＲゲート254 に結合し、それは図
１２のエラー検出ロジック220 内に含まれる。ＥＸ−Ｏ
Ｒゲート254 の他方の入力は、マルチプレクサ200 に結
合して上述したビットマッピングにしたがって、データ
インバータ204 の出力から得る。言替えればデータ出力
ビットＱ31、Ｑ30、Ｑ23、Ｑ22、Ｑ15、Ｑ14、Ｑ７、お
よびＱ６はそれぞれＡ６に対応するインバータ204 から
の信号をＥＸ−ＯＲゲート254 を対に結合する。ゲート
254の出力は、大きなＮＯＲゲート256 に結合する。そ
れ故にＥＸ−ＯＲゲート254は効果的な比較を行なう間
出力０である。全てのＥＸ−ＯＲゲート254 は、ＮＯＲ
ゲート256 へ０入力を与える間、ＮＯＲゲート256 の出
力は真に保持される。比較がなされ読出し中、ＮＯＲゲ
ート256 の真の出力は以下に述べるＮＡＮＤゲート258
を介して反転し、そして以下の概要に述べるようにＮＡ
ＮＤゲート260（図２１）の入力を与える。ＮＡＮＤゲ
ート260 は比較のための読み出しサイクルの間イネーブ
ルされそしてＮＯＲゲート256 からフリップフロップ26
2 のＤ入力へ真の値をロードする。フリップフロップ26
2 のＱの反転出力（（10）式の出力）は、もしＮＯＲゲ
ート256 が真であれば０であり、その他の入力へ与えら
れるアクテブロウのスタート信号によりイネーブルされ
るＮＯＲゲート264 を介して結合する。最後にＮＯＲゲ
ート264 からの出力の真の値は、更にＮＯＲゲート256
の出力の真に対応し、一般に符号226 で指定されるＲＳ
ラッチにセットされその出力は、交互にパス／フェイル
信号で、この場合フェイルである。もしＥＸ−ＯＲゲー
ト254 の１つが読出しサイクルの間任意の部分で比較し
てフェイルであれば大きなＮＯＲゲートの出力はフェイ
ルであり、最後のパス／フェイルは真となる。
【００８３】上記エラー検出ロジック220 に関して述べ
たゲート258 、260 および264 は比較またはテストの確
かな状況ではインヒビットされ、それぞれコントロール
ゲートをイネーブルする。たとえば図１２および図１９
のさらなる概略図に示すカウンタエラー検出器218 につ
いて考察する。カウンタエラー検出器218 は、複数のＥ
Ｘ−ＯＲゲート268 からなる。各ＥＸ−ＯＲゲート268
は２つの入力、１つはアドレスとデータカウンタから与
えられるアドレス命令に対応し、他は参照と制御カウン
タ222 からの同じアドレス命令に対応する。両カウンタ
が連続して釣りあっている間、ＥＸ−ＯＲゲート268 の
出力は０に保持される。それらの出力のそれぞれはＮＯ
Ｒゲート270 に結合している。それ故にカウンタ216 と
222 が同時にカウントを行なっている間、ＮＯＲゲート
270 の出力は真を保持し、さもなければ否である。ＮＯ
Ｒゲート270 の出力はＮＡＮＤゲート258 の第２の入力
として与えられる。上述のようにＮＡＮＤゲート258 の
第１の入力はＮＯＲゲート256 の出力であり、それは比
較結果を変化させる。もしカウンタの何等かの理由が同
じカウントでなければ、比較結果はＮＡＮＤゲート258
の１つの入力として結合したＮＯＲゲート270 から否の
出力によってインヒビットされる。最終的にＮＡＮＤゲ
ート258 の出力に発生される真の値は出力ピン208 にフ
ェイルの信号として現われる。
たゲート258 、260 および264 は比較またはテストの確
かな状況ではインヒビットされ、それぞれコントロール
ゲートをイネーブルする。たとえば図１２および図１９
のさらなる概略図に示すカウンタエラー検出器218 につ
いて考察する。カウンタエラー検出器218 は、複数のＥ
Ｘ−ＯＲゲート268 からなる。各ＥＸ−ＯＲゲート268
は２つの入力、１つはアドレスとデータカウンタから与
えられるアドレス命令に対応し、他は参照と制御カウン
タ222 からの同じアドレス命令に対応する。両カウンタ
が連続して釣りあっている間、ＥＸ−ＯＲゲート268 の
出力は０に保持される。それらの出力のそれぞれはＮＯ
Ｒゲート270 に結合している。それ故にカウンタ216 と
222 が同時にカウントを行なっている間、ＮＯＲゲート
270 の出力は真を保持し、さもなければ否である。ＮＯ
Ｒゲート270 の出力はＮＡＮＤゲート258 の第２の入力
として与えられる。上述のようにＮＡＮＤゲート258 の
第１の入力はＮＯＲゲート256 の出力であり、それは比
較結果を変化させる。もしカウンタの何等かの理由が同
じカウントでなければ、比較結果はＮＡＮＤゲート258
の１つの入力として結合したＮＯＲゲート270 から否の
出力によってインヒビットされる。最終的にＮＡＮＤゲ
ート258 の出力に発生される真の値は出力ピン208 にフ
ェイルの信号として現われる。
【００８４】メモリ70に書込まれたデータ（アドレス）
であるメモリの内容の比較は読出しサイクル中に発生
し、書込みサイクル中は、インヒビットされなければな
らない。図１８に戻り、ＮＯＲゲート272 は、そのよう
な比較のインヒビット信号を発生する。32ビットモード
では、ＮＯＲゲート272 の入力は、アドレス信号Ａ５′
とＡ６′にそれぞれ対応するフリップフロップ240 から
の（10）式の出力とフリップフロップ238 ｆと238 ｇか
らの（10）式の出力である。書込みサイクル中、フリッ
プフロップ240 の（10）式は真である。それ故にＮＯＲ
ゲート272 の出力は否に保持される。ＮＯＲゲート272
の出力は図１９乃至図２１に関して述べたようにＮＡＮ
Ｄゲート260 の第２の入力である。それ故にＮＡＮＤゲ
ート260 は書込みサイクル中はインヒビットされ、いか
なる比較結果も出力ピン208 にフェイル信号を発生する
原因とはならない。読出しサイクル中、フリップフリッ
プ240 の（10）式の出力はフェイルとなりそれによって
比較を行なわせ発生したアドレスの変化の間、ゲート26
0 をイネーブルする。
であるメモリの内容の比較は読出しサイクル中に発生
し、書込みサイクル中は、インヒビットされなければな
らない。図１８に戻り、ＮＯＲゲート272 は、そのよう
な比較のインヒビット信号を発生する。32ビットモード
では、ＮＯＲゲート272 の入力は、アドレス信号Ａ５′
とＡ６′にそれぞれ対応するフリップフロップ240 から
の（10）式の出力とフリップフロップ238 ｆと238 ｇか
らの（10）式の出力である。書込みサイクル中、フリッ
プフロップ240 の（10）式は真である。それ故にＮＯＲ
ゲート272 の出力は否に保持される。ＮＯＲゲート272
の出力は図１９乃至図２１に関して述べたようにＮＡＮ
Ｄゲート260 の第２の入力である。それ故にＮＡＮＤゲ
ート260 は書込みサイクル中はインヒビットされ、いか
なる比較結果も出力ピン208 にフェイル信号を発生する
原因とはならない。読出しサイクル中、フリップフリッ
プ240 の（10）式の出力はフェイルとなりそれによって
比較を行なわせ発生したアドレスの変化の間、ゲート26
0 をイネーブルする。
【００８５】したがって、32ビットワード長モードで
は、Ｙアドレスは２倍に変化し、アドレスＡ５および／
またはＡ６が真の時、データは書き込みサイクルではメ
モリに書込まれず、エラー比較は読出しサイクル中はな
されない。16ビットワード長モードには１倍の変化であ
り、Ａ６が真の時にのみ真となる。
は、Ｙアドレスは２倍に変化し、アドレスＡ５および／
またはＡ６が真の時、データは書き込みサイクルではメ
モリに書込まれず、エラー比較は読出しサイクル中はな
されない。16ビットワード長モードには１倍の変化であ
り、Ａ６が真の時にのみ真となる。
【００８６】８ビットワード長モードでは、書込みおよ
び比較はそれぞれライトおよびリードモードの各クロッ
クでなされる。
び比較はそれぞれライトおよびリードモードの各クロッ
クでなされる。
【００８７】図２３および図２４は、更に16および８ビ
ットモードのゲート272 の入力の形態をそれぞれ図示し
ている。たとえば図２３でゲート272 はその１つの入力
を接地し、他の２つの入力を同様に保持した信号Ａ６′
に対応するフリップフロップ240 の（10）式の出力とフ
リップフロップ238 ｇの（10）式の出力に結合してい
る。同様に図２４においてＮＯＲゲート272 の２つの入
力は８ビットモードでは接地またはフェイスで、保持さ
れている間１つの入力はフリップフロップ240 の（10）
式の出力に結合している。
ットモードのゲート272 の入力の形態をそれぞれ図示し
ている。たとえば図２３でゲート272 はその１つの入力
を接地し、他の２つの入力を同様に保持した信号Ａ６′
に対応するフリップフロップ240 の（10）式の出力とフ
リップフロップ238 ｇの（10）式の出力に結合してい
る。同様に図２４においてＮＯＲゲート272 の２つの入
力は８ビットモードでは接地またはフェイスで、保持さ
れている間１つの入力はフリップフロップ240 の（10）
式の出力に結合している。
【００８８】再び図１８に戻り、10番目のフリップフロ
ップ244 はテストサイクルの制御フリップフロップで、
参照と制御カウンタから成る10ビットリップルカウンタ
の最後のフリップフロップである。自己テストサイクル
の手法によれば、反転データはフリップフロップ240 の
制御下でメモリに最初に書込まれ、そしてフリップフロ
ップ240 によって決定され再び読出す。フリップフロッ
プ242 のデータの反転の制御に従った後、非反転データ
は、フリップフロップ240 の制御により決定され読出し
および書込みを行なう。このような読出しおよび書込み
サイクルが完了した後、自己テスト制御フリップフロッ
プ244 は状態を変化させる。フリップフロップ244 の
（10）式の出力は否出力からテスト終了信号として指定
される真の入力となる。この信号は図１２に示すように
オシレータと初期化回路244 に結合し、これを図２２に
関連して概要を述べる。
ップ244 はテストサイクルの制御フリップフロップで、
参照と制御カウンタから成る10ビットリップルカウンタ
の最後のフリップフロップである。自己テストサイクル
の手法によれば、反転データはフリップフロップ240 の
制御下でメモリに最初に書込まれ、そしてフリップフロ
ップ240 によって決定され再び読出す。フリップフロッ
プ242 のデータの反転の制御に従った後、非反転データ
は、フリップフロップ240 の制御により決定され読出し
および書込みを行なう。このような読出しおよび書込み
サイクルが完了した後、自己テスト制御フリップフロッ
プ244 は状態を変化させる。フリップフロップ244 の
（10）式の出力は否出力からテスト終了信号として指定
される真の入力となる。この信号は図１２に示すように
オシレータと初期化回路244 に結合し、これを図２２に
関連して概要を述べる。
【００８９】図２２に戻る。スタート信号は、入力ピン
206 へ与えられる。スタート信号は、ＮＯＲゲート274
の１つの入力と、参照符号276 で指定される直列のイン
バータとトランジスタミッションゲートの集合に同時に
結合する。したがってＮＯＲゲート274 の入力の初期化
は１および０で、インバータ278 で反転した０の出力が
保持される。インバータ278 の出力は、下記（11）式で
表わされるクリア信号である。
206 へ与えられる。スタート信号は、ＮＯＲゲート274
の１つの入力と、参照符号276 で指定される直列のイン
バータとトランジスタミッションゲートの集合に同時に
結合する。したがってＮＯＲゲート274 の入力の初期化
は１および０で、インバータ278 で反転した０の出力が
保持される。インバータ278 の出力は、下記（11）式で
表わされるクリア信号である。
【００９０】
【数１１】 素子276 で決定される送信遅れの後、ＮＯＲゲート274
の第２の入力もまたフェイルとなり、クリア信号ＣＬＲ
は真となる。このようにして、スタート信号は回路、特
に初期化とクリアカウンタ216 と222 を通過してワンシ
ョットクリア信号としてアクテブになる。上記（11）式
の信号はまたオシレータ284 のインヒビットに用いる。
（11）式の信号は、ＮＡＮＤゲート280 の１つの入力へ
与えられる。それ故、（11）式はアクティブロウで、ゲ
ート280 はインヒビットされ、その他の入力は、フリッ
プフロップ244 の出力とスタート信号から得たテスト終
了信号に応答する。ＮＡＮＤゲート280 の出力は、ＮＯ
Ｒゲート282 に結合する。オシレータ284 は出力信号Ｃ
ＬＫと（９）式の信号を生成する自走式のオシレータで
ある。
の第２の入力もまたフェイルとなり、クリア信号ＣＬＲ
は真となる。このようにして、スタート信号は回路、特
に初期化とクリアカウンタ216 と222 を通過してワンシ
ョットクリア信号としてアクテブになる。上記（11）式
の信号はまたオシレータ284 のインヒビットに用いる。
（11）式の信号は、ＮＡＮＤゲート280 の１つの入力へ
与えられる。それ故、（11）式はアクティブロウで、ゲ
ート280 はインヒビットされ、その他の入力は、フリッ
プフロップ244 の出力とスタート信号から得たテスト終
了信号に応答する。ＮＡＮＤゲート280 の出力は、ＮＯ
Ｒゲート282 に結合する。オシレータ284 は出力信号Ｃ
ＬＫと（９）式の信号を生成する自走式のオシレータで
ある。
【００９１】もしクリア信号がアクティブでなく、スタ
ート信号がアクティブならば、ＮＡＮＤゲート280 の出
力はフェイルとなる。ＮＯＲゲート282 の入力の０を反
転した信号が、ＮＯＲゲート282 の他方の入力で偶数の
インバータと参照符号284 で指定されるトランスミッシ
ョンゲートの集合に遅延して伝播する。このような遅延
の後入力286 は状態を変化させ、その反転はＮＯＲゲー
ト282 の出力を再び発生させる。したがって、ゲート28
2 は素子284 による遅延時間で決定される発振を継続す
る。入力286 はまたインバータ288 とインバータ290 に
結合する。インバータ288 の出力はＲＳラッチ292 のセ
ット入力に結合している。最後の２つのインバータ291
の出力は同様にＲＳラッチ292 のセット入力に結合され
る。入力286 の発振値はこのようにして最後にその出力
に、クロック信号ＣＬＫと（９）式の反転信号を出力す
るＲＳラッチ292 のセットとリセット入力の発振に用い
る。ここで自己テスト回路の全体の動作は完全に理解さ
れよう。初期化で入力206のスタート信号は、アクティ
ブロウとなる。初期化でインバータ278 の出力であるク
リア（ＣＬＲ）信号はイナクティブハイとなる。スター
ト信号の出力は、ワンショットパルスにより瞬間的なロ
ウで駆動する。（11）式がロウの間ＮＡＮＤゲート280
はインヒビットされ、そしてその入力のスタート信号は
リングオシレータ284 の発振の原因とはならない。クリ
ア信号がインアクティブとなった後、スタート信号はゲ
ート280 を介して結合し、リングオシレータ284 は機能
を開始する。リングオシレータ284 によってクロック信
号ＣＬＫと（９）式の信号の発生を開始するや否や、特
にラッチ292 によりアドレスはアドレスとデータカウン
タ216 および参照と制御カウンタ222 によって発生され
る。これらの２つのアドレスはＥＸ−ＯＲゲート268 か
らなるカウンタエラー検出器218 で比較され、その出力
はＮＯＲゲート270 からＮＡＮＤゲート258 を介して結
合する。最後にフェイル信号が出力ピン208 に発生され
る。適宜なフェイル信号の最初の発生で図２１のＲＳラ
ッチ266 はエラーと自己テストサイクルの継続の終了の
残りの部分をラッチする。もしカウンタアドレスが同一
であれば、参照と制御カウンタ222は、データインバー
タ204 を介して反転した後、メモリ70内へ書込むために
アドレスとデータカウンタ216 で発生するアドレスの原
因となる。アドレスはメタライゼーションオプションま
たは設計で選択したプログラム可能なワード長にしたが
って32、16または８ビットワードのデータとしてメモリ
70内へ書込む。更に図示する実施例では、32ビットワー
ド長を行なう。アドレスとデータカウンタ216の６ビッ
トアドレスのマッピングはデータマルチプレクサ200 に
より任意に配置される。スタート信号206 はまたアドレ
スマルチプレクサ 210により、そしてデータマルチプレ
クサ200 はメモリに接続せず、通常のデータ入力と、出
力バスと、内部の自己テスト制御回路によってのみアク
セスされる。反転したアドレスが、メモリ70のアドレス
位置に書込まれた後、参照と制御カウンタ222 は読出し
サイクルを実行し、各メモリ位置をさらにアドレスし、
エラー検出ロジック220 内の反転アドレスに対して比較
してデータを書込む。任意のエラーの発生する出来事で
は、エラーの表示はＲＳラッチ266 にラッチされ、出力
ピン208 へ与えられる。最初の読出しと書込みサイクル
が完遂された後、参照と制御カウンタ222 は、アドレス
とデータカウンタ216 を介して第３のパスによって発生
された非反転アドレスをメモリ70へ書込む第２の書込み
サイクルを行なう。更に参照と制御カウンタ222 は、第
２の読出しサイクルを行ない順次なアドレス信号がアド
レスとデータカウンタ216 で発生される。メモリ 70 内
の非反転データはアクセスされ、更にエラー検出ロジッ
ク220 によって比較される。それらの書込みと読出しの
両サイクルの後、参照と制御カウンタ222 はＮＡＮＤゲ
ート280 に結合するテスト終了信号を発生しそれによっ
てリングオシレータ284 をディスエーブルする。この時
点で自己テストサイクルは完了し、終了する。
ート信号がアクティブならば、ＮＡＮＤゲート280 の出
力はフェイルとなる。ＮＯＲゲート282 の入力の０を反
転した信号が、ＮＯＲゲート282 の他方の入力で偶数の
インバータと参照符号284 で指定されるトランスミッシ
ョンゲートの集合に遅延して伝播する。このような遅延
の後入力286 は状態を変化させ、その反転はＮＯＲゲー
ト282 の出力を再び発生させる。したがって、ゲート28
2 は素子284 による遅延時間で決定される発振を継続す
る。入力286 はまたインバータ288 とインバータ290 に
結合する。インバータ288 の出力はＲＳラッチ292 のセ
ット入力に結合している。最後の２つのインバータ291
の出力は同様にＲＳラッチ292 のセット入力に結合され
る。入力286 の発振値はこのようにして最後にその出力
に、クロック信号ＣＬＫと（９）式の反転信号を出力す
るＲＳラッチ292 のセットとリセット入力の発振に用い
る。ここで自己テスト回路の全体の動作は完全に理解さ
れよう。初期化で入力206のスタート信号は、アクティ
ブロウとなる。初期化でインバータ278 の出力であるク
リア（ＣＬＲ）信号はイナクティブハイとなる。スター
ト信号の出力は、ワンショットパルスにより瞬間的なロ
ウで駆動する。（11）式がロウの間ＮＡＮＤゲート280
はインヒビットされ、そしてその入力のスタート信号は
リングオシレータ284 の発振の原因とはならない。クリ
ア信号がインアクティブとなった後、スタート信号はゲ
ート280 を介して結合し、リングオシレータ284 は機能
を開始する。リングオシレータ284 によってクロック信
号ＣＬＫと（９）式の信号の発生を開始するや否や、特
にラッチ292 によりアドレスはアドレスとデータカウン
タ216 および参照と制御カウンタ222 によって発生され
る。これらの２つのアドレスはＥＸ−ＯＲゲート268 か
らなるカウンタエラー検出器218 で比較され、その出力
はＮＯＲゲート270 からＮＡＮＤゲート258 を介して結
合する。最後にフェイル信号が出力ピン208 に発生され
る。適宜なフェイル信号の最初の発生で図２１のＲＳラ
ッチ266 はエラーと自己テストサイクルの継続の終了の
残りの部分をラッチする。もしカウンタアドレスが同一
であれば、参照と制御カウンタ222は、データインバー
タ204 を介して反転した後、メモリ70内へ書込むために
アドレスとデータカウンタ216 で発生するアドレスの原
因となる。アドレスはメタライゼーションオプションま
たは設計で選択したプログラム可能なワード長にしたが
って32、16または８ビットワードのデータとしてメモリ
70内へ書込む。更に図示する実施例では、32ビットワー
ド長を行なう。アドレスとデータカウンタ216の６ビッ
トアドレスのマッピングはデータマルチプレクサ200 に
より任意に配置される。スタート信号206 はまたアドレ
スマルチプレクサ 210により、そしてデータマルチプレ
クサ200 はメモリに接続せず、通常のデータ入力と、出
力バスと、内部の自己テスト制御回路によってのみアク
セスされる。反転したアドレスが、メモリ70のアドレス
位置に書込まれた後、参照と制御カウンタ222 は読出し
サイクルを実行し、各メモリ位置をさらにアドレスし、
エラー検出ロジック220 内の反転アドレスに対して比較
してデータを書込む。任意のエラーの発生する出来事で
は、エラーの表示はＲＳラッチ266 にラッチされ、出力
ピン208 へ与えられる。最初の読出しと書込みサイクル
が完遂された後、参照と制御カウンタ222 は、アドレス
とデータカウンタ216 を介して第３のパスによって発生
された非反転アドレスをメモリ70へ書込む第２の書込み
サイクルを行なう。更に参照と制御カウンタ222 は、第
２の読出しサイクルを行ない順次なアドレス信号がアド
レスとデータカウンタ216 で発生される。メモリ 70 内
の非反転データはアクセスされ、更にエラー検出ロジッ
ク220 によって比較される。それらの書込みと読出しの
両サイクルの後、参照と制御カウンタ222 はＮＡＮＤゲ
ート280 に結合するテスト終了信号を発生しそれによっ
てリングオシレータ284 をディスエーブルする。この時
点で自己テストサイクルは完了し、終了する。
【００９２】多くの変更と交換がそれらの技術の通常の
熟練度により、発明の精神と展望から離れることなく成
し得ることが理解されねばならない。
熟練度により、発明の精神と展望から離れることなく成
し得ることが理解されねばならない。
【００９３】
【発明の効果】以上のように本発明によれば、メモリの
セミカスタムの設計は、メモリのアーキテクチャが有す
るワード長に著しく依存しても、メモリにセミカスタム
・チップを用いることができ、ゲートの内部の接続のた
めに要求される、前処理のゲートおよびメタライゼーシ
ョンは、このような複合回路では十分に有用な利用のた
めにチップの上で最良の状態となる。
セミカスタムの設計は、メモリのアーキテクチャが有す
るワード長に著しく依存しても、メモリにセミカスタム
・チップを用いることができ、ゲートの内部の接続のた
めに要求される、前処理のゲートおよびメタライゼーシ
ョンは、このような複合回路では十分に有用な利用のた
めにチップの上で最良の状態となる。
【図１】本発明によるＣＭＯＳセミカスタムチップのゲ
ートのレイアウトの平面図である。
ートのレイアウトの平面図である。
【図２】図１の２−２線を通る拡大し単純化した断面図
である。
である。
【図３】図４乃至図１１に特に関連して述べるワード長
がプログラム可能なメモリの構成を示すブロック図であ
る。
がプログラム可能なメモリの構成を示すブロック図であ
る。
【図４】図３で用いるメモリのメモリセルを示すブロッ
ク図である。
ク図である。
【図５】図３で用いるメモリのＸ−アドレスデコーダの
ブロック図である。
ブロック図である。
【図６】８ビットのワード長で配列した図３のメモリで
用いるＹ−アドレスデコーダを示す図である。
用いるＹ−アドレスデコーダを示す図である。
【図７】16ビットのワード長で配列した図３のメモリで
用いるＹ−アドレスデコーダを示す図である。
用いるＹ−アドレスデコーダを示す図である。
【図８】32ビットのワード長で配列した図３のメモリで
用いるＹ−アドレスデコーダを示す図である。
用いるＹ−アドレスデコーダを示す図である。
【図９】図３のメモリで用いるリード／ライト回路の構
成を示した図である。
成を示した図である。
【図１０】図３のメモリで用いるワード長のプログラミ
ング回路のブロック図である。
ング回路のブロック図である。
【図１１】図３のメモリで用いるワード長のプログラミ
ング回路のブロック図である。
ング回路のブロック図である。
【図１２】本発明によるメモリの自己テスト回路のブロ
ック図である。
ック図である。
【図１３】図１４乃至図２２に示す各回路Ｍａ〜Ｍｉの
それぞれの配置を示した図である。
それぞれの配置を示した図である。
【図１４】図１２の自己テスト回路で用いるアドレスお
よびデータカウンタを示した図である。
よびデータカウンタを示した図である。
【図１５】図１２の自己テスト回路で用いるエラー検出
およびラッチ回路のブロック図である。
およびラッチ回路のブロック図である。
【図１６】図１２の自己テスト回路で用いるエラー検出
およびラッチ回路のブロック図である。
およびラッチ回路のブロック図である。
【図１７】図１４、図１８および図２２の回路間の相互
接続を示す図である。
接続を示す図である。
【図１８】図１２の自己テスト回路で用いる参照と制御
カウンタのブロック図である。
カウンタのブロック図である。
【図１９】図１２の自己テスト回路で用いるエラー検出
およびラッチ回路のブロック図である。
およびラッチ回路のブロック図である。
【図２０】図１２の自己テスト回路で用いるエラー検出
およびラッチ回路のブロック図である。
およびラッチ回路のブロック図である。
【図２１】図１２の自己テスト回路で用いるエラー検出
およびラッチ回路のブロック図である。
およびラッチ回路のブロック図である。
【図２２】図１２の自己テスト回路で用いる発振および
初期化回路のブロック図である。
初期化回路のブロック図である。
【図２３】16ビットモードで用いる図１８に示す形態の
参照と制御カウンタ回路内の２つのゲートの形態を示す
図である。
参照と制御カウンタ回路内の２つのゲートの形態を示す
図である。
【図２４】図２３の接続に関して述べた図１８の参照と
制御カウンタ回路内で協同し８ビットモードの発明に従
って形成した２つの同じゲートのブロック図である。
制御カウンタ回路内で協同し８ビットモードの発明に従
って形成した２つの同じゲートのブロック図である。
10…アクテブ領域、12…ルーチング領域、70…ランダム
アクセスメモリ、72…Ｘアドレスデコーダ、74…Ｙアド
レスデコーダ、76…リード／ライト双方向ドライバ、20
0 …データマルチプレクサ、204 …データインバータ、
206 …入力ピン、208 …出力ピン、210 …アドレスマル
チプレクサ、216 …アドレスおよびデータカウンタ、21
8 …カウンタエラー検出器、220 …エラー検出ロジッ
ク、222 …参照と制御カウンタ、224 …オシレータおよ
び初期化回路、226 …エラーラッチ、228 …リード／ラ
イトマルチプレクサスイッチ。
アクセスメモリ、72…Ｘアドレスデコーダ、74…Ｙアド
レスデコーダ、76…リード／ライト双方向ドライバ、20
0 …データマルチプレクサ、204 …データインバータ、
206 …入力ピン、208 …出力ピン、210 …アドレスマル
チプレクサ、216 …アドレスおよびデータカウンタ、21
8 …カウンタエラー検出器、220 …エラー検出ロジッ
ク、222 …参照と制御カウンタ、224 …オシレータおよ
び初期化回路、226 …エラーラッチ、228 …リード／ラ
イトマルチプレクサスイッチ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・エル・グットセル アメリカ合衆国 カリフォルニア州 93065、シミ・バレー、イースト・ノルハ ーベン・ストリート 2228
Claims (10)
- 【請求項１】 ａ）アドレス可能なメモリアレイ（70）
と、 ｂ）上記メモリアレイと通信するように上記アドレス可
能なメモリアレイに結合した複数のドライバ（76）と、 ｃ）複数のデータラインを具備するデータバスであっ
て、上記複数のデータラインは上記複数のドライバ（7
6）の数と等しいか少ない予め定めた数であり、上記複
数のデータラインは予め定めたマップ機能に従って上記
複数のデータドライバ（76）に結合するものであって、
上記データバスはデータバスラインの数に等しい長さの
ビットを有する選択したワード長に対応する形態であ
り、上記予め定めたマッピング機能は上記データバスラ
インへ上記複数のドライバ（76）をマッピングするデー
タバスとを具備し、 上記アドレス可能なメモリアレイ（70）は、上記選択し
たワード長に従って上記メモリアレイと上記複数のドラ
イバ（76）との通信のために上記複数のドライバ（76）
の予め定めたマッピングを介して上記データバスライン
に関連することを特徴とするワード長をプログラム可能
なメモリ。 - 【請求項２】 上記データバスの複数のドライバ（76）
と上記複数のデータバスラインとの間の予め定めたマッ
ピングは、選択的な集積回路のメタルマスクを用いた結
果であることを特徴とする請求項１に記載のワード長を
プログラム可能なメモリ。 - 【請求項３】 上記アドレス可能なメモリアレイ（70）
はランダムアクセスメモリであり、上記データバスは入
力データバスと出力データバスから成り、上記入力デー
タバスは上記予め定めたマッピング機能に従い上記メモ
リアレイと通信するために上記複数のドライバ（76）と
結合し、上記出力データバスは上記予め定めたマッピン
グ機能に従って上記メモリアレイ（70）と通信するよう
に上記複数のドライバ（76）に結合したことを特徴とす
る請求項１に記載のワード長をプログラム可能なメモ
リ。 - 【請求項４】 上記各ドライバ（76）は上記データバス
から３値回路を介して上記メモリアレイに結合したこと
を特徴とする請求項１に記載のワード長をプログラム可
能なメモリ。 - 【請求項５】 上記複数のデータバスラインの数は上記
複数のドライバ（76）の数の約数でであり、上記複数の
ドライバは上記約数の順序に冗長に対応して上記複数の
データバスラインに結合したことを特徴とする請求項１
に記載のワード長をプログラム可能なメモリ。 - 【請求項６】 上記ランダムアクセスメモリアレイ（7
0）は、上記メモリセルの複数のロウと複数のカラムか
ら成るものであって、上記カラムの数は上記メモリアレ
イからのアドレス可能な最も長いワード長に対応するメ
モリセル（78）のメモリセルのアレイであって、 上記メモリアレイのロウの選択と通信を行うもので、上
記メモリアレイに結合する第１の手段と、 上記メモリ
アレイの少なくとも１つのカラムの選択と通信を行うも
ので、上記メモリアレイに結合する第２の手段とを更に
具備し、 上記メモリは予め定めたマッピング機能に従って上記メ
モリアレイの最大のワード長を越えないように選択した
ワード長のバイナリワードの通信を独断的に形成するこ
とを特徴とする請求項３に記載のワード長をプログラム
可能なメモリ。 - 【請求項７】 上記複数のドライバ（76）は、上記メモ
リアレイのそれぞれカラムと、上記メモリアレイとデー
タバスとの間の通信のために上記複数のドライバの予め
定めたマッピング機能を選択すると共に可能にする第３
の手段に結合することを特徴とする請求項６に記載のワ
ード長をプログラム可能なメモリ。 - 【請求項８】 上記複数のドライバ（76）は、上記デー
タバスに結合した対応する複数の入力（ 182）と上記デ
ータバスに結合した対応する複数の出力（ 192）とを有
し、上記集積回路のメタルマスクは上記データバスのデ
ータを入力するための複数の入力に結合し、上記複数の
ドライバを介して上記データバスに通信する上記メモリ
アレイからのデータを出力するための上記複数の出力に
結合することを特徴とする請求項７に記載のワード長を
プログラム可能なメモリ。 - 【請求項９】 上記複数のドライバ（76）の数は、上記
データバスの第１の大きさの２つのパワーに等しく、上
記データバスは上記第１の大きさに等しいか小さい第２
の大きさの２つのパワーに等しいワード長を有するバイ
ナリワードを運ぶように配置されて形成されるもので、
上記集積回路メタルマスクは上記第１、第２の大きさの
差分の数に等しい第３の大きさによって生じる２つのパ
ワーを等しく結合するように上記並列に結合したドライ
バの数に冗長な複数のドライバを並列に結合したことを
特徴とする請求項６に記載のワード長をプログラム可能
なメモリ。 - 【請求項１０】 上記メモリアレイ（70）は対応する複
数のドライバ（76）に結合した少なくとも64のアドレス
可能なカラムから成り、上記データバスは64の約数の数
に等しい複数のデータラインから成り、上記集積回路メ
タルマスクは上記データバスの上記ワード長と64との間
の差のバイナリの順序の大きさに等しい冗長に、上記複
数のドライバと上記データバスとを並行に結合したこと
を特徴とする請求項９に記載のワード長をプログラム可
能なメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/632,099 US4724531A (en) | 1984-07-18 | 1984-07-18 | Gate array with bidirectional symmetry |
| US632099 | 1984-07-18 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59504282A Division JPS61502789A (ja) | 1984-07-18 | 1984-11-14 | 双方向の対称なケ−トアレイを有しワ−ド長でプログラム可能な自己テストを行なうメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07175719A true JPH07175719A (ja) | 1995-07-14 |
Family
ID=24534074
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59504282A Pending JPS61502789A (ja) | 1984-07-18 | 1984-11-14 | 双方向の対称なケ−トアレイを有しワ−ド長でプログラム可能な自己テストを行なうメモリ |
| JP6257246A Pending JPH07175719A (ja) | 1984-07-18 | 1994-09-28 | ワード長をプログラム可能なメモリ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59504282A Pending JPS61502789A (ja) | 1984-07-18 | 1984-11-14 | 双方向の対称なケ−トアレイを有しワ−ド長でプログラム可能な自己テストを行なうメモリ |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US4724531A (ja) |
| EP (1) | EP0188431B2 (ja) |
| JP (2) | JPS61502789A (ja) |
| KR (1) | KR900000182B1 (ja) |
| AU (2) | AU560082B2 (ja) |
| CA (1) | CA1242276A (ja) |
| DE (3) | DE3486320T2 (ja) |
| DK (1) | DK324885A (ja) |
| ES (1) | ES8704039A1 (ja) |
| IL (1) | IL75514A (ja) |
| IN (1) | IN166001B (ja) |
| IT (1) | IT1182069B (ja) |
| NO (1) | NO168558C (ja) |
| WO (1) | WO1986001036A1 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61169941A (ja) * | 1985-01-22 | 1986-07-31 | Sony Corp | 記憶装置 |
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-
1984
- 1984-07-18 US US06/632,099 patent/US4724531A/en not_active Expired - Lifetime
- 1984-11-14 EP EP84904302A patent/EP0188431B2/en not_active Expired - Lifetime
- 1984-11-14 WO PCT/US1984/001862 patent/WO1986001036A1/en active IP Right Grant
- 1984-11-14 DE DE3486320T patent/DE3486320T2/de not_active Expired - Fee Related
- 1984-11-14 JP JP59504282A patent/JPS61502789A/ja active Pending
- 1984-11-14 DE DE8484904302T patent/DE3483971D1/de not_active Expired - Fee Related
- 1984-11-14 DE DE3486312T patent/DE3486312T2/de not_active Expired - Fee Related
-
1985
- 1985-06-06 AU AU43395/85A patent/AU560082B2/en not_active Ceased
- 1985-06-07 IN IN455/DEL/85A patent/IN166001B/en unknown
- 1985-06-13 IL IL75514A patent/IL75514A/xx not_active IP Right Cessation
- 1985-06-28 NO NO852621A patent/NO168558C/no unknown
- 1985-07-16 KR KR1019850005065A patent/KR900000182B1/ko not_active IP Right Cessation
- 1985-07-17 ES ES545316A patent/ES8704039A1/es not_active Expired
- 1985-07-17 IT IT48362/85A patent/IT1182069B/it active
- 1985-07-17 DK DK324885A patent/DK324885A/da not_active Application Discontinuation
- 1985-07-17 CA CA000486991A patent/CA1242276A/en not_active Expired
-
1987
- 1987-01-19 AU AU67695/87A patent/AU582939B2/en not_active Ceased
-
1994
- 1994-09-28 JP JP6257246A patent/JPH07175719A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| IN166001B (ja) | 1990-02-24 |
| DE3483971D1 (de) | 1991-02-21 |
| DE3486312D1 (de) | 1994-07-07 |
| EP0188431B1 (en) | 1991-01-16 |
| AU6769587A (en) | 1987-04-30 |
| US4724531A (en) | 1988-02-09 |
| IL75514A (en) | 1990-11-05 |
| NO168558C (no) | 1992-03-04 |
| IT1182069B (it) | 1987-09-30 |
| DK324885D0 (da) | 1985-07-17 |
| AU560082B2 (en) | 1987-03-26 |
| JPS61502789A (ja) | 1986-11-27 |
| KR900000182B1 (ko) | 1990-01-23 |
| EP0188431B2 (en) | 1994-08-17 |
| AU4339585A (en) | 1986-01-23 |
| DE3486312T2 (de) | 1994-09-22 |
| DE3486320D1 (de) | 1994-07-21 |
| IL75514A0 (en) | 1985-10-31 |
| ES8704039A1 (es) | 1987-03-01 |
| KR860001487A (ko) | 1986-02-26 |
| NO168558B (no) | 1991-11-25 |
| AU582939B2 (en) | 1989-04-13 |
| CA1242276A (en) | 1988-09-20 |
| WO1986001036A1 (en) | 1986-02-13 |
| EP0188431A1 (en) | 1986-07-30 |
| DE3486320T2 (de) | 1994-10-06 |
| ES545316A0 (es) | 1987-03-01 |
| IT8548362A0 (it) | 1985-07-17 |
| NO852621L (no) | 1986-01-20 |
| DK324885A (da) | 1986-01-19 |
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