JPS61227289A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61227289A JPS61227289A JP60068247A JP6824785A JPS61227289A JP S61227289 A JPS61227289 A JP S61227289A JP 60068247 A JP60068247 A JP 60068247A JP 6824785 A JP6824785 A JP 6824785A JP S61227289 A JPS61227289 A JP S61227289A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
デコーダ回路列の両側にメモリセルアレイが接続されて
いるメモリ・回路であって、各デコーダ回路のデコード
論理ゲートの片側（二のみドライバ回路を接続し、もう
片側にはドライバ出力をデコーダ回路列を横切る配縁を
介して供給することにより、デコーダに要する面積を減
少する。
いるメモリ・回路であって、各デコーダ回路のデコード
論理ゲートの片側（二のみドライバ回路を接続し、もう
片側にはドライバ出力をデコーダ回路列を横切る配縁を
介して供給することにより、デコーダに要する面積を減
少する。
本発明は半導体記憶装置（＝係り、特にセルアレィが配
設されるメモリセル領域の中間（−デコーダを配置した
半導体記憶装置の改良（−関する。
設されるメモリセル領域の中間（−デコーダを配置した
半導体記憶装置の改良（−関する。
近年、半導体記憶装置の大規模化にともない、メモリセ
ル領域の側端部にデコーダを配置する構成ではデコーダ
（−近いセルと遠いセルとの信号の伝達時間の違いが問
題になる。そのため、セルアレイの中央部にデコーダを
配置した構成によりこれを改善することがなされている
。
ル領域の側端部にデコーダを配置する構成ではデコーダ
（−近いセルと遠いセルとの信号の伝達時間の違いが問
題になる。そのため、セルアレイの中央部にデコーダを
配置した構成によりこれを改善することがなされている
。
第４図は従来のコラムデコーダの概要を表わす因であり
、セルアレイの中央部に配゛設され、ＮＯＲゲート１の
両側に２，３のドライバ回路を接続している。尚、ＣＤ
Ｏ、ＣＤ１はデコーダドライバ駆動用クロックである。
、セルアレイの中央部に配゛設され、ＮＯＲゲート１の
両側に２，３のドライバ回路を接続している。尚、ＣＤ
Ｏ、ＣＤ１はデコーダドライバ駆動用クロックである。
半導体記憶装置の高集積、高密度化Ｃ：伴うセルピッチ
の縮小のため、ドライバ回路２，５の幅はこれに対応し
て狭くする必要があり、そのためドライバ回路の構成艦
＝要する回路面積は横幅を広くして確保しなければなら
ず必然的にドライ／＜回路は細長くなる。またデコーダ
ドライバ駆動用クロックＣＤＯ、ＣＤ１をＮＯＲゲート
１の両側に走らせなければならない。
の縮小のため、ドライバ回路２，５の幅はこれに対応し
て狭くする必要があり、そのためドライバ回路の構成艦
＝要する回路面積は横幅を広くして確保しなければなら
ず必然的にドライ／＜回路は細長くなる。またデコーダ
ドライバ駆動用クロックＣＤＯ、ＣＤ１をＮＯＲゲート
１の両側に走らせなければならない。
従来においては、上述のことからデコーダ部の面積はか
なり大きなものとなり、半導体記憶装置の容量ｔさらに
大規模化するための一つの障害となっていた。
なり大きなものとなり、半導体記憶装置の容量ｔさらに
大規模化するための一つの障害となっていた。
本発明においては、一対のメモリセルアレイの間の領域
砿；デコーダを複数個配列してなる半導体記憶装置、即
ちデコーダ回路列の両側にメモリセルアレイが接続され
ているメモリ回路６二おいて、該デコーダ回路各々はア
ドレス入力ζ二応じて選択信号を発生するデコード論理
ゲートと、該論理ゲートの片側のみに配設されたドライ
バ回路とからなり、該ドライバ回路の配設されない側の
メモリセル側Ｃ二は該片側のみに配設されたドライバ回
路の出力をデコーダ列を横切る配線によって供給する。
砿；デコーダを複数個配列してなる半導体記憶装置、即
ちデコーダ回路列の両側にメモリセルアレイが接続され
ているメモリ回路６二おいて、該デコーダ回路各々はア
ドレス入力ζ二応じて選択信号を発生するデコード論理
ゲートと、該論理ゲートの片側のみに配設されたドライ
バ回路とからなり、該ドライバ回路の配設されない側の
メモリセル側Ｃ二は該片側のみに配設されたドライバ回
路の出力をデコーダ列を横切る配線によって供給する。
上記のようにニブコード論理ゲート（例えばＮＯＲゲー
ト）の片側のみにドライバ回路を接続し、もう片側のド
ライバ回路は除去して片側のドライバ回路から配線でデ
コーダ出力を供給すると、ドライバ回路の負荷は重くな
るため個々のドライバ回路の所要面積は２個のドライバ
回路を設けた時よりやや大きくなるが、デコーダ全体の
面積は減少する０ また、従来ＮＯＲゲートの両側のドライバ回路のために
２系統のデコーダ駆動用クロックＣＤ０ 、１が必要で
あったのが、４１図のようにＮＯＲゲートの片側のみも
：デコーダ回路を配置する場合には、１系玩で済む。
ト）の片側のみにドライバ回路を接続し、もう片側のド
ライバ回路は除去して片側のドライバ回路から配線でデ
コーダ出力を供給すると、ドライバ回路の負荷は重くな
るため個々のドライバ回路の所要面積は２個のドライバ
回路を設けた時よりやや大きくなるが、デコーダ全体の
面積は減少する０ また、従来ＮＯＲゲートの両側のドライバ回路のために
２系統のデコーダ駆動用クロックＣＤ０ 、１が必要で
あったのが、４１図のようにＮＯＲゲートの片側のみも
：デコーダ回路を配置する場合には、１系玩で済む。
本発明を実施例を採って説明すると、第１図のようＣ二
、すべてのドライバ回路２をＮＯＲゲート１の片側に配
置し、他の側のメモリセルに抵抗４で配線する場合と、
第２図のようにＮＯＲゲート１の片側のみに接続するド
ライバ回路２を千鳥状Ｃ二交互ｔ：ＮＯＲゲートの片側
Ｃ：配置し、それぞれ他の側のメモリセルには片側のド
ライバ出力を配線を介して供給することが考えられる。
、すべてのドライバ回路２をＮＯＲゲート１の片側に配
置し、他の側のメモリセルに抵抗４で配線する場合と、
第２図のようにＮＯＲゲート１の片側のみに接続するド
ライバ回路２を千鳥状Ｃ二交互ｔ：ＮＯＲゲートの片側
Ｃ：配置し、それぞれ他の側のメモリセルには片側のド
ライバ出力を配線を介して供給することが考えられる。
第１の実施例の概要を第１図に表わし、より具体例を第
５図に表わしている。
５図に表わしている。
第１図ＣＢいてはＮＯＲゲート１の片側のみシ；接、続
するドライバ回路２がＮＯＲゲート１の片側のみＣ；配
置されている。そして他の側のメモリセルアレイには抵
抗４を介してデコーダ回路２の出力が配線されている。
するドライバ回路２がＮＯＲゲート１の片側のみＣ；配
置されている。そして他の側のメモリセルアレイには抵
抗４を介してデコーダ回路２の出力が配線されている。
ドライバ回路２に供給される駆動用クロックＣＤ１．
ＣＤＯは１系統で済む。
ＣＤＯは１系統で済む。
第６図１一本実施例のより具体例を表わしており、第１
図と同一部分には同−帯号で指示しである。
図と同一部分には同−帯号で指示しである。
図（４）は平面均回路構成を示し、図（ロ）はそのブロ
ック図を示すものである。
ック図を示すものである。
図において、セルアレイ領域５の中央部１ニコラムデコ
ーダが配設されており、コラムデコーダ１゜は破線で囲
んだＮＯＲゲート１及びその片側のみＣ：接続されたデ
コーダ回路２で構成されている。４はデコーダ回路と反
対側のセルアレイ５側にクロスアンダ−配線する拡散層
乃至不純物導入領域のなす抵抗であり、６はデータバス
線、７はコラムデコーダの出力を入力としビットｇＥＬ
とデータバス線６との間に設けられたゲート、８はアド
レス線である。以下に、続出しの場合で回路動作を説明
する。
ーダが配設されており、コラムデコーダ１゜は破線で囲
んだＮＯＲゲート１及びその片側のみＣ：接続されたデ
コーダ回路２で構成されている。４はデコーダ回路と反
対側のセルアレイ５側にクロスアンダ−配線する拡散層
乃至不純物導入領域のなす抵抗であり、６はデータバス
線、７はコラムデコーダの出力を入力としビットｇＥＬ
とデータバス線６との間に設けられたゲート、８はアド
レス線である。以下に、続出しの場合で回路動作を説明
する。
まず、ロク側アドレスで選ばれたワードｌ＠ＷＬのセル
のデータがそれぞれのビットＨＥＬに現われる。次にコ
ラム側のアドレスが７ドレス［８から入り、ＮＯＲゲー
ト１のうち−っだけの出力がハイレベル“ｒになり、池
はローレベル′Ｌ″のままとなる。
のデータがそれぞれのビットＨＥＬに現われる。次にコ
ラム側のアドレスが７ドレス［８から入り、ＮＯＲゲー
ト１のうち−っだけの出力がハイレベル“ｒになり、池
はローレベル′Ｌ″のままとなる。
一方、ドライバ回路２は２組の７リツプ７０ツブ回路Ｆ
／Ｆから成り、それぞれのＦ／ＦにＮＯＲゲート１の出
力が分岐して入力しており、Ｆ／Ｆのそれぞれの出力は
ビットＨＢＬの転送ゲート７に接続している。第１のＦ
／Ｆの出力側のインバータのトランジスタはＣＤＯと低
位の電源（二接続し、一方池の側のインバータのトラン
ジスタは高位の電源と低位の電源Ｃ二接続している。他
方、！Ｊ２のＦ／Ｆの出力側のインバータのトランジス
タはＣＤ１と低位の電源に接続し、他の側のインバータ
のトランジスタは高位の電源と低位の電源に接続する。
／Ｆから成り、それぞれのＦ／ＦにＮＯＲゲート１の出
力が分岐して入力しており、Ｆ／Ｆのそれぞれの出力は
ビットＨＢＬの転送ゲート７に接続している。第１のＦ
／Ｆの出力側のインバータのトランジスタはＣＤＯと低
位の電源（二接続し、一方池の側のインバータのトラン
ジスタは高位の電源と低位の電源Ｃ二接続している。他
方、！Ｊ２のＦ／Ｆの出力側のインバータのトランジス
タはＣＤ１と低位の電源に接続し、他の側のインバータ
のトランジスタは高位の電源と低位の電源に接続する。
また他の側のインバータのトランジスタの高位の電源側
のトランジスタのゲートはリセット（ＲＥＳＥＴ）信号
端（二接続する。
のトランジスタのゲートはリセット（ＲＥＳＥＴ）信号
端（二接続する。
ＣＤＯ、ＣＤ１はコラムアドレス信号の一つ（二よりプ
リデコードされ、一方が０（″′Ｌ″レベル）で他方が
１（“ｒレベル）である。したがって、選択されたＮＯ
Ｒゲート１に接続されたドライバ回路２のＩＪｌ及び第
２のＦ／Ｆの入力（出力側のインバータのＣＤ０ 、１
に接続するトランジスタのゲート）は“Ｈ”となり、今
、ＣＤＯが“Ｈ”でＣＤ１がＬ”とすると、第１のＦ／
Ｆ （ＣＤＯｌ：接続する側）の出力が“Ｈ“となり、
第２のＦ／Ｆ （ＣＤ１に接続する側）の出力はＬ”で
ある。
リデコードされ、一方が０（″′Ｌ″レベル）で他方が
１（“ｒレベル）である。したがって、選択されたＮＯ
Ｒゲート１に接続されたドライバ回路２のＩＪｌ及び第
２のＦ／Ｆの入力（出力側のインバータのＣＤ０ 、１
に接続するトランジスタのゲート）は“Ｈ”となり、今
、ＣＤＯが“Ｈ”でＣＤ１がＬ”とすると、第１のＦ／
Ｆ （ＣＤＯｌ：接続する側）の出力が“Ｈ“となり、
第２のＦ／Ｆ （ＣＤ１に接続する側）の出力はＬ”で
ある。
その結果第１のｂりの出力に接続するＥＬの転送Ｆ’−
）７が開き、接続するＢＬのデータが７’−タパス線６
に出力する。
）７が開き、接続するＢＬのデータが７’−タパス線６
に出力する。
ドライバ回路が配置されない側のセルアレイ（５）にも
、片側のドライバ回路２から抵抗４を介してドライバ回
路２の出力が接続され上記と同様シ；動作し、これ１；
属する選択ワード線のメモリセルのうち選択コラムのも
のからデータが続出される。
、片側のドライバ回路２から抵抗４を介してドライバ回
路２の出力が接続され上記と同様シ；動作し、これ１；
属する選択ワード線のメモリセルのうち選択コラムのも
のからデータが続出される。
なお、本実施例ではアドレス信号の一つのプリデコード
によるデコーダ駆動信号ＣＤ１． ＣＤＯを供給してド
ライバ回路２の上、下どちらか（＄１ 。
によるデコーダ駆動信号ＣＤ１． ＣＤＯを供給してド
ライバ回路２の上、下どちらか（＄１ 。
第２のＦ／Ｆのいずれか）を選択しておき、ＮＯＲゲー
ト１の一つをアドレス線８の信号により選択している。
ト１の一つをアドレス線８の信号により選択している。
このようにアドレスの１ピット分を外でデコードしてお
くことにより、セルアレイ（５）の中に割込ませるデコ
ーダ回路（１，２）は２コラムに一つで済み、デコーダ
の数を減らし、所要面積を減少することができる。
くことにより、セルアレイ（５）の中に割込ませるデコ
ーダ回路（１，２）は２コラムに一つで済み、デコーダ
の数を減らし、所要面積を減少することができる。
第３図（ロ）は図（４）のブロック表示であり、セルア
１、ｚ（（５）の間に割込ませる信号線等を示すもので
ある。図示のごとく、デコーダの駆動用クロックＣＤＯ
。
１、ｚ（（５）の間に割込ませる信号線等を示すもので
ある。図示のごとく、デコーダの駆動用クロックＣＤＯ
。
ＣＤ１ライン、リセット（ＲＥＳＥＴ）ライン、電源ラ
イン、 ＧＮＤライン、及びアドレスＨ（ＡＯ＃ ＡＯ
＃ ”Ａ＠、Ａ、＠）が必要である。
イン、 ＧＮＤライン、及びアドレスＨ（ＡＯ＃ ＡＯ
＃ ”Ａ＠、Ａ、＠）が必要である。
第２１ｉＥｌに示すのは本発明の他の実施例であって、
ＮＯＲゲート１の片側のみに接続Ｔるドライバ回路２が
千鳥状書：交互にＮＯＲゲート１の片側に配置されてい
る。そして、他の側のメモリセルにはクロスアンダ−用
抵抗４を介して配線している。
ＮＯＲゲート１の片側のみに接続Ｔるドライバ回路２が
千鳥状書：交互にＮＯＲゲート１の片側に配置されてい
る。そして、他の側のメモリセルにはクロスアンダ−用
抵抗４を介して配線している。
この実施例では駆動クロック配線（ＣＤ１． ＣＤ０）
は２系統必要であるという点では先の第１図、第３図の
実施例より不利であるが、第２図≦；示すようにドライ
バ回路２の横幅を狭く形成できる利点があり、コラムデ
コーダの幅をより縮小できる可能性を有する。
は２系統必要であるという点では先の第１図、第３図の
実施例より不利であるが、第２図≦；示すようにドライ
バ回路２の横幅を狭く形成できる利点があり、コラムデ
コーダの幅をより縮小できる可能性を有する。
以上のことから明らかなように、本発明によれば、デコ
ーダ回路の両側にメモリセルが接続されているメモリ回
路において、デコーダ回路のＮＯＲゲートの片側にのみ
ドライバ回路を接続し、もう片側にはドライバ出力を配
線を介して供給するので、デコーダ全体の面積を従来よ
り減少することができる。それにより、本発明は半導体
記憶装置の大規模、大容量化に益するところ大である。
ーダ回路の両側にメモリセルが接続されているメモリ回
路において、デコーダ回路のＮＯＲゲートの片側にのみ
ドライバ回路を接続し、もう片側にはドライバ出力を配
線を介して供給するので、デコーダ全体の面積を従来よ
り減少することができる。それにより、本発明は半導体
記憶装置の大規模、大容量化に益するところ大である。
第１図は本発明の第１の実施例の概要図、第２図は本発
明の第２の実施例の概要図、第４因は従来例の構成図。 １・・・ＮＯＲゲート ２．３・・・ドライバ回路 ４・・・抵抗 ５・・・セルアレイ領域（メモリセル領域）６・・・デ
ータバス線 １０・・・コラムデコーダ 第１の実施例の概要図 第 １ 図 第２の実施例の概要図 第 ４ 図
明の第２の実施例の概要図、第４因は従来例の構成図。 １・・・ＮＯＲゲート ２．３・・・ドライバ回路 ４・・・抵抗 ５・・・セルアレイ領域（メモリセル領域）６・・・デ
ータバス線 １０・・・コラムデコーダ 第１の実施例の概要図 第 １ 図 第２の実施例の概要図 第 ４ 図
Claims (3)
- （１）一対のメモリセルアレイの間の領域にデコーダ回
路複数を配列してなり、該デコーダ回路の両側にメモリ
セルアレイが接続される半導体記憶装置において、 該デコーダ回路各々は、アドレス入力に応じて選択信号
を発生する論理ゲートと、 該論理ゲートの片側にのみ配設され前記選択信号に応答
して駆動出力信号を発生するドライバ回路を有し、該ド
ライバ回路が配設された側のメモリセルアレイにドライ
バ回路の出力端が接続されると共に、ドライバ回路が配
設されない側のメモリセルアレイには、該ドライバ回路
の出力端から前記デコーダ回路の列を横切つて延びる配
線を介して駆動出力信号を与えるようにしてなることを
特徴とする半導体記憶装置。 - （２）全ての前記デコーダ回路のドライバ回路が論理ゲ
ートの同一側に配設されていることを特徴とする前記特
許請求の範囲第１項記載の半導体記憶装置。 - （３）前記デコーダ回路のドライバ回路が論理ゲートの
片側に千鳥状に交互に配設されていることを特徴とする
前記特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068247A JPS61227289A (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
| EP86302306A EP0201185B1 (en) | 1985-03-30 | 1986-03-27 | Semiconductor memory device |
| DE8686302306T DE3676737D1 (de) | 1985-03-30 | 1986-03-27 | Halbleiterspeichervorrichtung. |
| KR1019860002324A KR910000877B1 (ko) | 1985-03-30 | 1986-03-28 | 복수 메모리셀 어레이용 공통 구동회로를 갖는 반도체 메모리 장치 |
| US07/277,392 US4896302A (en) | 1985-03-30 | 1988-11-22 | Semiconductor memory device having common driver circuits for plural memory cell arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068247A JPS61227289A (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61227289A true JPS61227289A (ja) | 1986-10-09 |
| JPH036596B2 JPH036596B2 (ja) | 1991-01-30 |
Family
ID=13368243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60068247A Granted JPS61227289A (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4896302A (ja) |
| EP (1) | EP0201185B1 (ja) |
| JP (1) | JPS61227289A (ja) |
| KR (1) | KR910000877B1 (ja) |
| DE (1) | DE3676737D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01263992A (ja) * | 1988-04-13 | 1989-10-20 | Toshiba Corp | 半導体集積回路 |
| US5195053A (en) * | 1989-08-30 | 1993-03-16 | Nec Corporation | Semiconductor memory device wired to accommodate increased capacity without increasing the size of the semiconductor memory device |
| JP2692357B2 (ja) * | 1989-08-30 | 1997-12-17 | 日本電気株式会社 | 半導体記憶装置 |
| US5175446A (en) * | 1991-02-14 | 1992-12-29 | Thomson, S.A. | Demultiplexer including a three-state gate |
| JP2817533B2 (ja) * | 1991-09-27 | 1998-10-30 | 日本電気株式会社 | 半導体集積回路装置 |
| US7087943B2 (en) * | 2003-05-08 | 2006-08-08 | Intel Corporation | Direct alignment scheme between multiple lithography layers |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043585B2 (ja) * | 1977-12-21 | 1985-09-28 | 日本電気株式会社 | 半導体集積回路 |
| US4264828A (en) * | 1978-11-27 | 1981-04-28 | Intel Corporation | MOS Static decoding circuit |
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| EP0101884A3 (en) * | 1982-07-21 | 1987-09-02 | Hitachi, Ltd. | Monolithic semiconductor memory |
| JPS59178685A (ja) * | 1983-03-30 | 1984-10-09 | Toshiba Corp | 半導体記憶回路 |
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| US4608672A (en) * | 1983-07-14 | 1986-08-26 | Honeywell Inc. | Semiconductor memory |
| US4611131A (en) * | 1983-08-31 | 1986-09-09 | Texas Instruments Incorporated | Low power decoder-driver circuit |
| US4724531A (en) * | 1984-07-18 | 1988-02-09 | Hughes Aircraft Company | Gate array with bidirectional symmetry |
| US4700328A (en) * | 1985-07-11 | 1987-10-13 | Intel Corporation | High speed and high efficiency layout for dram circuits |
-
1985
- 1985-03-30 JP JP60068247A patent/JPS61227289A/ja active Granted
-
1986
- 1986-03-27 DE DE8686302306T patent/DE3676737D1/de not_active Expired - Lifetime
- 1986-03-27 EP EP86302306A patent/EP0201185B1/en not_active Expired - Lifetime
- 1986-03-28 KR KR1019860002324A patent/KR910000877B1/ko not_active IP Right Cessation
-
1988
- 1988-11-22 US US07/277,392 patent/US4896302A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0201185A2 (en) | 1986-11-12 |
| KR910000877B1 (ko) | 1991-02-11 |
| EP0201185A3 (en) | 1988-07-27 |
| KR860007666A (ko) | 1986-10-15 |
| JPH036596B2 (ja) | 1991-01-30 |
| US4896302A (en) | 1990-01-23 |
| EP0201185B1 (en) | 1991-01-09 |
| DE3676737D1 (de) | 1991-02-14 |
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