JPH05267615A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05267615A JPH05267615A JP4064584A JP6458492A JPH05267615A JP H05267615 A JPH05267615 A JP H05267615A JP 4064584 A JP4064584 A JP 4064584A JP 6458492 A JP6458492 A JP 6458492A JP H05267615 A JPH05267615 A JP H05267615A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- gate
- grounding
- transistors
- activation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 レイアウト面積の小さいロウデコーダを実現
する。 【構成】 ワード線選択用トランジスタＱＡ０、ＱＡ２
およびＱＡ１、ＱＡ３の間にそれぞれのワード線に対応
したワード線接地用トランジスタＱＢ０、ＱＢ２および
ＱＢ１、ＱＢ３を配置し、そのワード線接地用トランジ
スタの間を共通の接地電位とすることにより、ワード線
選択用トランジスタＱＡ０とＱＡ２の間の絶縁層による
分離を不要にする。 【効果】 ワード線接地用トランジスタとワード線選択
用トランジスタを並べて配置するため、ロウデコーダの
高さを小さくできる。また、ロウデコーダを構成する活
性化領域を連続にすることができ、絶縁層による分離が
不要になるため、ロウデコーダにピッチを小さくするこ
とができる。
する。 【構成】 ワード線選択用トランジスタＱＡ０、ＱＡ２
およびＱＡ１、ＱＡ３の間にそれぞれのワード線に対応
したワード線接地用トランジスタＱＢ０、ＱＢ２および
ＱＢ１、ＱＢ３を配置し、そのワード線接地用トランジ
スタの間を共通の接地電位とすることにより、ワード線
選択用トランジスタＱＡ０とＱＡ２の間の絶縁層による
分離を不要にする。 【効果】 ワード線接地用トランジスタとワード線選択
用トランジスタを並べて配置するため、ロウデコーダの
高さを小さくできる。また、ロウデコーダを構成する活
性化領域を連続にすることができ、絶縁層による分離が
不要になるため、ロウデコーダにピッチを小さくするこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
もので、特にロウデコーダのレイアウトに関するもので
ある。
もので、特にロウデコーダのレイアウトに関するもので
ある。
【０００２】
【従来の技術】近年、半導体記憶装置はますます大容量
化しており、高集積化のためにロウデコーダのレイアウ
ト面積も縮小することが必要となっている。特に、ロウ
デコーダの高さが増加すればその方向のチップ幅が増加
することになるため、ロウデコーダの高さ方向の縮小が
重要となる。また、ロウデコーダの幅はワード線のピッ
チに制限されており、ワード線ピッチが縮小されるとと
もにロウデコーダの幅も縮小しなければならない。
化しており、高集積化のためにロウデコーダのレイアウ
ト面積も縮小することが必要となっている。特に、ロウ
デコーダの高さが増加すればその方向のチップ幅が増加
することになるため、ロウデコーダの高さ方向の縮小が
重要となる。また、ロウデコーダの幅はワード線のピッ
チに制限されており、ワード線ピッチが縮小されるとと
もにロウデコーダの幅も縮小しなければならない。
【０００３】以下図面を参照しながら、上記した従来の
ダイナミック型半導体記憶装置のロウデコーダのレイア
ウトについて説明する。図４はダイナミック型半導体記
憶装置のロウデコーダの回路図である。図４において、
ＱＡ０〜ＱＡ５はワード線選択用トランジスタ、ＱＢ０
〜ＱＢ５はワード線接地用トランジスタである。Ｘ０〜
Ｘ２はワード線選択信号、ＸＸ０〜ＸＸ２はワード線接
地信号、ＷＤ０〜ＷＤ１はワード線駆動信号である。図
３は前記ロウデコーダの従来のレイアウトの一例であ
る。ＧＡ０〜ＧＡ５はワード線選択用トランジスタＱＡ
０〜ＱＡ５を構成するワード線選択用ゲート、ＧＢ０〜
ＧＢ５はワード線接地用トランジスタＱＢ０〜ＱＢ５を
構成するワード線接地用ゲートである。ワード線選択用
トランジスタとワード線接地用トランジスタはロウデコ
ーダの高さ方向に配置される。またトランジスタＱＡ０
〜ＱＡ５、ＱＢ０〜ＱＢ５はそれぞれ絶縁層領域によっ
て分離されている。
ダイナミック型半導体記憶装置のロウデコーダのレイア
ウトについて説明する。図４はダイナミック型半導体記
憶装置のロウデコーダの回路図である。図４において、
ＱＡ０〜ＱＡ５はワード線選択用トランジスタ、ＱＢ０
〜ＱＢ５はワード線接地用トランジスタである。Ｘ０〜
Ｘ２はワード線選択信号、ＸＸ０〜ＸＸ２はワード線接
地信号、ＷＤ０〜ＷＤ１はワード線駆動信号である。図
３は前記ロウデコーダの従来のレイアウトの一例であ
る。ＧＡ０〜ＧＡ５はワード線選択用トランジスタＱＡ
０〜ＱＡ５を構成するワード線選択用ゲート、ＧＢ０〜
ＧＢ５はワード線接地用トランジスタＱＢ０〜ＱＢ５を
構成するワード線接地用ゲートである。ワード線選択用
トランジスタとワード線接地用トランジスタはロウデコ
ーダの高さ方向に配置される。またトランジスタＱＡ０
〜ＱＡ５、ＱＢ０〜ＱＢ５はそれぞれ絶縁層領域によっ
て分離されている。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ワード線駆動用トランジスタとワード線
接地用トランジスタをロウデコーダの高さ方向に並べて
配置するため、ワード線接地用トランジスタのサイズを
大きくするとロウデコーダの高さ方向のサイズが大きく
なり、ワード線方向にチップ幅が増加し、結果的にチッ
プサイズの増加を招くという問題点を有していた。ま
た、各トランジスタの間の領域に拡散層を分離する絶縁
層の領域が必要で、ロウデコーダのレイアウト面積を縮
小するのが困難であるという問題点を有していた。
うな構成では、ワード線駆動用トランジスタとワード線
接地用トランジスタをロウデコーダの高さ方向に並べて
配置するため、ワード線接地用トランジスタのサイズを
大きくするとロウデコーダの高さ方向のサイズが大きく
なり、ワード線方向にチップ幅が増加し、結果的にチッ
プサイズの増加を招くという問題点を有していた。ま
た、各トランジスタの間の領域に拡散層を分離する絶縁
層の領域が必要で、ロウデコーダのレイアウト面積を縮
小するのが困難であるという問題点を有していた。
【０００５】本発明は上記従来の問題点を解決するもの
で、レイアウトの面積を縮小させたロウデコーダ回路を
提供することを目的とする。
で、レイアウトの面積を縮小させたロウデコーダ回路を
提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置は、ワード線に垂直な方向に連
続な活性化領域と、第１のワード線選択信号を接続した
第１のワード線選択用ゲートと、第１のワード線接地信
号を接続した第１のワード線接地用ゲートとを、前記活
性化領域上に配置し、前記第１のワード線選択用ゲート
と前記第１のワード線接地用ゲートの間の活性化領域に
第１のワード線を接続した第１のワード線駆動回路と、
第２のワード線選択信号を接続した第２のワード線選択
用ゲートと、第２のワード線接地信号を接続した第２の
ワード線接地用ゲートとを、前記活性化領域上に配置
し、前記第２のワード線選択用ゲートと前記第２のワー
ド線接地用ゲートの間の活性化領域に第２のワード線を
接続した第２のワード線駆動回路とを備え、前記第１の
ワード線駆動回路と前記第２のワード線駆動回路とを前
記第１のワード線選択用ゲートと前記第２のワード線選
択用ゲートが隣合うように配置し、前記第１のワード線
選択用ゲートと前記第２のワード線選択用ゲートの間の
活性化領域にワード線駆動信号を接続したワード線駆動
回路対を複数個、前記活性化領域上にワード線に垂直な
方向に配置し、前記複数ワード線駆動回路対の間の活性
化領域に接地電位を接続したものである。
めに本発明の半導体装置は、ワード線に垂直な方向に連
続な活性化領域と、第１のワード線選択信号を接続した
第１のワード線選択用ゲートと、第１のワード線接地信
号を接続した第１のワード線接地用ゲートとを、前記活
性化領域上に配置し、前記第１のワード線選択用ゲート
と前記第１のワード線接地用ゲートの間の活性化領域に
第１のワード線を接続した第１のワード線駆動回路と、
第２のワード線選択信号を接続した第２のワード線選択
用ゲートと、第２のワード線接地信号を接続した第２の
ワード線接地用ゲートとを、前記活性化領域上に配置
し、前記第２のワード線選択用ゲートと前記第２のワー
ド線接地用ゲートの間の活性化領域に第２のワード線を
接続した第２のワード線駆動回路とを備え、前記第１の
ワード線駆動回路と前記第２のワード線駆動回路とを前
記第１のワード線選択用ゲートと前記第２のワード線選
択用ゲートが隣合うように配置し、前記第１のワード線
選択用ゲートと前記第２のワード線選択用ゲートの間の
活性化領域にワード線駆動信号を接続したワード線駆動
回路対を複数個、前記活性化領域上にワード線に垂直な
方向に配置し、前記複数ワード線駆動回路対の間の活性
化領域に接地電位を接続したものである。
【０００７】
【作用】本発明は上記した構成によって、ワード線接地
用トランジスタが隣合うワード線選択用トランジスタの
間に配置されるため、ロウデコーダの高さを縮小するこ
とが可能になり、ワード線接地用トランジスタのゲート
幅が、ワード線選択用トランジスタのゲート幅と等しく
なるまでは、ロウデコーダの高さが変わらないため、ロ
ウデコーダの高さを変えずにワード線接地用トランジス
タのサイズを大きくすることができる。また、ロウデコ
ーダの活性化領域が連続しており、分離のための絶縁領
域が不要になり、加工も容易である。
用トランジスタが隣合うワード線選択用トランジスタの
間に配置されるため、ロウデコーダの高さを縮小するこ
とが可能になり、ワード線接地用トランジスタのゲート
幅が、ワード線選択用トランジスタのゲート幅と等しく
なるまでは、ロウデコーダの高さが変わらないため、ロ
ウデコーダの高さを変えずにワード線接地用トランジス
タのサイズを大きくすることができる。また、ロウデコ
ーダの活性化領域が連続しており、分離のための絶縁領
域が不要になり、加工も容易である。
【０００８】
【実施例】以下本発明の一実施例の半導体装置につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【０００９】図１は本発明の実施例におけるロウデコー
ダのレイアウトを示すものである。図２は本発明の実施
例におけるロウデコーダの等価回路である。本実施例の
特徴は、第１のワード線選択信号を接続した第１のワー
ド線選択用ゲートと、第１のワード線接地信号を接続し
た第１のワード線接地用ゲートとを、活性化領域上に配
置し、前記第１のワード線選択用ゲートと前記第１のワ
ード線接地用ゲートの間の活性化領域に第１のワード線
を接続した第１のワード線駆動回路Ａと、第２のワード
線選択信号を接続した第２のワード線選択用ゲートと、
第２のワード線接地信号を接続した第２のワード線接地
用ゲートとを、活性化領域上に配置し、前記第２のワー
ド線選択用ゲートと前記第２のワード線接地用ゲートの
間の活性化領域に第２のワード線を接続した第２のワー
ド線駆動回路Ｂとを前記第１のワード線選択用ゲートと
前記第２のワード線選択用ゲートが隣合うように配置
し、前記第１のワード線選択用ゲートと前記第２のワー
ド線選択用ゲートの間の活性化領域にワード線駆動信号
を接続したワード線駆動回路対Ｃを複数個、活性化領域
上にワード線に垂直な方向に配置し、前記複数ワード線
駆動回路対の間の活性化領域に接地電位を接続したこと
である。
ダのレイアウトを示すものである。図２は本発明の実施
例におけるロウデコーダの等価回路である。本実施例の
特徴は、第１のワード線選択信号を接続した第１のワー
ド線選択用ゲートと、第１のワード線接地信号を接続し
た第１のワード線接地用ゲートとを、活性化領域上に配
置し、前記第１のワード線選択用ゲートと前記第１のワ
ード線接地用ゲートの間の活性化領域に第１のワード線
を接続した第１のワード線駆動回路Ａと、第２のワード
線選択信号を接続した第２のワード線選択用ゲートと、
第２のワード線接地信号を接続した第２のワード線接地
用ゲートとを、活性化領域上に配置し、前記第２のワー
ド線選択用ゲートと前記第２のワード線接地用ゲートの
間の活性化領域に第２のワード線を接続した第２のワー
ド線駆動回路Ｂとを前記第１のワード線選択用ゲートと
前記第２のワード線選択用ゲートが隣合うように配置
し、前記第１のワード線選択用ゲートと前記第２のワー
ド線選択用ゲートの間の活性化領域にワード線駆動信号
を接続したワード線駆動回路対Ｃを複数個、活性化領域
上にワード線に垂直な方向に配置し、前記複数ワード線
駆動回路対の間の活性化領域に接地電位を接続したこと
である。
【００１０】図１において、ＧＡ０〜ＧＡ５はワード線
選択用トランジスタＱＡ０〜ＱＡ５を構成するワード線
選択用ゲート、ＧＢ０〜ＧＢ５はワード線接地用トラン
ジスタＱＢ０〜ＱＢ５を構成するワード線接地用ゲー
ト、ＷＤ０〜ＷＤ１はワード線駆動信号、ＷＬ０〜ＷＬ
５はワード線、ＶＳＳは接地電位である。ワード線接地
用トランジスタはワード線選択用トランジスタの間に配
置され、隣合うワード線接地用トランジスタの間を共通
の接地電位に接続する。たとえば、ワード線選択用ゲー
トＧＡ０とワード線接地用トランジスタＧＢ０の間の活
性化領域にワード線ＷＬ０を接続し、ワード線選択用ゲ
ートＧＡ２とワード線接地用ゲートＧＢ２の間の活性化
領域にワード線ＷＬ２を接続し、ワード線接地用ゲート
ＧＢ０とＧＢ２の間の活性化領域に接地電位を接続す
る。
選択用トランジスタＱＡ０〜ＱＡ５を構成するワード線
選択用ゲート、ＧＢ０〜ＧＢ５はワード線接地用トラン
ジスタＱＢ０〜ＱＢ５を構成するワード線接地用ゲー
ト、ＷＤ０〜ＷＤ１はワード線駆動信号、ＷＬ０〜ＷＬ
５はワード線、ＶＳＳは接地電位である。ワード線接地
用トランジスタはワード線選択用トランジスタの間に配
置され、隣合うワード線接地用トランジスタの間を共通
の接地電位に接続する。たとえば、ワード線選択用ゲー
トＧＡ０とワード線接地用トランジスタＧＢ０の間の活
性化領域にワード線ＷＬ０を接続し、ワード線選択用ゲ
ートＧＡ２とワード線接地用ゲートＧＢ２の間の活性化
領域にワード線ＷＬ２を接続し、ワード線接地用ゲート
ＧＢ０とＧＢ２の間の活性化領域に接地電位を接続す
る。
【００１１】上記のレイアウトにより、ロウデコーダの
高さはワード線選択トランジスタの大きさによって決ま
り、ワード線接地用トランジスタの大きさの影響は受け
ない。したがって、たとえば、ワード線接地用トランジ
スタの大きさがワード線駆動用トランジスタの大きさの
２分の１とした場合、従来のレイアウトと比較して本実
施例の場合、ロウデコーダの高さはほぼ３分の２にでき
る。また、ロウデコーダを構成するトランジスタは絶縁
層による分離が不要になるため、ワード線ピッチ方向の
幅を縮小することも可能になる。
高さはワード線選択トランジスタの大きさによって決ま
り、ワード線接地用トランジスタの大きさの影響は受け
ない。したがって、たとえば、ワード線接地用トランジ
スタの大きさがワード線駆動用トランジスタの大きさの
２分の１とした場合、従来のレイアウトと比較して本実
施例の場合、ロウデコーダの高さはほぼ３分の２にでき
る。また、ロウデコーダを構成するトランジスタは絶縁
層による分離が不要になるため、ワード線ピッチ方向の
幅を縮小することも可能になる。
【００１２】
【発明の効果】以上のように本発明によれば、ワード線
選択用トランジスタの横にワード線接地用トランジスタ
を配置することにより、ワード線接地用トランジスタの
大きさがワード線駆動用トランジスタの大きさの２分の
１とした場合、従来のレイアウトと比較して本実施例の
場合、ロウデコーダの高さはほぼ３分の２にできる。ま
た、ロウデコーダを構成するトランジスタは絶縁層によ
る分離が不要になるためワード線ピッチ方向の幅を縮小
することも可能になる。
選択用トランジスタの横にワード線接地用トランジスタ
を配置することにより、ワード線接地用トランジスタの
大きさがワード線駆動用トランジスタの大きさの２分の
１とした場合、従来のレイアウトと比較して本実施例の
場合、ロウデコーダの高さはほぼ３分の２にできる。ま
た、ロウデコーダを構成するトランジスタは絶縁層によ
る分離が不要になるためワード線ピッチ方向の幅を縮小
することも可能になる。
【図１】本発明の実施例における半導体記憶装置のロウ
デコーダのレイアウト図
デコーダのレイアウト図
【図２】同実施例におけるロウデコーダのレイアウトの
等価回路図
等価回路図
【図３】従来の半導体記憶装置のロウデコーダのレイア
ウト図
ウト図
【図４】従来の半導体記憶装置のロウデコーダのレイア
ウトの等価回路図
ウトの等価回路図
ＱＡ０〜５ ワード線選択用トランジスタ ＧＡ０〜５ ワード線選択用トランジスタを構成するワ
ード線選択用ゲート ＱＢ０〜５ ワード線接地用トランジスタ ＧＢ０〜５ ワード線接地用トランジスタを構成するワ
ード線接地用ゲート ＷＬ０〜５ ワード線 ＷＤ０〜１ ワード線駆動信号 ＶＳＳ 接地電位 Ａ 第１のワード線駆動回路 Ｂ 第２のワード線駆動回路 Ｃ ワード線駆動回路対
ード線選択用ゲート ＱＢ０〜５ ワード線接地用トランジスタ ＧＢ０〜５ ワード線接地用トランジスタを構成するワ
ード線接地用ゲート ＷＬ０〜５ ワード線 ＷＤ０〜１ ワード線駆動信号 ＶＳＳ 接地電位 Ａ 第１のワード線駆動回路 Ｂ 第２のワード線駆動回路 Ｃ ワード線駆動回路対
Claims (1)
- 【請求項１】ワード線に垂直な方向に連続な活性化領域
と、第１のワード線選択信号を接続した第１のワード線
選択用ゲートと、第１のワード線接地信号を接続した第
１のワード線接地用ゲートとを、前記活性化領域上に配
置し、前記第１のワード線選択用ゲートと前記第１のワ
ード線接地用ゲートの間の活性化領域に第１のワード線
を接続した第１のワード線駆動回路と、第２のワード線
選択信号を接続した第２のワード線選択用ゲートと、第
２のワード線接地信号を接続した第２のワード線接地用
ゲートとを、前記活性化領域上に配置し、前記第２のワ
ード線選択用ゲートと前記第２のワード線接地用ゲート
の間の活性化領域に第２のワード線を接続した第２のワ
ード線駆動回路とを備え、前記第１のワード線駆動回路
と前記第２のワード線駆動回路とを前記第１のワード線
選択用ゲートと前記第２のワード線選択用ゲートが隣合
うように配置し、前記第１のワード線選択用ゲートと前
記第２のワード線選択用ゲートの間の活性化領域にワー
ド線駆動信号を接続したワード線駆動回路対を複数個、
前記活性化領域上にワード線に垂直な方向に配置し、前
記複数ワード線駆動回路対の間の活性化領域に接地電位
を接続することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064584A JPH05267615A (ja) | 1992-03-23 | 1992-03-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064584A JPH05267615A (ja) | 1992-03-23 | 1992-03-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267615A true JPH05267615A (ja) | 1993-10-15 |
Family
ID=13262445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064584A Pending JPH05267615A (ja) | 1992-03-23 | 1992-03-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267615A (ja) |
-
1992
- 1992-03-23 JP JP4064584A patent/JPH05267615A/ja active Pending
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