JPH03203369A - 半導体メモリ装置のワードライン配列方法 - Google Patents

半導体メモリ装置のワードライン配列方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置のワードライン配置方法に係
るもので、特にワードライン間の結合雑音（Ｃｏｕｐｌ
ｉｎｇ　Ｎｏ１ｓｅ）及び容量成分等を減らしつるワー
ドライン配置方法に係るものである。
［従来の技術］ 半導体メモリ装置の高集積及び微細化傾向によって、そ
の構造またはレイアウト上において各種の問題が発生し
、メモリ素子自体の動作に少なくない影響を与えている
。特に、多数のビットラインとワードラインとが交叉す
るメモリセルアレイにおいては、メモリの高集積化の傾
向から各ライン間の間隔が狭くなり、これにより１つの
ラインを通じて信号が電送されるときに隣接するライン
との間に結合性容量が誘起される。
通常の半導体メモリ素子においては、メモリ容量が大き
くなり高集積化されると、ワードラインの長さがより長
くなるのみならず相互間隔もまた狭くなる。ワードライ
ンの長さが長くなる場合、メモリセルを選択するための
ワードライン駆動時間が遅延するが、これを補償するた
めに通常のメモリ装置においてはワードライン電極にな
るポリシリコンに金属層を形成させて高速動作が可能に
なるようにしている。しかし、ワードライン電極に金属
層を被覆するのは、ワードライン間の間隔をより狭くし
、誘起される結合性容量成分をより大きくする結果とな
る。言い換えれば、ワードライン間に基本的に存在する
結合性雑音に金属層間の結合性容量による雑音か追加さ
れることになる。
このようなワードライン間の結合性容量成分による雑音
は、ある一つのワードラインが選択された場合に隣接す
るワードラインにおいて前記結合性容量によって瞬間的
に充放電現象が発生してメモリ動作上に誤動作を誘発さ
せる可能性が多い。勿論、高集積化によるＭＯＳトラン
ジスタ等の小形化及びレイアウトの微細化によって、ワ
ードラインを駆動させる駆動電圧が比較的大きなレベル
をもち誘起される雑音も無視しえないので、上記ワード
ライン駆動電圧を外部電源電圧（通常５Ｖ）より所定値
以下に低下させる方法を使用することもできる。しかし
、メモリセルパストランジスタを駆動するのには一定値
以上の電圧が要求されるので、この方法で高集積、微細
化に対応するのにも限界がある。
第１図は従来のワードラインの構成を表わすメモリアレ
イを図示している。上記第１図においては、多数のワー
ドライン（ＷＬ、〜Ｅ　Ｌ　ｎ）が一対ずつセンスアン
プと連結された多数のビットライン（Ｂ　Ｌ　ｒ〜ＢＬ
ｋ）と単純に直交する形態に配列されている。そして、
前記ワードライン及びビットラインが交叉する所定部位
にメモリセルが形成されており、上記メモリアレイは折
返しビットライン（ｆｏｌｄｅｄ　ｂｉｔ　１ｉｎｅ）
構造となっていることが分る。上記メモリアレイにおい
て、メモリ動作は選択されたワードラインに該当するメ
モリセルに記憶された情報が選択されたビットライン上
に表われ、上記一対のビットラインに各々連結されたセ
ンスアンプが上記情報を判読する。
このとき、隣接したワードライン同士が同時に選択され
てメモリ動作が行われる場合に、第３Ａ図に図示したよ
うな容量成分が現れる。前記第３Ａ図を参照して説明す
ると、各々の隣接したワードライン間には同一の大きさ
の結合容量成分（ｃｏｕｐｌｉｎｇ　ｃａｐａｃｉｔｉ
ｏｎｃｅ：以下Ｃｃという）Ｃ１２，Ｃ２ｓ、　Ｃｌ４
１　Ｃ４！ｌ””等が存在し、各ワードラインにはワー
ドライン自体の基板容量成分（ｓｕｂｓｔｒａｔｅ　ｃ
ａｐａｃｉｔａｎｃｅ：以下Ｃｓという）Ｃ＋　、Ｃ２
、Ｃｓ　、Ｃ４・・・等が存在する。したがって、任意
の一つのワードラインが選択された場合に隣接したワー
ドラインに及ぶ結合性雑音（ｗｏｒｄ　１ｉｎｅ　ｃｏ
ｕｐｌｉｎｇ　ｎｏｉｓｅ：以下ＶＣＰという）は下記
の式（１）のようである。
ＶＷＬ：選択されたワードラインを駆動させるための電
圧 ［発明が解決しようとしている課題］ 上記の式（１）で知ることができるのは、ワードライン
の基板容量成分Ｃｍはワードライン自体の物質的な組成
と基板自体の性質に関係するものであるので、ここでは
常数（ｃｏｎｓｔａｎｔ）とみてよい。また、ワードラ
イン駆動電圧ＶｗＬが上記結合雑音ＶＣＩＩに一番大き
な影響を及ぼす因子になるが、上記ワードライン駆動電
圧ＶＷＬはメモリセルトランジスタをＯＮ状態にするた
めのしきい電圧値をもてばよいので、ここでは考慮対象
から除外されつる。従って、結合容量成分であるＣｃに
よって上記結合雑音ＶＣＰを抑制しうることが、この分
野に通常の知識をもつ者なら容易に理解しつる。
したがって、本発明の目的は、ワードラインの結合容量
成分を減らすことにより、ワードライン動作中に誘起さ
れる結合雑音を抑制しつるワードラインの配列方法を提
供することにある。
［課題を解決するための手段］ 上記本発明の目的を達成するために、本発明のワードラ
イン配列方法は、複数のワードラインを具備する半導体
メモリ装置において、 前記ワードラインの少なくとも４本を一組として、各組
のワードラインが最初に隣接したワードラインとは相互
に隣接しないように少なくとも１回ツイストされている
ことを特徴とする。
［実施例］ 以下、本発明を添付図面を参照して詳細に説明する。
第２図は本発明によるワードラインの構成図を表わした
ものであり、第３Ｂ図は上記第２図のワードライン構成
による結合容量成分を図示したものである。
先ず、上記第２図において、一対ずつセンスアンプと各
々連結されたビットライン（ＢＬ＋〜ＢＬｋ）と直交し
ているワードラインは、４本のワードラインを一組にし
て上記各４本のワードラインをワードラインのほぼ中間
地点で相互にツイストさせた。即ち、ワードラインＷ　
Ｌ　ｚはツイストされる前まではワードラインＷ　Ｌ　
＋とワードラインＷＬ、どの間に位置するが、ツイスト
後にはワードラインＷＬ、とワードラインＷ　Ｌ　ｔと
に隣接するようになり、ワードラインＷＬ、はワードラ
インＷ　Ｌ　＋　とワードラインＷＬ２との間に、ワー
ドラインＷ　Ｌ　＋はワードラインＷＬ、及びＷＬ、の
間に各々位置するようになる。
したがって、各ワードラインはツイストされる前に隣接
したワードラインとはほぼ２倍の距離離隔されて形成さ
れるので、従来のように単純に並行に配列された構造よ
りは上記結合容量成分が約１／２に減少される。又、上
記ワードラインがツイストされる部分はワードライン接
続（ｓｔｒａｐｐｉｎｇ）領域であるので、ワードライ
ンをツイストさせるための別途の領域は必要としない。
上記ワードラインをツイストさせることによる結合容量
成分の減少は、下記の式（２）で表すことができる。
Ｃｔ：　’　＝ｃｃ　／２ Ｃｃ’ ＶＣＰ：　　　　　　　ＸＶＷＬ Ｃａ＋Ｃｃ Ｃｃ’：ワードラインの結合容量成分 （第３Ｂ図のＣＩ２’　、　Ｃ２３’　、　Ｃｓ４’・
・・）上記の式〈２）による結合容量成分の減少効果は
第３Ｂ図に図示されている。上記第３Ｂ図において、結
合容量成分Ｃ１□’　、　Ｃ２３＊　Ｃ３ａＣ４Ｂ　　
・・・等は、上記第３Ａ図の結合容量成分Ｃｌ！、　Ｃ
ｘｓ、　Ｃｓａ、　Ｃａｓ・・・等の約半値である。
そして、基板容量成分Ｃ＋　、Ｃｚ　、Ｃｓ。Ｃ４・・
・等は上記第３Ａ図の基板容量成分と同一である。
したがって、上記第（２）式から分かるように、結合容
量成分Ｃｃ’が上記第（１）式の結合容量成分Ｃｃから
約１７２に減少されているため、結合雑音■ｃＰも同じ
程度に減少されることが分かる。
尚、上記本発明の実施例においては４本のワードライン
を一組にしてツイストさせたが、実験結果から４本以上
のワードラインをツイストさせる場合にのみ上記のよう
な結合雑音の減少効果が表われるので、必要に応じてよ
り多くのワードラインなツイストさせてもよい。そして
、本発明の効果が表われる範囲内において、上記ワード
ラインをツイストさせる回数も増加しつる。また、上記
本発明の実施例においてはワードラインに対する場合を
言及したが、半導体メモリ装置内において４本以上の入
出カラインをもつ信号バス、例えば列デコーダまたは行
デコーダ、入力ライン、入出カライン及びデータバス等
においても本発明の適用が可能である。
［発明の効果コ 上述したように、本発明はワードラインをワードライン
結束領域でツイストさせることにより、ワードライン駆
動時に誘起される結合雑音を抑制しつる効果がある。
また、本発明は上記ワードラインにみならず、半導体メ
モリ装置に多数内争されている信号）＼ス間の結合容量
成分を減少させつる方法を提供することにより、メモリ
装置全体の効率性及び信頼性を改善させつる利点がある
。
【図面の簡単な説明】
第１図は従来の半導体メモリ装置のワードライン構成図
、 第２図は本発明による半導体メモリ装置のワードライン
構成図、 第３Ａ図は第１図によるワードラインの容量成分を表わ
す図、 第３Ｂ図は第２図によるワードラインの容量成分を表わ
す図である。 図中、ＷＬ、・・・ワードライン、ＢＬ、・・・ビット
ライン、ＳＡ・・・センスアンプである。

Claims (5)

    【特許請求の範囲】
  1. （１）複数のワードラインを具備する半導体メモリ装置
    において、 前記ワードラインの少なくとも４本を一組として、前記
    各組のワードラインが最初に隣接したワードラインとは
    相互に隣接しないようにツイストされることを特徴する
    半導体メモリ装置のワードライン配列方法。
  2. （２）前記ワードラインが一度ツイストされた後にも、
    最初に隣接したワードライン同士が相互に隣接しないよ
    うに更にツイストされることを特徴とする請求項第１項
    記載の半導体メモリ装置のワードライン配列方法。
  3. （３）前記ワードラインがワードライン接続領域でツイ
    ストされることを特徴とする請求項第１項記載の半導体
    メモリ装置のワードライン配列方法。
  4. （４）複数本の線路で構成された各種の信号線路を具備
    する半導体メモリ装置において、 前記線路の少なくとも４本を一組として、前記各組の線
    路が同一の組にあつて最初に隣接した線路とは隣接しな
    いようにツイストされることを特徴とする半導体メモリ
    装置のワードライン配列方法。
  5. （５）前記線路が一度ツイストされた後にも、最初に隣
    接した線路同士が相互に隣接しないように更にツイスト
    されることを特徴とする請求項第４項記載の半導体メモ
    リ装置のワードライン配列方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158514A (ja) * 2007-12-25 2009-07-16 Hitachi Ltd 半導体記憶装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713864B2 (ja) * 1989-09-27 1995-02-15 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JPH03171662A (ja) * 1989-11-29 1991-07-25 Sharp Corp 信号線システム
JPH04271086A (ja) * 1991-02-27 1992-09-28 Nec Corp 半導体集積回路
US5311477A (en) * 1991-07-17 1994-05-10 Sgs-Thomson Microelectronics, Inc. Integrated circuit memory device having flash clear
US5297094A (en) * 1991-07-17 1994-03-22 Sgs-Thomson Microelectronics, Inc. Integrated circuit memory device with redundant rows
US5287322A (en) * 1991-07-17 1994-02-15 Sgs-Thomson Microelectronics, Inc. Integrated circuit dual-port memory device having reduced capacitance
JP2000340766A (ja) * 1999-05-31 2000-12-08 Fujitsu Ltd 半導体記憶装置
US6327170B1 (en) * 1999-09-28 2001-12-04 Infineon Technologies Ag Reducing impact of coupling noise in multi-level bitline architecture
US6567329B2 (en) * 2001-08-28 2003-05-20 Intel Corporation Multiple word-line accessing and accessor
US6563727B1 (en) * 2002-07-31 2003-05-13 Alan Roth Method and structure for reducing noise effects in content addressable memories
US7244995B2 (en) * 2004-10-18 2007-07-17 Texas Instruments Incorporated Scrambling method to reduce wordline coupling noise
US7952901B2 (en) * 2007-08-09 2011-05-31 Qualcomm Incorporated Content addressable memory
US20090154215A1 (en) * 2007-12-14 2009-06-18 Spansion Llc Reducing noise and disturbance between memory storage elements using angled wordlines
US8411479B2 (en) * 2009-07-23 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and methods for routing the memory circuits
CN113270130B (zh) * 2020-05-29 2024-08-09 台湾积体电路制造股份有限公司 存储器设备

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57208691A (en) * 1981-06-15 1982-12-21 Mitsubishi Electric Corp Semiconductor memory
JPS59124092A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd メモリ装置
US4729119A (en) * 1984-05-21 1988-03-01 General Computer Corporation Apparatus and methods for processing data through a random access memory system
US4733374A (en) * 1985-03-30 1988-03-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device
CA1305255C (en) * 1986-08-25 1992-07-14 Joseph Lebowitz Marching interconnecting lines in semiconductor integrated circuits
JPS63153792A (ja) * 1986-12-17 1988-06-27 Sharp Corp 半導体メモリ装置
JPH0713858B2 (ja) * 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158514A (ja) * 2007-12-25 2009-07-16 Hitachi Ltd 半導体記憶装置

Also Published As

Publication number Publication date
JPH0783060B2 (ja) 1995-09-06
IT9048189A1 (it) 1992-01-31
IT9048189A0 (it) 1990-07-31
DE4005992A1 (de) 1991-07-11
US5155700A (en) 1992-10-13
NL194178C (nl) 2001-08-03
CN1052967A (zh) 1991-07-10
NL9000431A (nl) 1991-07-16
FR2656726A1 (fr) 1991-07-05
IT1241524B (it) 1994-01-17
GB9004448D0 (en) 1990-04-25
KR930001737B1 (ko) 1993-03-12
DE4005992C2 (de) 1994-01-27
FR2656726B1 (fr) 1995-02-03
GB2239556A (en) 1991-07-03
CN1021997C (zh) 1993-09-01
GB2239556B (en) 1993-08-25
KR910013262A (ko) 1991-08-08
NL194178B (nl) 2001-04-02

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