JPS59124092A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS59124092A JPS59124092A JP57233906A JP23390682A JPS59124092A JP S59124092 A JPS59124092 A JP S59124092A JP 57233906 A JP57233906 A JP 57233906A JP 23390682 A JP23390682 A JP 23390682A JP S59124092 A JPS59124092 A JP S59124092A
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- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明はデコーダ回路に係り、特に２段構成のデコーダ
によって消費電力の低下を行なったデコーダ回路に関す
る。
によって消費電力の低下を行なったデコーダ回路に関す
る。
（２） 技術の背景
従来からメモリの容量を拡張する手段として例えば１６
にビットのメモリを二つ接続して３’２にビットのメモ
リとして利用するような方法が知られている。
にビットのメモリを二つ接続して３’２にビットのメモ
リとして利用するような方法が知られている。
このようなメモリ拡張に於いてはメモリ容量を増加させ
ることも出来るが、これらメモリ並びに周辺のデコーダ
回路等で消費される電力も増大する。
ることも出来るが、これらメモリ並びに周辺のデコーダ
回路等で消費される電力も増大する。
そこで、これら消費電力の増大を防止する対策がとられ
ている。
ている。
（３） 従来技術と問題点
第１図は従来のＩＣメモリを２ヶ並列に接続してメモリ
容量を増加させた場合に消費電力の低下すなわちパワー
ダウンさせるための回路を示すものであり、第２図は第
１図に示すＩＣメモリのデコーダ部分に相当する回路を
示すものである。第１図に於いて、１ａ及び１ｂで示す
ＩＣメモリは各々例えば３２にのメモリで上記２つのＩ
Ｃメモリを接続４す劣ことで６４にのＩＣメモリとして
利用する場合であり、第１のＩＣメモリ１ａの入力端子
にアドレス信号２（Ａｏ＝Ａｎ）が与えられ、第１、第
２のｉｃメモリｌａ、ｌｂの出力端子に出力３．３′を
取り出す。このようなＩＣメモリのパワー増加を減少さ
せるために第１及び第２のＩＣメモリｌａ、ｌｂに外付
けでパワースイッチ部５ａ、５ｂを付加して該ＩＣメモ
リを制御する。
容量を増加させた場合に消費電力の低下すなわちパワー
ダウンさせるための回路を示すものであり、第２図は第
１図に示すＩＣメモリのデコーダ部分に相当する回路を
示すものである。第１図に於いて、１ａ及び１ｂで示す
ＩＣメモリは各々例えば３２にのメモリで上記２つのＩ
Ｃメモリを接続４す劣ことで６４にのＩＣメモリとして
利用する場合であり、第１のＩＣメモリ１ａの入力端子
にアドレス信号２（Ａｏ＝Ａｎ）が与えられ、第１、第
２のｉｃメモリｌａ、ｌｂの出力端子に出力３．３′を
取り出す。このようなＩＣメモリのパワー増加を減少さ
せるために第１及び第２のＩＣメモリｌａ、ｌｂに外付
けでパワースイッチ部５ａ、５ｂを付加して該ＩＣメモ
リを制御する。
６ａ、６ｂはパワースイッチ部５ａ、５ｂのアドレス入
力信号でアドレスインバータ７ａ、７ｂに与えられ、バ
イアス抵抗器Ｒ２、Ｒ２’を通してパワースイッチ８ａ
、８ｂすなわちトランジスタのベースをコントロールす
る。
力信号でアドレスインバータ７ａ、７ｂに与えられ、バ
イアス抵抗器Ｒ２、Ｒ２’を通してパワースイッチ８ａ
、８ｂすなわちトランジスタのベースをコントロールす
る。
該パワートランジスタ８ａ、８ｂのエミソ、夕は電源ラ
インＶｃｃに接続され、コレクタはＩＣメモリ１ａ、１
ｂに接続されている。
インＶｃｃに接続され、コレクタはＩＣメモリ１ａ、１
ｂに接続されている。
尚、Ｒ＋、Ｒ＋ ’、Ｒ２、Ｒ２’はバイアス用抵抗器
である。
である。
第１図のＩＣメモリ部のデコーダ回路を論理ゲートすな
わちナントゲート回路で第２図に示す。
わちナントゲート回路で第２図に示す。
１ａ１〜Ｊａｎ並に１ｂ１〜１ｂｎはＩＣメモリ１ａ、
ｉｂ内のデコーダ回路のナントゲート回路である。
ｉｂ内のデコーダ回路のナントゲート回路である。
デコーダ回路１ ａ ＋ 〜１ ａｎ、 １ ｂ ＋〜
１ ｂｎの出力は図示しないがＩＣメモリ１ａ、１ｂ内
のメモリセルに接続されている。
１ ｂｎの出力は図示しないがＩＣメモリ１ａ、１ｂ内
のメモリセルに接続されている。
叙上の如き従来の２段構成デコーダにおいては例えば、
第１のＩＣメモリまたは第１乃至第ｎのデコーダ１ａ＋
〜ｌａｎが動作状態になっているときはパワースイッチ
８ａは“オン”状態となされ、第２のパワースイッチ８
ｂは“オフ”状態となるようにアドレスインバータ７ａ
、ｉｂの入力が選択される。
第１のＩＣメモリまたは第１乃至第ｎのデコーダ１ａ＋
〜ｌａｎが動作状態になっているときはパワースイッチ
８ａは“オン”状態となされ、第２のパワースイッチ８
ｂは“オフ”状態となるようにアドレスインバータ７ａ
、ｉｂの入力が選択される。
ゆえに、第１のＩＣメモリ１ａまたは第１乃至第ｎのデ
コーダ回路１ａ＋〜ｌａｎの動作時には第２のＩＣメモ
リ１ｂまたは第１乃至第ｎのデコーダ回路１ｂｌ〜ｌｂ
ｎは不動作状態であるためメモリで消費されるパワーは
１／２となり、次に第１のＩＣメモリ１ａまたはデコー
ダ回路１ａｌ〜ｌａｎを“オフ”状態にしたとき第２の
ＩＣメモリ１ｂまたはデコーダ回路１ｂ１〜ｌｂｎは“
オン”状態となされる。
コーダ回路１ａ＋〜ｌａｎの動作時には第２のＩＣメモ
リ１ｂまたは第１乃至第ｎのデコーダ回路１ｂｌ〜ｌｂ
ｎは不動作状態であるためメモリで消費されるパワーは
１／２となり、次に第１のＩＣメモリ１ａまたはデコー
ダ回路１ａｌ〜ｌａｎを“オフ”状態にしたとき第２の
ＩＣメモリ１ｂまたはデコーダ回路１ｂ１〜ｌｂｎは“
オン”状態となされる。
上記構成によればＩＣメモリを２段構成とした場合には
パワーを半分にすることが可能であるが第１または第２
のＩＣメモリを単独で使用する場合にはパワーを節約す
ることが出来ない。
パワーを半分にすることが可能であるが第１または第２
のＩＣメモリを単独で使用する場合にはパワーを節約す
ることが出来ない。
近時６４Ｋまたは１２８に等のメモリが１チツプ化され
てきている。これらメモリ容量の大きい■Ｃではそのデ
コーダ回路内で消費されるパワーも大きくなり、上記第
１及び第２図で示したようなパワーダウンを計る必要性
は極めて大きい。
てきている。これらメモリ容量の大きい■Ｃではそのデ
コーダ回路内で消費されるパワーも大きくなり、上記第
１及び第２図で示したようなパワーダウンを計る必要性
は極めて大きい。
（４） 発明の目的
本発明は上記従来の欠点と要望に鑑み、１つのＩＣメモ
リチップ内でもパワーダウンの計れるデコーダ回路を提
供するを第１の目的とするものである。
リチップ内でもパワーダウンの計れるデコーダ回路を提
供するを第１の目的とするものである。
本発明の第２の目的はデコーダ回路内のインバータの“
オフ”特性が遅延する問題を解決したデコーダ回路を提
供するにある。
オフ”特性が遅延する問題を解決したデコーダ回路を提
供するにある。
（５） 発明の構成
そしてこの目的は本発明によれば１チツプ化した集積回
路メモリ内に第１段目デコーダ及び第２段目デコーダを
具備し、上記第１段目デコーダ内のスイッチ手段を介し
て上記第２段目デコーダに電力を選択するように供給し
、該第２段目デコーダを選択してなるように構成してな
ることを特徴とするデコーダ回路によって達成される。
路メモリ内に第１段目デコーダ及び第２段目デコーダを
具備し、上記第１段目デコーダ内のスイッチ手段を介し
て上記第２段目デコーダに電力を選択するように供給し
、該第２段目デコーダを選択してなるように構成してな
ることを特徴とするデコーダ回路によって達成される。
（６） 発明の実施例
以下、本発明の一実施例を図面によって詳記する。
第３図は本発明の原理的構成を示す１チツプ内の２段デ
コーダ回路を示すものである。
コーダ回路を示すものである。
第３図に於いて９ａは第１図及び第２図に示したパワー
スイッチ部５ａ、５ｂのデコーダに相当する部分であり
、９ｂは例えば第１のＩＣメモリ１ａ、ｌｂ内デコーダ
部に相当する部分で９ａを第１段目デコーダ、９ｂを第
２段目デコーダとすると、本発明に於いては第２段目デ
コーダ９ｂにはデコーダの全アドレスを接続し、第１段
目デコーダ９ａにはそれらのアドレスより最適な数を選
択し接続させる。すなわち第１段目デコーダのアドレス
は第２段目デコーダのそれと重複するようにする。第１
段目デコーダの最適アドレス数はデコーダの消費される
最低のパワ一点１０が第４図に示すようにあり、この点
は後述するも方程式から求めることが出来る。
スイッチ部５ａ、５ｂのデコーダに相当する部分であり
、９ｂは例えば第１のＩＣメモリ１ａ、ｌｂ内デコーダ
部に相当する部分で９ａを第１段目デコーダ、９ｂを第
２段目デコーダとすると、本発明に於いては第２段目デ
コーダ９ｂにはデコーダの全アドレスを接続し、第１段
目デコーダ９ａにはそれらのアドレスより最適な数を選
択し接続させる。すなわち第１段目デコーダのアドレス
は第２段目デコーダのそれと重複するようにする。第１
段目デコーダの最適アドレス数はデコーダの消費される
最低のパワ一点１０が第４図に示すようにあり、この点
は後述するも方程式から求めることが出来る。
このような構成にするとパワーダウンの効果は非常に大
き（、例えば１チツプ６４にのプログラマブル・リード
オンリーメモリ （ＰＲ，ＯＭ）の場合、第１段目デコ
ーダ入力数が３本で第２段目デコーダ入力数が８本の場
合に従来６８ｍＡの電源電流を１５ｍＡに減少させるこ
とが可能となる。
き（、例えば１チツプ６４にのプログラマブル・リード
オンリーメモリ （ＰＲ，ＯＭ）の場合、第１段目デコ
ーダ入力数が３本で第２段目デコーダ入力数が８本の場
合に従来６８ｍＡの電源電流を１５ｍＡに減少させるこ
とが可能となる。
第５図は第３図で示した第１段目デコーダ９ａと第２段
目デコーダ９ｂの１つのデコーダ内のトランジスタ、ト
ランジスタロジック（ＴＴＬ）回路構成を示す本発明の
デコーダ回路であり、第１段目デコーダ９ａは第１図で
示すパワースイッチ部５ａと同様であるので同一部分に
は同一符号を付して重複説明を省略するが、パワースイ
ッチ８ａばＰＮＰ型トランジスタからＮＰＮ型トランジ
スタ８ａ′としているが、その理由はＰ型基板にＮ型エ
ピクキシャル層を成長させて作製する半導体集積回路に
おいては、ＮＰＮ型トランジスタ縦型を用いることがで
きるが、ＰＮＰ型トランジスタはコレクタ接地の場合以
外は縦型を作ると製造工程が複雑になるため一般には模
型が用いられ、縦型トランジスタは横型トランジスタに
比べ優れた周波数特性及び電流増幅率を持つため、高速
動作及び優れたパワースイッチングが可能となるからで
ある。また後衛するインバータ回路９ｂの第１乃至第３
のトランジスタ１２． １３． １４にもＮＰＮ型トラ
ンジスタが用いられるのは同様の理由によるものである
。またアドレス信号を複数にしてダイオード７ａ＋、７
ａ２を用いてデコードを行なう。第２段目デコーダ９ｂ
は第２図で示す一つの例エバデコーダ１ａ 部分とイン
バータ部９ｂよりなり、ナントゲート回路１ａ＋はダイ
オード１１ａ、ｌｌｂ、Ｉｌｃで構成されＴＴＬ回路の
（選択“Ｌ”非選択“Ｈ”）デコーダの場合インバータ
部９ｂ そのものは非選択でパワーを消費しないのでパ
ワースイッチ部、すなわち第１段目デコーダのパワース
イッチ出力は抵抗器ＲＢを介してデコーダ回路１１ａ、
ｌｌｂ、ｌｉｅのみに接続される。
目デコーダ９ｂの１つのデコーダ内のトランジスタ、ト
ランジスタロジック（ＴＴＬ）回路構成を示す本発明の
デコーダ回路であり、第１段目デコーダ９ａは第１図で
示すパワースイッチ部５ａと同様であるので同一部分に
は同一符号を付して重複説明を省略するが、パワースイ
ッチ８ａばＰＮＰ型トランジスタからＮＰＮ型トランジ
スタ８ａ′としているが、その理由はＰ型基板にＮ型エ
ピクキシャル層を成長させて作製する半導体集積回路に
おいては、ＮＰＮ型トランジスタ縦型を用いることがで
きるが、ＰＮＰ型トランジスタはコレクタ接地の場合以
外は縦型を作ると製造工程が複雑になるため一般には模
型が用いられ、縦型トランジスタは横型トランジスタに
比べ優れた周波数特性及び電流増幅率を持つため、高速
動作及び優れたパワースイッチングが可能となるからで
ある。また後衛するインバータ回路９ｂの第１乃至第３
のトランジスタ１２． １３． １４にもＮＰＮ型トラ
ンジスタが用いられるのは同様の理由によるものである
。またアドレス信号を複数にしてダイオード７ａ＋、７
ａ２を用いてデコードを行なう。第２段目デコーダ９ｂ
は第２図で示す一つの例エバデコーダ１ａ 部分とイン
バータ部９ｂよりなり、ナントゲート回路１ａ＋はダイ
オード１１ａ、ｌｌｂ、Ｉｌｃで構成されＴＴＬ回路の
（選択“Ｌ”非選択“Ｈ”）デコーダの場合インバータ
部９ｂ そのものは非選択でパワーを消費しないのでパ
ワースイッチ部、すなわち第１段目デコーダのパワース
イッチ出力は抵抗器ＲＢを介してデコーダ回路１１ａ、
ｌｌｂ、ｌｉｅのみに接続される。
インバータ回路９ｂ２は第１乃至第３のトランジスタ１
２．１３．１４とダイオード１５を含み第１のトランジ
スタのベースには抵抗器ＲＢとダイオードｌｌａ、ｌｌ
ｂ、ＩＩＣからの信号が与えられ、コレクタは抵抗器Ｒ
３を介してＶｃｃ電源に、エミッタは抵抗器Ｒ４を介し
て接地され、第１のトランジスタのコレクタ出力は第２
のトランジスタ１３のベースに、第１のトランジスタの
エミッタ出力は第３のトランジスタ１４のベースに接続
されている。
２．１３．１４とダイオード１５を含み第１のトランジ
スタのベースには抵抗器ＲＢとダイオードｌｌａ、ｌｌ
ｂ、ＩＩＣからの信号が与えられ、コレクタは抵抗器Ｒ
３を介してＶｃｃ電源に、エミッタは抵抗器Ｒ４を介し
て接地され、第１のトランジスタのコレクタ出力は第２
のトランジスタ１３のベースに、第１のトランジスタの
エミッタ出力は第３のトランジスタ１４のベースに接続
されている。
第２及び第３のトランジスタはダイオード１５と抵抗器
Ｒ５を介して直列接続されている。すなわち、抵抗器Ｒ
５の一端はＶｃｃ電源に他端は第２のトランジスタのコ
レクタに接続され、エミソ夕はダイオード１５の陽極端
子に接続され、該ダイオード１５の陰極は出力端子１６
と第３のトランジスタ１４のコレクタに接続され、第３
のトランジスタのエミッタは直接接地されている。ダイ
オード７ａ＋、７ａ２、ｌｌａ、ｌｌｂ、ｌｌｃ。
Ｒ５を介して直列接続されている。すなわち、抵抗器Ｒ
５の一端はＶｃｃ電源に他端は第２のトランジスタのコ
レクタに接続され、エミソ夕はダイオード１５の陽極端
子に接続され、該ダイオード１５の陰極は出力端子１６
と第３のトランジスタ１４のコレクタに接続され、第３
のトランジスタのエミッタは直接接地されている。ダイ
オード７ａ＋、７ａ２、ｌｌａ、ｌｌｂ、ｌｌｃ。
１７ａ、１７ｂをショソトハリアダイオードとすると、
ショソトハリアダイオードはＰＮ接合型ダイオードに比
べて容量が少ないため、アドレス信号に対する応答が鋭
くなる。
ショソトハリアダイオードはＰＮ接合型ダイオードに比
べて容量が少ないため、アドレス信号に対する応答が鋭
くなる。
上記、構成に於ける動作を説明するに第１段目デコーダ
９ａのダイオード７ａ＋、７ａ２に加えられるアドレス
信号６ａによってすなわちアドレス信号６ａが全てハイ
レベル（以下“Ｈ”と呼ぶ）の時パワースイッチ用トラ
ンジスタ８ａ′が“オン°゛され、デコーダ回路１ａ＋
のダイオード１１ａ、ｌｌｂ、Ｉｌｃに加えられるアド
レス信号がすべて“Ｈ”であればインパーク回Ｆｅ１ｔ
９ ｂ ２内の第１のトランジスタ１２及び第３のト
ランジスタ１４が“オン゛されて出力端子１６にはロー
レベル（以下” Ｌ”と呼ぶ）信号が出力されて選択が
なされる。
９ａのダイオード７ａ＋、７ａ２に加えられるアドレス
信号６ａによってすなわちアドレス信号６ａが全てハイ
レベル（以下“Ｈ”と呼ぶ）の時パワースイッチ用トラ
ンジスタ８ａ′が“オン°゛され、デコーダ回路１ａ＋
のダイオード１１ａ、ｌｌｂ、Ｉｌｃに加えられるアド
レス信号がすべて“Ｈ”であればインパーク回Ｆｅ１ｔ
９ ｂ ２内の第１のトランジスタ１２及び第３のト
ランジスタ１４が“オン゛されて出力端子１６にはロー
レベル（以下” Ｌ”と呼ぶ）信号が出力されて選択が
なされる。
次にパワートランジスタ８ａ′が“オン”状態でデコー
ダ回路１ａ＋中のダイオード１１ａ１１１ｂ、ＩＩＣに
加えられるアドレス信号中に１つでも“Ｌ”があればパ
ワートランジスタ８ａ′のエミッタよりの電流ＩＲＢは
大部分ダイオード１１ａ側に流れ（ダイオードＩｌａに
加えられるアドレスが“Ｌ ”とする）インバ−タ回路
９ｂ２の第１のトランジスタのベース１２に多少のバイ
アス電圧が加えられ第１のトランジスタには“オン”す
るも微少電流は抵抗器Ｒ４を介して接地され、第３のト
ランジスタ１４はパオフ”状態で出力端子１６には“Ｈ
”が出力されて非選択状態となる。
ダ回路１ａ＋中のダイオード１１ａ１１１ｂ、ＩＩＣに
加えられるアドレス信号中に１つでも“Ｌ”があればパ
ワートランジスタ８ａ′のエミッタよりの電流ＩＲＢは
大部分ダイオード１１ａ側に流れ（ダイオードＩｌａに
加えられるアドレスが“Ｌ ”とする）インバ−タ回路
９ｂ２の第１のトランジスタのベース１２に多少のバイ
アス電圧が加えられ第１のトランジスタには“オン”す
るも微少電流は抵抗器Ｒ４を介して接地され、第３のト
ランジスタ１４はパオフ”状態で出力端子１６には“Ｈ
”が出力されて非選択状態となる。
更にパワースイッチ用トランジスタ８ａ′が“オフ”状
態であればインバータ回路９ｂ２の第１及び第３のトラ
ンジスタ１２．１４はパオフ”状態である。
態であればインバータ回路９ｂ２の第１及び第３のトラ
ンジスタ１２．１４はパオフ”状態である。
すなわち、１つのＩＣデコーダ丙でパワー供給の選択、
非選択を行うことが出来るのでメモリ内の消費電力の大
部分をしめるデコーダ回路内のパワーダウンを行い得る
。
非選択を行うことが出来るのでメモリ内の消費電力の大
部分をしめるデコーダ回路内のパワーダウンを行い得る
。
第５図の構成によると第１段目デコーダ９ａのアドレス
信号６ａと第２段目デコーダ９ｂのデコーダ回路１ａ
のアドレス信号２とが異なる構成のためデコーダ回路の
ダイオードｌｌａ、ｌｌｂ、１１０等の陽極と接地間に
生ずる容量ＣＳの影響によってパワースイッチ用トラン
ジスタ８ａ′が“オフ”状態になってからインバータ回
路９ｂ２の第１のトランジスタ１２が“オフ”する迄に
遅れを生ずる問題がある。すなわち抵抗器ＲＢの値が大
きくなればパワースイッチ用トランジスタ８ａ′が“オ
ン゛の期間に容量Ｃ８にチャージされていた電荷を放電
する時間が長くなる問題が生ずる。
信号６ａと第２段目デコーダ９ｂのデコーダ回路１ａ
のアドレス信号２とが異なる構成のためデコーダ回路の
ダイオードｌｌａ、ｌｌｂ、１１０等の陽極と接地間に
生ずる容量ＣＳの影響によってパワースイッチ用トラン
ジスタ８ａ′が“オフ”状態になってからインバータ回
路９ｂ２の第１のトランジスタ１２が“オフ”する迄に
遅れを生ずる問題がある。すなわち抵抗器ＲＢの値が大
きくなればパワースイッチ用トランジスタ８ａ′が“オ
ン゛の期間に容量Ｃ８にチャージされていた電荷を放電
する時間が長くなる問題が生ずる。
このような問題を解決するためのデコーダ回路の構成を
第６図に示す。第６図に於いて第５図と同一部分には同
一符号を付して重複説明を省略するも、第１段目デコー
ダであるダイオード１ａ＋、７ａ２に与えられるアドレ
ス信号と同一のアドレス信号を第２段目デコーダ９ｂの
デコーダ回路１ａ＋、の出力側にダイオード１７ａ、１
７ｂを介してインバータ回路９ｂ２の第１のトランジス
タ１２のベースに接続するようにする。すなわち、第１
段目デコーダ９ａのアドレスと第２段目デコーダ９ｂの
アドレスが重複することになる。
第６図に示す。第６図に於いて第５図と同一部分には同
一符号を付して重複説明を省略するも、第１段目デコー
ダであるダイオード１ａ＋、７ａ２に与えられるアドレ
ス信号と同一のアドレス信号を第２段目デコーダ９ｂの
デコーダ回路１ａ＋、の出力側にダイオード１７ａ、１
７ｂを介してインバータ回路９ｂ２の第１のトランジス
タ１２のベースに接続するようにする。すなわち、第１
段目デコーダ９ａのアドレスと第２段目デコーダ９ｂの
アドレスが重複することになる。
このように構成するとインバータ回路の第１のトランジ
スタ１２のベースと接地間の漂遊容量Ｃ８の電荷は上記
ダイオード１７ａ、１７ｂをえて更に後述するもアドレ
スインハーク用トランジスタを介してデスチャージされ
る。すなわち第１段目デコーダ９ａのアドレス信号と同
様のアント回路１８がインバータ回路９ｂ２の入力に挿
入されるごとになる。
スタ１２のベースと接地間の漂遊容量Ｃ８の電荷は上記
ダイオード１７ａ、１７ｂをえて更に後述するもアドレ
スインハーク用トランジスタを介してデスチャージされ
る。すなわち第１段目デコーダ９ａのアドレス信号と同
様のアント回路１８がインバータ回路９ｂ２の入力に挿
入されるごとになる。
第７図は本発明の更に他の構成を示すデコーダ回路であ
り、第５図及び第６図はＴＴＬ構成で２段デコーダを構
成したが、第７図ではＥＣＬ（Ｅｍｉｔｔｅｒ ｃｏｕ
ｐｌｅｄ ｌｏｇｉｃ ）に適用した場合であり、従来
の構成では第１段目デコーダ部９ａはパワースイッチ部
を形成し、第２段目デコーダ９ｂのデコーダ回路はマル
チエミッタ用トランジスタＴ２とトランジスタＴ３より
なり、パワースイッチ用トランジスタ８ａ′出力は抵抗
器ＲＢを通してマルチエミッタ用トランジスタのコレク
タに与えられる。トランジスタＴ４のベースには基準電
圧ＶＲｅｆが与えられる。
り、第５図及び第６図はＴＴＬ構成で２段デコーダを構
成したが、第７図ではＥＣＬ（Ｅｍｉｔｔｅｒ ｃｏｕ
ｐｌｅｄ ｌｏｇｉｃ ）に適用した場合であり、従来
の構成では第１段目デコーダ部９ａはパワースイッチ部
を形成し、第２段目デコーダ９ｂのデコーダ回路はマル
チエミッタ用トランジスタＴ２とトランジスタＴ３より
なり、パワースイッチ用トランジスタ８ａ′出力は抵抗
器ＲＢを通してマルチエミッタ用トランジスタのコレク
タに与えられる。トランジスタＴ４のベースには基準電
圧ＶＲｅｆが与えられる。
マルチエミッタトランジスタＴ１とＴ２のエミッタには
アドレス信号６ａ２が与えられる。
アドレス信号６ａ２が与えられる。
この場合も抵抗器ＲＢの値が大きくなると容量ＣＳの影
響が出て来て第５図に示すと同様の弊害が生ずる。
響が出て来て第５図に示すと同様の弊害が生ずる。
そこで第２段目デコーダのマルチエミッタトランジスタ
のエミッタに第１段目デコーダのアドレスをライン１９
ａ、１９ｂを介して加えて選択または非選択の出力を出
力端子１６に得ている。
のエミッタに第１段目デコーダのアドレスをライン１９
ａ、１９ｂを介して加えて選択または非選択の出力を出
力端子１６に得ている。
上記した第１段目デコーダのアドレスより最適な数を選
択して第２段目デコーダのアドレスに接続するための最
適数を第３図を参照して説明する。
択して第２段目デコーダのアドレスに接続するための最
適数を第３図を参照して説明する。
今、第２段目デコーダ９ｂの電流を最小にする第１段目
デコーダのアドレス数ｍを求める。今、第１段目デコー
ダのアドレスの本数・・・ｍ本第２ 〃
〃 ・・・ｎ本選択された第１段目デコーダ・・・
Ｄ１非選択の 〜 ・・・Ｄ２選択された
第２段目デコーダ・・・Ｄ３Ｄ１に接続された非選択の
第２段目デコーダ・・・Ｄ４Ｄ２に接続された非選択の
第２段目デコーダ・・・Ｄ５Ｄ１を流れる電流で第２段
目デコーダに供給されない電流（第１段目デコーダから
第２段目デコーダに供給される電流とは別に第１段目デ
コーダのみで消費される電流）・・・Ｉ＋ Ｄ２を流れる電流・・・ｌ２ Ｄ３を流れる電流・・・■３ Ｄ４を流れる電流・・・ｌ４ Ｄ５を流れる微小電流・・弓５ （上記１＋乃至■５は回路の抵抗値により決定され、ア
ドレスの本数ｒｎ、ｎには依存しない。）とするとデコ
ーダドライバーの全電流ＩＤＤはＩＤＤ＝Ｉ ＋ ＋ｒ
３＋（２−１） Ｉ ｔ＋ （２１）１２＋（２−２
）Ｉ５・・・（１）となる。ここで２ ＝Ｎ ２−Ｍと
おくとＩＤＤ＝１ ＋ ＋１．＋＋（Ｎ／Ｍ １）Ｉ
ａ＋ （Ｍｌ） Ｉ ２ ＋ （Ｎ−Ｎ／Ｍ）
Ｊ ５ｒＤＤ＝ （Ｉ ａ−１５）Ｎ／Ｍ＋Ｉ ２Ｍ＋
Ｉ ５Ｎ＋１１＋１３−Ｉ ２−１ ａ・・・（２）■
１〜Ｉ５Ｎは定数であるから（２）式をＭについて微分
すると ｄ ｒＤＤ／ｄＭ＝ （Ｉ ａ−１５）Ｎ／Ｍ’ ＋Ｉ
２・・・（３） （３）式を更にＭで微分すると ｄ ’ ＩＤＤ／ｄＭ’ ＝２ （Ｉ ４１５）Ｎ／Ｍ
’・・・（４） Ｉ ａ ＞ ＞ ｌ ５であるがら（１）式のＩＤＤと
Ｍとの関係の曲線は下に凸である。
デコーダのアドレス数ｍを求める。今、第１段目デコー
ダのアドレスの本数・・・ｍ本第２ 〃
〃 ・・・ｎ本選択された第１段目デコーダ・・・
Ｄ１非選択の 〜 ・・・Ｄ２選択された
第２段目デコーダ・・・Ｄ３Ｄ１に接続された非選択の
第２段目デコーダ・・・Ｄ４Ｄ２に接続された非選択の
第２段目デコーダ・・・Ｄ５Ｄ１を流れる電流で第２段
目デコーダに供給されない電流（第１段目デコーダから
第２段目デコーダに供給される電流とは別に第１段目デ
コーダのみで消費される電流）・・・Ｉ＋ Ｄ２を流れる電流・・・ｌ２ Ｄ３を流れる電流・・・■３ Ｄ４を流れる電流・・・ｌ４ Ｄ５を流れる微小電流・・弓５ （上記１＋乃至■５は回路の抵抗値により決定され、ア
ドレスの本数ｒｎ、ｎには依存しない。）とするとデコ
ーダドライバーの全電流ＩＤＤはＩＤＤ＝Ｉ ＋ ＋ｒ
３＋（２−１） Ｉ ｔ＋ （２１）１２＋（２−２
）Ｉ５・・・（１）となる。ここで２ ＝Ｎ ２−Ｍと
おくとＩＤＤ＝１ ＋ ＋１．＋＋（Ｎ／Ｍ １）Ｉ
ａ＋ （Ｍｌ） Ｉ ２ ＋ （Ｎ−Ｎ／Ｍ）
Ｊ ５ｒＤＤ＝ （Ｉ ａ−１５）Ｎ／Ｍ＋Ｉ ２Ｍ＋
Ｉ ５Ｎ＋１１＋１３−Ｉ ２−１ ａ・・・（２）■
１〜Ｉ５Ｎは定数であるから（２）式をＭについて微分
すると ｄ ｒＤＤ／ｄＭ＝ （Ｉ ａ−１５）Ｎ／Ｍ’ ＋Ｉ
２・・・（３） （３）式を更にＭで微分すると ｄ ’ ＩＤＤ／ｄＭ’ ＝２ （Ｉ ４１５）Ｎ／Ｍ
’・・・（４） Ｉ ａ ＞ ＞ ｌ ５であるがら（１）式のＩＤＤと
Ｍとの関係の曲線は下に凸である。
よってＩＤＤの最小値は
ｄ ＩＤＤ／ｄＭ＝Ｏ・ （５）
より求められる。
（３）式と（５）式より
Ｍ ’ −（−Ｔ ａ Ｉ ５ ） Ｎ／ Ｉ 、２
Ｍ＝２ Ｎ＝２ であるから ２’ ＝ＣＩ＜−１５）２ ／１２、°、ｍ＝１／
２ （ｎ＋１ｏｇ２・Ｉ ４−Ｉ ５／Ｉ ２）・・
・ （６） （６）’ａより求めたｍに最も近い正の整数が求める第
２段目デコーダのアドレス数である。
Ｍ＝２ Ｎ＝２ であるから ２’ ＝ＣＩ＜−１５）２ ／１２、°、ｍ＝１／
２ （ｎ＋１ｏｇ２・Ｉ ４−Ｉ ５／Ｉ ２）・・
・ （６） （６）’ａより求めたｍに最も近い正の整数が求める第
２段目デコーダのアドレス数である。
また（１）式よりその時のデコーダの消費電流ＩＤＤを
求めることが出来る。
求めることが出来る。
今、第８図に示すような２段構成の本発明のデコーダ回
路に関して上記１１〜Ｉ５の電流を求め、且つ（１）式
及び（６）式より最小のデコーダ消費電流を求めてみよ
う。
路に関して上記１１〜Ｉ５の電流を求め、且つ（１）式
及び（６）式より最小のデコーダ消費電流を求めてみよ
う。
第８図で第６図と同一部分は同一符号を付しであるがト
ランジスタ２０，２１は第１及び第２段目デコーダのア
ドレスを接地へ引き込む−ためのアドレスインバータ用
トランジスタ２２．２３は抵抗器Ｒ３、Ｒ５と■ｃｃ電
源間に接続したダイオードである。
ランジスタ２０，２１は第１及び第２段目デコーダのア
ドレスを接地へ引き込む−ためのアドレスインバータ用
トランジスタ２２．２３は抵抗器Ｒ３、Ｒ５と■ｃｃ電
源間に接続したダイオードである。
また抵抗器Ｒ１＝Ｒ３＝Ｒａ＝Ｒ５＝５にΩに抵抗器Ｒ
Ｂ＝’１５にΩとしてこれら抵抗器部分を流れる電流Ｉ
Ｒ＋、ＩＲＢ、ＩＲ３、Ｉ Ｒａ、ＩＲ５の値を求める
。
Ｂ＝’１５にΩとしてこれら抵抗器部分を流れる電流Ｉ
Ｒ＋、ＩＲＢ、ＩＲ３、Ｉ Ｒａ、ＩＲ５の値を求める
。
先づ第１段目デコーダ９ａと第２段目デコーダ９ｂの選
択の組合せは （表１） ｌ ９ａ ｌ ９ｂ ｌ−← １ 選択 １ 選択 １ １ 選択 （非選択 １ １ 非選択 １ 非選択 １ 上表１に示すように３通りがあるのでこれらの電流を計
算する。
択の組合せは （表１） ｌ ９ａ ｌ ９ｂ ｌ−← １ 選択 １ 選択 １ １ 選択 （非選択 １ １ 非選択 １ 非選択 １ 上表１に示すように３通りがあるのでこれらの電流を計
算する。
先づ第１及び第２段目デコーダが共に選択されたときは
パワースイッチ用トランジスタ８ａ′は“オン”で抵抗
器ＲＢに電流ＩＲＢが流れる。この時アドレスインバー
タトランジスタ２０．２１は“′オフ゛でインバータ回
路のトランジスタ１２は“オン”され抵抗器Ｒ３には電
流ＩＲ３が流れ、トランジスター２のエミッタ電流によ
ってトランジスター４はバイアスされて“オン゛状態と
なり、抵抗器Ｒ５には電流ＩＲ５が流れる。これらの電
流のＶｃｃ電源を種々に変化させた場合の値を表２に示
す。
パワースイッチ用トランジスタ８ａ′は“オン”で抵抗
器ＲＢに電流ＩＲＢが流れる。この時アドレスインバー
タトランジスタ２０．２１は“′オフ゛でインバータ回
路のトランジスタ１２は“オン”され抵抗器Ｒ３には電
流ＩＲ３が流れ、トランジスター２のエミッタ電流によ
ってトランジスター４はバイアスされて“オン゛状態と
なり、抵抗器Ｒ５には電流ＩＲ５が流れる。これらの電
流のＶｃｃ電源を種々に変化させた場合の値を表２に示
す。
（表２）
１ ｌ Ｖｃｃｌ ４．５ ｌ ５
ｌ ５．５ １１１１１ １
１ １区 ｌ ｌ ｌ （ｍ
八） １ １
］１ １ ＩＲＢ ｌ Ｏ，１４＋ ０
．１７ １ ０．２１ １１
・１ １ １Ｒ３１０，５８１０，
６８１０，７８１＋ １ ｒＲ５１０，７４１０，
８４１０，９４１１■３１合計１ １．４６ １ １．
６９ １ １．９３ １次に第１段目デコーダ９ａが選
択され第２段目デコーダ９ｂが非選択の場合はパワース
イッチ用トランジスタ８ａ′は“オン”して抵抗器ＲＢ
に電流ＩＲＢが流れ、該電流はアドレスインバータ用ト
ランジスタ２１が゛′オフ″２０が“オン”でダイオー
ドｌｌｎ−トランジスタ２０のコレクターエミッタの経
路で電流ＩＲＢの大部分が接地されるがインバータ回路
のトランジスタ１２は“オン”状態でエミッタ電流が流
れ、抵抗器Ｒ５を介してＩＲ４の電流は接地される。こ
れら電流とＶｃｃ電源を種々に変化させた場合の値を表
３に示す。
ｌ ５．５ １１１１１ １
１ １区 ｌ ｌ ｌ （ｍ
八） １ １
］１ １ ＩＲＢ ｌ Ｏ，１４＋ ０
．１７ １ ０．２１ １１
・１ １ １Ｒ３１０，５８１０，
６８１０，７８１＋ １ ｒＲ５１０，７４１０，
８４１０，９４１１■３１合計１ １．４６ １ １．
６９ １ １．９３ １次に第１段目デコーダ９ａが選
択され第２段目デコーダ９ｂが非選択の場合はパワース
イッチ用トランジスタ８ａ′は“オン”して抵抗器ＲＢ
に電流ＩＲＢが流れ、該電流はアドレスインバータ用ト
ランジスタ２１が゛′オフ″２０が“オン”でダイオー
ドｌｌｎ−トランジスタ２０のコレクターエミッタの経
路で電流ＩＲＢの大部分が接地されるがインバータ回路
のトランジスタ１２は“オン”状態でエミッタ電流が流
れ、抵抗器Ｒ５を介してＩＲ４の電流は接地される。こ
れら電流とＶｃｃ電源を種々に変化させた場合の値を表
３に示す。
（表３）
１ ｌ Ｖｃｃｌ ４．５ ｌ
５ ｌ ５．５ １１１１１
１ １ １１ １ ＩＲＢ
ｌ ０．１９ １ ０．２２ １ ０．２５
１■ ＋ １ １Ｒ４１０，０４１０，０４＋ ０．
０４ １１■４１合計１． ０．２３ １ ０．２６
１ ０．２９ １Ｊ１＝○ （ｍＡ） 更に第１及び第２段目デコーダ９ａ、９ｂが共に非選択
の場合にはパワースイッチ用トランジスタ８ａ′は“オ
フ”でありインバータ回路のトランジスタ１２．１４も
“オフ゛であるがアドレスインバータ用トランジスタ２
０．２１が“オン”状態であるため、抵抗器Ｒ１を流れ
る電流Ｉ Ｒ１はダイオード７ａｎ−アドレスインバー
タ用トランジスタ２１のコレクターエミッタの経路をへ
て接地される。この時の電流ＩＲＩについてＶｃｃ電源
を変えた時の値を表４に示す。
５ ｌ ５．５ １１１１１
１ １ １１ １ ＩＲＢ
ｌ ０．１９ １ ０．２２ １ ０．２５
１■ ＋ １ １Ｒ４１０，０４１０，０４＋ ０．
０４ １１■４１合計１． ０．２３ １ ０．２６
１ ０．２９ １Ｊ１＝○ （ｍＡ） 更に第１及び第２段目デコーダ９ａ、９ｂが共に非選択
の場合にはパワースイッチ用トランジスタ８ａ′は“オ
フ”でありインバータ回路のトランジスタ１２．１４も
“オフ゛であるがアドレスインバータ用トランジスタ２
０．２１が“オン”状態であるため、抵抗器Ｒ１を流れ
る電流Ｉ Ｒ１はダイオード７ａｎ−アドレスインバー
タ用トランジスタ２１のコレクターエミッタの経路をへ
て接地される。この時の電流ＩＲＩについてＶｃｃ電源
を変えた時の値を表４に示す。
（表４）
ｌ ｌ Ｖｃｃｌ ４．５ ｌ ５Ｖ ｌ
５．５ １１１１１ １ １
１１１２１ ＩＲ１０，６８’Ｉ Ｏ，７８１０，
８８１１＝Ｏ’（ｍＡ） 上表の１〜５で求めた■１乃至Ｉ５の値を（５）式に代
入すると第１段目デコーダアドレス本数ｎに対する最適
な第２段目デコーダアドレスの最適本数ｍが求まり、こ
のｍを（１）式に代入しデコーダの最小電流ＩＤＤを求
める。この求めた値と従来の１段のデコーダの消費電流
とを比較し、それを表５にまとめて示す。
５．５ １１１１１ １ １
１１１２１ ＩＲ１０，６８’Ｉ Ｏ，７８１０，
８８１１＝Ｏ’（ｍＡ） 上表の１〜５で求めた■１乃至Ｉ５の値を（５）式に代
入すると第１段目デコーダアドレス本数ｎに対する最適
な第２段目デコーダアドレスの最適本数ｍが求まり、こ
のｍを（１）式に代入しデコーダの最小電流ＩＤＤを求
める。この求めた値と従来の１段のデコーダの消費電流
とを比較し、それを表５にまとめて示す。
尚、比較用の従来構成は第８図の構成に於いて第１段目
デコーダの電圧ダウン分を点線で示すダイオード２４に
置き代えてアドレスインバータ２０を含む１チップ回路
で構成した。
デコーダの電圧ダウン分を点線で示すダイオード２４に
置き代えてアドレスインバータ２０を含む１チップ回路
で構成した。
（表５）
Ｉｌｌ 本発明のデコーダ回路Ｉ
Ｉ第２段１第１段１１”１１
１目デコ１目デコＩ Ｉ １ １１−
ダの１−ダの１＋Ｖ＝ ｌ ＋Ｖ＝、ｌ ＋Ｖ＝ １１
７ドレ１最適７１ ４．５Ｖ ｌ ５Ｖ ｌ ５
．５Ｖ ＩＩス本数１ドレス１１１１ １ ｌ数 １１１１ １ １ １ （ｍ＾）１ １
１１ ４ １ Ｌ ｌ ３．８＋ ４．３１
４．８’１１ ５ １ ２ １ ５．１１ ５．９１
６．６１１ ６ １ ２’ １ ７．０１ ？、９
１ ８．９１１ ７ １ ３ １ ９．７１ １１．１
１ １２．４１＋ ８ １ ３ １ １３．４１ １
５．２１ １７．１１１ ９ １ ４ １ １８．８
１’ ２１．５１ ２４．１ １１ １０ １ ４’＋
２６．２１ ２９．８ １ ３３．４ １１１１
従来のデコーダ回路 Ｉ Ｉテコ−１１１１１ １ダのアｌ ｌ＋Ｖ＝１＋Ｖ＝ｌ＋Ｖ＝１１ド
レスｌ １ ４．５Ｖｌ ５Ｖ ｌ
５．５Ｖｌ１本数 Ｉｌ＋！！１１ １ １ Ｉ（ｍ＾）１ １ １１ ４
１ １ ４．９１ ５．６１ ６．３１１ ５
１ １ ８．６１ ９．８１ １０．９１１６１
１１６．０・１ １８．１１ ２０．２１１ ７１
、１ ３０．７１ ３４．７１ ３８．８１１
８ １ １ ６０．１１ ｆ３Ｂ、０１ ７５．
９１１ ９ １ １１１９．０１１３４．６１１５
０．１１１ １０ １ ＋２３６．８１２６７．
７１２９８．６１表５より明らかなように従来の１段デ
コーダ回路と比べて本発明の２段デコーダ回路は電流を
大巾に減少し得る。
ダの１−ダの１＋Ｖ＝ ｌ ＋Ｖ＝、ｌ ＋Ｖ＝ １１
７ドレ１最適７１ ４．５Ｖ ｌ ５Ｖ ｌ ５
．５Ｖ ＩＩス本数１ドレス１１１１ １ ｌ数 １１１１ １ １ １ （ｍ＾）１ １
１１ ４ １ Ｌ ｌ ３．８＋ ４．３１
４．８’１１ ５ １ ２ １ ５．１１ ５．９１
６．６１１ ６ １ ２’ １ ７．０１ ？、９
１ ８．９１１ ７ １ ３ １ ９．７１ １１．１
１ １２．４１＋ ８ １ ３ １ １３．４１ １
５．２１ １７．１１１ ９ １ ４ １ １８．８
１’ ２１．５１ ２４．１ １１ １０ １ ４’＋
２６．２１ ２９．８ １ ３３．４ １１１１
従来のデコーダ回路 Ｉ Ｉテコ−１１１１１ １ダのアｌ ｌ＋Ｖ＝１＋Ｖ＝ｌ＋Ｖ＝１１ド
レスｌ １ ４．５Ｖｌ ５Ｖ ｌ
５．５Ｖｌ１本数 Ｉｌ＋！！１１ １ １ Ｉ（ｍ＾）１ １ １１ ４
１ １ ４．９１ ５．６１ ６．３１１ ５
１ １ ８．６１ ９．８１ １０．９１１６１
１１６．０・１ １８．１１ ２０．２１１ ７１
、１ ３０．７１ ３４．７１ ３８．８１１
８ １ １ ６０．１１ ｆ３Ｂ、０１ ７５．
９１１ ９ １ １１１９．０１１３４．６１１５
０．１１１ １０ １ ＋２３６．８１２６７．
７１２９８．６１表５より明らかなように従来の１段デ
コーダ回路と比べて本発明の２段デコーダ回路は電流を
大巾に減少し得る。
更に第１及び第２段目デコーダのアドレスの本数と消費
電流の関係を第９図のグラフに示す。このグラフから本
発明のデコーダ回路が電流を減する効果はよく解り、第
４図で示したように最適本数があることが解る。
電流の関係を第９図のグラフに示す。このグラフから本
発明のデコーダ回路が電流を減する効果はよく解り、第
４図で示したように最適本数があることが解る。
（６） 発明の効果
以上、詳細に説明したように本発明のデコーダ回路によ
れば１つのＩＣメモリチップ内でもパワーダウンを計る
ことが出来ると共にデコーダ回路内のインバータ回路の
オフ特性が遅延する問題等も第１段目デコーダから第２
段目デコーダに最適数のアドレス数を選択接続すること
で解決出来る特徴を有する。
れば１つのＩＣメモリチップ内でもパワーダウンを計る
ことが出来ると共にデコーダ回路内のインバータ回路の
オフ特性が遅延する問題等も第１段目デコーダから第２
段目デコーダに最適数のアドレス数を選択接続すること
で解決出来る特徴を有する。
第１図は従来のＩＣメモリを２段に接続してパワーダウ
ンを計るための回路図、第２図は第１図に示すＩＣメモ
リのデコーダ部分を示す回路図、第３図は本発明の原理
的構成を示す論理ゲート回路図、第４図は第１段目デコ
ーダのアドレス数とデコーダのパワーの関係を示すグラ
フ、第５図は本発明の２段構成のデコーダ回路、第６図
は本発明の他の実施例を示す２段構成のデコーダ回路、
第７図は本発明の更に他の実施例を示す２段構成デコー
ダ回路図、第８図は本発明のデコーダと従来のデコーダ
の最小消費電流を求めるための比較用実験回路、第９図
は第１段目デコーダのアドレス数とデコーダの消費電流
の関係を示すグラフである。 図中 ｌａ、ｌｂ・・・ｔＣメモリ ２・・・アドレス人
力 ３・・・出力 ５ａ、５ｂ・・・パワース
イッチ部 ５ａ、５ｂ・・・アドレス入力信号
８ａ、８ａ′、８ｂ・・・パワースイッチ ？ａ
ｌ、７ａ２．７ｂｌ、７ｂ２．１１ａ〜１１ｎ、ｉ５．
１７ａ、１７ｂ・・・ダイオード １ａ１〜１ａｎ
、ｌｂｌ〜ｌｂｎ・・・デコーダ回路 ９ａ・・・
第１段目デコーダ ９ｂ・・・第２段目デコーダ
１８・・・アンド回路 第 ４（！１１ １３（Ｅｌ 第 ６ （￥］ 第 ５ 図 第 ８ 図 第 ７ 図 ０ １９（１＋９ｔ） １８
ンを計るための回路図、第２図は第１図に示すＩＣメモ
リのデコーダ部分を示す回路図、第３図は本発明の原理
的構成を示す論理ゲート回路図、第４図は第１段目デコ
ーダのアドレス数とデコーダのパワーの関係を示すグラ
フ、第５図は本発明の２段構成のデコーダ回路、第６図
は本発明の他の実施例を示す２段構成のデコーダ回路、
第７図は本発明の更に他の実施例を示す２段構成デコー
ダ回路図、第８図は本発明のデコーダと従来のデコーダ
の最小消費電流を求めるための比較用実験回路、第９図
は第１段目デコーダのアドレス数とデコーダの消費電流
の関係を示すグラフである。 図中 ｌａ、ｌｂ・・・ｔＣメモリ ２・・・アドレス人
力 ３・・・出力 ５ａ、５ｂ・・・パワース
イッチ部 ５ａ、５ｂ・・・アドレス入力信号
８ａ、８ａ′、８ｂ・・・パワースイッチ ？ａ
ｌ、７ａ２．７ｂｌ、７ｂ２．１１ａ〜１１ｎ、ｉ５．
１７ａ、１７ｂ・・・ダイオード １ａ１〜１ａｎ
、ｌｂｌ〜ｌｂｎ・・・デコーダ回路 ９ａ・・・
第１段目デコーダ ９ｂ・・・第２段目デコーダ
１８・・・アンド回路 第 ４（！１１ １３（Ｅｌ 第 ６ （￥］ 第 ５ 図 第 ８ 図 第 ７ 図 ０ １９（１＋９ｔ） １８
Claims (4)
- （１） １チンブ化した集積回路メモリ内に複数のメ
モリセルと、該複数のメモリセルのうち１つを複数ビッ
トのアドレス信号に基づいて選択するためのデコーダ回
路を有し、該デコーダ回路は複数のデコード回路を備え
た第１のデコーダ部と、複数のデコード回路群を備えた
第２のデコーダ部から成り、該第２のデコーダ部には該
複数ビットのアドレス信号が入力され、該第１のデコー
ダ部には該複数ビットのアドレス信号のうち、該デコー
ダ回路での消費電力が最少となるようなビット数のアド
レス信号が入力され、該第２のデコーダ部の該複数のデ
コード回路群のうち、該第１のデコーダ部により選択さ
れたデコード回路群のみを活性化するようにしたことを
特徴とするメモリ装置。 - （２） 上記第１段目デコーダのパワースイッチングト
ランジスタとしてＮＰＮ型トランジスタを用い、上記最
適数のアドレス信号群をデコードして一本化して該ＮＰ
Ｎ型トランジスタのベースに入力し、ＡＮＤゲートを形
成する第１段目デコーダ回路を有することを特徴とする
特許請求の範囲第１項記載のメモリ装置。 - （３） 上記第２段目デコーダにはＮＰＮ型トランジス
タを用い、該ＮＰＮ型トランジスタのベースを上記第１
段目デコーダにエミッタフォロア型で接続し、また該ベ
ースに上記全アドレス信号群をデコードして一本化して
入力することを特徴とする特許請求の範囲第１項記載の
メモリ装置。 - （４） 上記第１段目及び第２段目デコーダにおいて、
上記アドレス信号をデコードして一本化する素子にはダ
イオードを用いることを特徴とする特許請求の範囲第２
項あるいは第３項記載のメモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233906A JPS59124092A (ja) | 1982-12-29 | 1982-12-29 | メモリ装置 |
| EP83307901A EP0115187B1 (en) | 1982-12-29 | 1983-12-22 | Semiconductor memory device with decoder means |
| DE8383307901T DE3382163D1 (de) | 1982-12-29 | 1983-12-22 | Halbleiterspeicheranordnung mit dekodiermitteln. |
| US06/566,323 US4617653A (en) | 1982-12-29 | 1983-12-28 | Semiconductor memory device utilizing multi-stage decoding |
| IE3081/83A IE56715B1 (en) | 1982-12-29 | 1983-12-29 | Semiconductor memory device with decoder means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233906A JPS59124092A (ja) | 1982-12-29 | 1982-12-29 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124092A true JPS59124092A (ja) | 1984-07-18 |
| JPH0323995B2 JPH0323995B2 (ja) | 1991-04-02 |
Family
ID=16962433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233906A Granted JPS59124092A (ja) | 1982-12-29 | 1982-12-29 | メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4617653A (ja) |
| EP (1) | EP0115187B1 (ja) |
| JP (1) | JPS59124092A (ja) |
| DE (1) | DE3382163D1 (ja) |
| IE (1) | IE56715B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6477105B2 (en) * | 1999-10-25 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a hierarchical word line configuration capable of preventing leakage current in a sub-word line driver |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148192A (ja) * | 1984-08-11 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6167154A (ja) * | 1984-09-11 | 1986-04-07 | Fujitsu Ltd | 半導体記憶装置 |
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