JPS5841597B2 - 半導体メモリディスチャ−ジ回路 - Google Patents

半導体メモリディスチャ−ジ回路

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JPS5841597B2
JPS5841597B2 JP55183078A JP18307880A JPS5841597B2 JP S5841597 B2 JPS5841597 B2 JP S5841597B2 JP 55183078 A JP55183078 A JP 55183078A JP 18307880 A JP18307880 A JP 18307880A JP S5841597 B2 JPS5841597 B2 JP S5841597B2
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JP
Japan
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word line
transistor
current
circuit
semiconductor memory
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JP55183078A
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JPS57105885A (en
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勝之 山田
靖久 菅生
和博 豊田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to EP81110323A priority patent/EP0054853B1/en
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Priority to US06/333,812 priority patent/US4463448A/en
Publication of JPS57105885A publication Critical patent/JPS57105885A/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/415—Address circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は半導体メモリにおけるワード線の立下りを高速
化するディスチャージ回路に係り、特ニデイスチャージ
電流の流れる時期をワード線の変化時点近傍に制限した
ものである。
エミッタ検出形のメモリセルはＥＣＬ系周辺回路と容易
に結合し、高速読出しが可能などの特徴を有するので最
近よく使用されている。
そして、一層の高速化を図るために種々の改良が試みら
れている。
例えば、センスアンプとビット線とを結ぶトランジスタ
に与える読出し基準レベルを、ワード線の変化時に一時
的に低下させる方法がその一例である。
これは主としてワード線の立上り部分に関する改良例で
あるが、ワード線の立下り部分に関する例としては、特
に大容量化、低電流化されるメモリの選択ワード線にデ
ィスチャージ電流を流してその立下りを高速化する方法
がある。
しかしながら、選択ワード線に単にディスチャージ電流
を流す構成であると、ワード線の立上り時にもこの電流
が流れて書込み電流を増大させ書込み特性を変化させた
り、定常的に流れてノイズマージンを減少させる原因と
なる。
本発明はこの点を改善するものであり、その特徴とする
ところは第１のトランジスタを有し、該第１のトランジ
スタを介してワード線に放電々流を流すための半導体メ
モリディスチャージ回路において、アドレス信号の変化
を検出する検出回路と、該第１のトランジスタとカレン
トスイッチを構成し該検出回路の検出々力によりオフと
なる第２のトランジスタを設け、アドレス信号の変化時
に該第１のトランジスタがオンとなり、一時的に該ワー
ド線に放電々流が流れるようにした点にある。
以下図示の実施例を参照しながらこれを詳細に説明する
。
第１図は本発明の一実捲例を示す構成図で、ＤＥＣはデ
コーダ、ＷＤはワード線ドライバ、Ｗ＋は正側ワード線
、Ｗ−は負側ワード線（ホールド線）、ＭＣはこれらの
間に接続されるエミッタ検出型のメモリセルである。
デコーダＤＥＣはダイオードマトリクス型であり、各ア
ドレス入力Ａ Ｉ １ ｔ Ａ Ｉ ２ ｔ・・・に対
応する入力ゲートＩＧ１．ＩＧ２． ・・・によりそれ
ぞれＡ、、Ａ１．Ａ２．Ａ２．・・・を発生し、これら
をダイオードマトリクスＭＴＸの入力とする（ＡＩ２１
ＩＯ２） Ａ２ ｐλ２ 等は図示せず）。
ダイオードマトリクスＭＴＸは周知のように入力の全て
がＨ（ハイ）である時のみワード線ドライバＷＤを通し
てワード線Ｗ＋を選択する。
この条件は同時に１つしか成立せず、残りのダイオード
マトリクスの入力は少なくとも１つはＬ（ロー）であり
、それらに対応したワード線は全て非選択レベルに保た
れる。
Ｔ１は正側ワード線Ｗ＋のレベル検出用トランジスタで
あり、そのエミッタ出力によって時定数回路ＲＣを充電
する。
該回路ＲＣの充電レベルＥは、負側ワード線Ｗ−に接続
された放電用トランジスタＴ２のベース電位となる。
これらトランジスタＴ１．Ｔ２および時定数回路ＲＣは
各ワード線毎に設けられ、そして、Ｄ点で全てのトラン
ジスタＴ２のエミッタが共通接続されて、ディスチャー
ジ電流工、□Ｓに関するカレントスイッチ（ディスチャ
ージ回路ＤＩＳ）を構成する。
かかる構成のみによるディスチャージ回路ＤＮＳでは、
選択ワード線Ｗに接続された時定数回路ＲＣのＥ点が最
もレベルが高いので、対応するトランジスタＴ２がオン
して負側ワード線Ｗ−にディスチャージ電流ＩＤｌ５を
流す。
本発明はこの電流ＩＤｌ５を、選択ワード線Ｗが選択レ
ベルから非選択レベルへ移行する間だけ一時的に流すも
のである。
つまり、該選択ワード線Ｗ が非選択レベルから選択レ
ベルへ立上る時や、定常的に選択レベルを維持する間に
は電流ＩＤｌ５を負側ワード線Ｗ に流さないようにす
る。
具体的には電流■Ｄ工ｓに関するカレントスイッチに更
に制量用トランジスタＴ３を加え、そのベース電位Ｃを
常時は選択ワード線に接続された時定数回路ＲＣのＥ点
電位より高く設定しておく。
このようにすれば電流ＩＤｌ５は、定常的にはトランジ
スタＴ３を流れる。
そして、Ｃ点の電位が低下した期間だけ選択ワード線Ｗ
側のＥ点電位が最も高くなってトランジスタＴ２を通し
て負側ワード線Ｗに電位ＩＤｌ５が流れる。
アドレス変化点検出回路Ｚ１から遅延整形回路ＤＬＹま
での経路がこの制量電圧Ｃを発生する部分である。
アドレス変化点検出回路は各アドレス入力毎に設けられ
る。
Ｚｌはアドレス入ＭＩ １に関するもので、トランジス
タＴ４〜Ｔ６からなるカレントスイッチで構成される。
このカレントスイッチは、Ａ１．Ａ１が切換わる時の交
点電位と、Ａ１のＨレベルとの間に基準電圧ＶＲ２が設
定されているので、アドレス入力に変化のない定常時に
はトランジスタＴ４．Ｔ、のいずれかがオンしてそこに
電流Ｉ Ｂを流している。
そして、アドレス入力Ａ１１が変化する時は、−傷的に
ＶＢ２＞Ａ１月つ■Ｒ２〉Ａ１なる条件が成立するので
、その間電流ＩＢはトランジスタＴ、を通して抵抗Ｒ１
に流れる。
トランジスタＴ６のコレクタと抵抗Ｒ１の接続点Ｂには
、他のアドレス変化点検出回路におけるトランジスタＴ
６のコレクタカ全’１続されているので、アドレス入力
Ａ１１ ｙ ＡＩ２ ？・・・のいずれかに変化が生ず
れば抵抗Ｒ１に電流が流れる。
抵抗Ｒ１に電流ＩＢが流れるとＢ点の電位は第２図の様
に一時的に低下する。
抵抗Ｒ１に並設されたダイオードＤは抵抗Ｒ１に流れる
電流値の差でＢ点電位に変動が生ずるのを防ぐクランプ
用である。
上述した説明から明らかなように、Ｂ点電位の低下は直
後に生ずるワード線の変化を予告する。
第２図のＷｌは選択から非選択に移行するワード線、Ｗ
２は非選択から選択へ移行するワード線の各電位変化を
示している。
同図の動作波形のように一般にはＢ点電位の谷はＷｌ、
Ｗ２の交点をカバーしない。
そこでＢ点電位をトランジスタＴ７でレベルシフトした
後、適当数のアンドゲートＡＮＤとオアゲートＯＲから
なる遅延整形回路ＤＬＹでその幅を拡大してその出力を
前述した制量電圧Ｃとする。
この様にすれば制量電圧ＣがＬレベルとなる短期間Ｊｔ
だけ、つまり選択ワード線Ｗ、が非選択レベルへ移行す
る斜線区間だけ、対応する負側ワード線（本例ではＷｌ
−）にディスチャージ電流ＩＤｌ５が流れる。
従って、最も重要なワード線の立下り時には確実にディ
スチャージ電流ＩＤｌ８が流れるので高速化が図れる上
、選択ワード線の立上り時および定常時は該電流は流れ
ないので、書込み電流を増加させたり、ノイズマージン
を減少させることはない。
以上述べたように本発明によれば、エミッタ検出型の記
憶装置等において、書込み特性等を劣化することなくワ
ード線の立下りを高速化できる利点がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図はその
動作説明図である。 図中、ＤＥＣはデコーダ、Ｗ、Ｗ はワード線対、ＤＮ
Ｓはディスチャージ回路、Ｚｌはアドレス変化点検出回
路、ＤＬＹは遅延整形回路、Ｔ２は放電用トランジスタ
、Ｔ、はディスチャージ電流制御用トランジスタである
。

Claims (1)

    【特許請求の範囲】
  1. １ 第１のトランジスタを有し、該第１のトランジスタ
    を介してワード線に放電々流を流すための半導体メモリ
    ディスチャージ回路において、アドレス信号の変化を検
    出する検出回路と、該第１のトランジスタとカレントス
    イッチを構成し該検出回路の検出々力によりオフとなる
    第２のトランジスタを設け、アドレス信号の変化時に該
    第１のトランジスタがオンとなり、一時的に該ワード線
    に放電々流が流れるようにしたことを特徴とする半導体
    メモリディスチャージ回路。
JP55183078A 1980-12-24 1980-12-24 半導体メモリディスチャ−ジ回路 Expired JPS5841597B2 (ja)

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JP55183078A JPS5841597B2 (ja) 1980-12-24 1980-12-24 半導体メモリディスチャ−ジ回路
EP81110323A EP0054853B1 (en) 1980-12-24 1981-12-11 Semiconductor memory device
DE8181110323T DE3176211D1 (en) 1980-12-24 1981-12-11 Semiconductor memory device
US06/333,812 US4463448A (en) 1980-12-24 1981-12-23 Semiconductor memory device

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EP0054853B1 (en) 1987-05-20
JPS57105885A (en) 1982-07-01
DE3176211D1 (en) 1987-06-25
EP0054853A2 (en) 1982-06-30
EP0054853A3 (en) 1984-07-25

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