KR900006221B1 - 반도체 메모리 장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 메모리 장치
제1도는 워드선 구동게이트 회로를 갖춘 종래기술 반도체 메모리 장치의 평면도.
제2도는 본 발명의 실시예에 의해 워드선 구동게이트 회로를 갗춘 반도체 메모리 장치의 평면도.
제3도는 제2도의 장치에서 워드선 구동게이트 회로의 예에 대한 회로도.
제4도는 제2도의 장치에서 메모리셀의 예에 대한 회로도
제5도는 제2도 장치의 구조를 설명하기 위한 평면도.
* 도면의 주요부분에 대한 부호의 설명
W+: 워드선 BL : 비트선
MC : 메모리셀 MC : 어레이(1) 및 (2) : 메모리셀 어레이
T : 워드선 구동트랜지스터 D : 디코더선
본 발명은 반도체 메모리 장치의 패턴 설계, 특히 워드선 구동게이트 회로의 패턴 설계에 관한 것이다. 대형 컴퓨터 및 초대형 컴퓨터는 계속 증가하는 복잡한 계산기능을 제공한다. 이런 추세에 따라, 컴퓨터는 점점 더 커지게 되었다. 이때문에 컴퓨터의 소형화가 요구되어 왔다.
대형 컴퓨터 및 초대형 컴퓨터는 짧은 기간내에 대량 계산을 수행하기 위해 고속으로 동작해야만 한다. 물론, 쌍극 회로가 논리회로를 위해 사용된다. 읽기 및 기입동작을 고속으로 수행할 수 있는 쌍극 메모리는 주로 메모리 회로를 위해 사용된다.
극히 많은 수의 이러한 쌍극 메모리가 컴퓨터에서 사용된다. 그러므로, 컴퓨터의 소형화를 위한 요구에 대처하기 위해, 더욱 고밀도로 집적되어 크기를 작게한 쌍극 메모리가 제작되어야 한다.
쌍극 메모리는 주로 플립플롭 구조, X디코더, Y디코더, 워드선 구동회로, 기입/읽기회로 등을 갖춘 메모리셀로 구성된다.
종래기술에서, 워드선을 구동시키기 위한 워드선 구동게이트 회로가 워드선의 양단에서 항상 사용되었다. 이것은 종래기술 메모리셀의 패턴이 워드선 구동게이트 회로를 구성한 트랜지스터중 하나와 크기에 있어서 거의 동일하며, 한 블록내에 워드선 구동게이트 회로를 구성한 일련의 트랜지스터 배열은 구동회로의 패턴폭이 메모리셀의 폭과 거의 동일하기 때문이다. 이것은 매우 합리적이고 적합한 패턴 배열로 되었다.
그러나, 이러한 쌍극 메모리에서, 메모리셀은 동일한 것을 구성한 트랜지스터의 소형학에 의해 점점 더 고밀도로 집적되었다.
한편, 위드선 구동게이트 회로는 과거와 같은 큰 전류용량을 갖는 트랜지스터를 사용해야만 한다.
이것은 다음과 같은 이유 때문이다. (1)쌍극 메모리의 셀은 워드선에서 셀로 흐르는 전류에 의해 구동된다, (2)셀의 동작을 고속으로 하기 위해 셀을 큰 전류로 구동시키는 것이 바람직하다, 그리고 (3)셀이 소형화되고 셀당 구동전류가 감소되더라도, 워드선에 접속된 셀의 수는 가능한 최상의 집적도를 얻기 위해 증가되어야 하고 이것은 워드선당 동일한 구동전류를 일으키게 한다. 결과적으로, 워드선 구동게이트 회로의 패턴크기가 감소될 수 없다.
따라서, 종래기술의 패턴 배열에서, 워드선 구동게이트 회로는 메모리셀의 소형화를 통한 고밀도, 더욱 집적된 메모리를 달성하는데 대한 장해요소가 되었다. 이것은 워드선간의 쓸모없는 공간이다.
더우기, 디코더의 배치를 위한 두꺼운 전원 도체에 발생된 공간을 효과적으로 사용하는 것이 바람직하다. 본 발명의 주된 목적은 반도체 메모리 장치에서 워드선 구동게이트 회로의 향상된 패턴배열을 제공하는것이다. 본 발명의 또다른 목적은 반도체 메모리 장치의 더욱 효과적인 설계를 위해 두꺼운 전원도체에 의해 마련된 공간에 디코더를 배치하는 기술을 제공하는 것이다.
본 발명에 의해, 다수의 워드선, 다수의 비트선, 및 상기 워드선과 상기 비트선의 교차점에 배치된 다수의 메모리셀을 갖춘 한쌍의 메모리셀 어레이, 상기 워드선에 접속되어 있고 상기 쌍의 메모리셀 어레이의 내부에지에 정렬된 다수의 워드선 구동트랜지스터, 입력단자와 출력단자를 구비하며, 각각 인접한 2워드선간의 거리에 대해 소정관계의 폭을 갖는 공간내에 수용되는 한쌍의 워드선 구동게이트 회로로서, 상기 메모리셀 어레이쌍의 메모리셀 어레들 사이에 상기 워드선 방향을 따라 상기 쌍의 워드선 구동게이트 회로가 차례로 배치되도록 배치되며, 상기 워드선 구동게이트 회로의 출력단자들이 상기 워드선 구동트랜지스터에 접속되어 있는 한쌍의 워드선 구동게이트 회로, 및 상기 쌍의 워드선 구동게이트 회로 사이에서 확장되고 상기 워드선 구동게이트 회로의 입력단자에 접속된 다수의 디코더선으로 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
본 발명은 실시예 및 첨부도면을 참고로 하여 더욱 명료해질 것이다.
바람직한 실시예를 설명하기에 앞서, 참고로 워드선 구동게이트 회로의 종래기술 패턴설계를 고찰할 것이다. 제1도는 이러한 패턴설계를 나타내며, 여기서 워드선(WL-1, WL -2, WL-3,..)은 메모리셀((11,l2),(21,22),(3l,32),...)과 접속되며, 그 후에 트랜지스터(TRl2,TR22,TR32,)를 통해 워드선 구동게이트 회로(WD-1,WD-2,WD-3,..)에 접속되고, 트랜지스터(TR13,TR23,TR33,..)를 통해 메모리셀(13,23,33,...)에 접속된다.
워드선 구동게이트 회로(WD-1,WD-2,...)의 다른 단자쌍은 디코더선에 접속된다. 잘 알수 있듯이, 메모리셀이 소형화되더라도, 워드선 구동게이트 회로는 그대로 유지하게 되면 결국 워드선 사이, 즉 WL-1 및 WL-2,WL-2 및 WL-3, WL-3 및 WL-4,.. 사이에 쓸모없는 공간(DS-1,DS-2,DS-3,DS-4,.)이 생기게 된다. 더우기, 워드선 구동신호선(WL-11,WL-21, WL-31,WL-41,...)의 확장에 따라 쓸모없는 공간(DS-11,DS-21,DS-31,DS-41,..)이 존재하게 된다.
본 발명에 의해 각 2개의 근접 워드선은 한쌍으로 고려된다. 이것은 쓸모없는 공간을 각 근접 워드선에 접속된 2메모리셀의 폭, 즉 2근접 워드선 간의 거리와 동일한 폭으로 만든다. 이 공간에서, 각 워드선을 구동시키기 위해 종래기술과 동일한 전류용량으로 된 2워드선 구동게이트 회로패턴은 워드선의 확장방향을 따라 배치된다. 더우기, 워드선 구동게DL트 회로에 접속된 위드선에 직각으로 교차하는 디고더선은 워드선 구동게이트 회로의 패턴설계 영역에 배치된다. 이것은 메모리셀이 배치되는 영역, 즉 셀어레이영역에 고밀도의 워드선 구성을 가능케한다.
제2도는 본 발명의 실시예에 의한 쌍극 메모리에서 워드선 구동게이트 회로의 패턴설계의 평면도이다. 이 이후의 도면에서, 종래기술 도면과 동일한 소자는 동일한 참조문자를 사용한다.
제2도에서, 1은 X어드레스 버퍼회로이고, 2는 Y디코더 회로이며, 4는 기입/읽기 회로이다. D1 내지 Dn은 디코더선을 나타내고, WDl, WDl1, WD2, WD12,..는 각각이 몇개의 구동트랜지스터를 포함하는 워드선 구동게이트 회로쌍이다. 워드선 구동게이트 회로의 회로 다이어그램은 제3도에 표시되어 있다. 메모리셀의 회로에는 제4도에 표시되어 있다. 제4도에서, MC는 메모리셀을 나타낸다. W+는 워드선을 나타내고, W-는 호울드선을 나타내며, BL과
Figure kpo00001
는 비트선을 나타낸다. 제2도에서, VEE는 -5·2Volts와 같은 전원 전압선을 나타내며, Vcc는 전원 전압선 또는 접지선을 나타낸다.
제2도에서, 디코더선(D1 내지 Dn)은 X어드레스 버퍼회로(1)로부터 시작된다. 약간의 디코더선은 워드선 구동게이트 회로쌍 부분을 통과한다. Y디코더 회로(2)는 워드선(W+) 및 호울드선(W-)을 가르지르는 비트선(BL 및
Figure kpo00002
)쌍에 의해 기입/읽기 회로(4)에 접속된다.
워드선(W+)쌍은 디코더선(D1 내지 Dn)의 양측에서 다른 레벨로 계속이어지며 워드선 구동게이트 회로에 접속된다. 즉, 제1워드선(W+)은 워드선 구동게이트 회로(WD1+DRl)에 접속되고, 제2워드선(W+)은 워드선 구동게이트 회로(WDl1+DRl1)에 접속된다. 마찬가지로, 제3워드선은 워드선 구동게이트 회로(WD2+DR2)에 접속되며, 제4워드선은 워드선 구동게이트 회로(WD12+DR12)에 접속되고 다음 워드선도 이와 마찬가지로 된다. 이러한 워드선 구동게이트 회로는 이후에 설명될 워드선 구동트랜지스터를 포함한다.
한편, 한쌍의 전원도체(VCC및 VEE)는 워드선(W+), 워드선 구동게이트 회로((WD1+DRl,WDl1+DRl1), (WD2+DR2, WD12+DRl2),. 및 (WDn+DRn,WDln+DRln)), 및 메모리셀(MC)을 포함한 집적회로상에 마련된다. 전원도체(VCC및 CEE)의 일부는 디코더선(D1 내지 Dn)과 병렬로 배치된다. 전원도체의 방향은 워드선(W+)방향과 수직이다.
더욱이, 다수의 메모리셀(MC1(1),MC1(2),MC2(1),MC2(2),MC3(1),MC3(2),MC4(1),MC4(2),등)은 워드선(W+) 및 호울드선(W-)에 접속된다. 예를 들어, 메모리셀(MC1(1) 및 MC1(2))은 한 단자에서 워드선(101)에 접속되고, 다른 단자에서 호울드선(201)에 접속된다. 한쌍의 메모리셀(MC2(1) 및 MC2(2))은 한 단자에서 호울드선(202)에 접속되고 다른 단자에서 워드선(102)에 접속되며 다른 것도 이와 같은 식으로 구성된다.
워드선(101,102,103,l04,..) 및 호울드선 (201,202,203,204,...)은 병렬로 배치된다. 비트선(BL과
Figure kpo00003
)쌍은 그것에 수직으로 배치된다.
워드선 구동게이트 회로간의 거리는 "a"로 나타내고 인접워드선간의 거리는 "b"로 나타낸다.
상기 설명된 실시예로부터 명백하듯이, 2워드선 그룹이 쌍으로 접속된 반도체 메모리 장치가 제공된다. 워드선 구동게이트 회로용 패턴설계 영역만이 2쌍의 워드선에 대응하는 거리로 확장된다. 2워드선 구동게이트 회로는 그 영역에 배치된다. 이와 같이, 셀어레이 영역에서 워드선간의 거리는 작게 유지될수 있다. 즉, 본 발명의 구조에 의해, 메모리셀의 2선은 1워드선 구동게이트 회로측에 배치된다.
제5도는 제2도의 장치에 대한 구조를 설명하기 위한 평면도이다.
도면내의 디코더선의 양측에, (MC1(1),MC1(2),MC2(1) 및 MC2(2),(MCA(3), MC1(4), MC2 (3) 및 (MC2(4)),(MC3(1),MC3(2),MC4(1) 및 MC4(2)),등 (MC1(4) 및 MC2(4)는 표시되어 있지 않음)과 같은 다수의 메모리셀로 구성된 한쌍의 메모리셀 어레이(MC어레이-1 및 어레이-2), 워드선(W+)(101,102,103, 및 104), 호울드선(W-)(201,201,203, 및 204), 비트선(BL-1,
Figure kpo00004
,BL-2,
Figure kpo00005
, BL-3,
Figure kpo00006
)등이 표시되어 있다.
그리고 워드선 구동트랜지스터쌍(T(1),T(11) ; T(2),T(12) ; T(3),T(13) ; 및 T(4),T(14))이 있다. 구동트랜지스터(T(1) 과 T(11), T(2)와 T(12), T(3)과 T(13), 및 T(4)와 T(14) 각각은 워드선 구동게이트 회로(D01,Dl1,...)에 접속된다. 트랜지스터(T(1))는 워드선 구동게이트 회로(D01)의 출력, 워드선(101), 및 메모리셀(MC(1) 및 MC(2))에 접속된다. 트랜지스터(T(1))는 워드선(101)에 접속되는 것과 마찬가지로, 트랜지 스터(T(2))는 워드선(102)에, T(3)는 워 드선(103)에, T(4)는 워드선(104)에 각각 접속된다. 다수의 트랜지스터(T(1),T(2),T(3),.. 및 T(11),T(12),T(13),....)는 메모리셀 어레이의 내부에지에 각각 배치된다.
한쌍의 워드선 구동게이트 회로(D01 및 Dl1)는 한쌍의 메모리셀 어레이(메모리셀 어레이-1 및 메모리셀어레이-2)를 위해 배치된다. 다수의 디코더선(Dl,D2,D3, 및 D4)은 어드레스버퍼(1)에 접속되며 각 워드선 구동게이트 회로(D01,Dl1)의 입력에 결합된다. 워드선 구동게이트 회로의 수직길이는 2근접 워드선 간의 거리의 2배와 같다. 워드선 구동게이트 회로의 출력은 워드선 구동게이트 회로의 양측에서 워드선 구동트랜지스터(T(1),T(2),...T(11), T(12 ),...)에 접속된다. 전원선(VCC)은 VEE선과 병렬로 그들사이의 쓸모없는 공간을 이용하여 메모리셀 어레이(MC 어레이 1과 2) ALC 디코EJ선 사이에 배치될수 있다.
제5도에 표시된 설계가 종래기술의 제1도에서 설명된 쓸모없는 공간을 제거할 수 있는 이유가 이후에 설명된다.
메모리셀을 선택하기 위해, T(1), T(11)과 같은 워드선 구동트랜지스터는 선택메모리셀에 접속된 워드선을 충전시킨다. 그러므로, 평상시에 워드선 구동트랜지스터(T(1),T(11),.)는 워드선 구동트랜지스터에 근접해서 배치된 광전원선(VCC)에 접속된다. 메모리셀 어레이상(MC 어레이-1 및 MC어레이-2)이 단일 워드선에 접속된 메모리셀의 수를 감소시키기 위해 배치되므로, 워드선 구동트랜지스터 어레이쌍(T(1),T(2),..T(4) 및 T(11),T(12).. T(14))은 메모리셀 어레이(어례이-1 및 어레이-2)의 에지에 우측으로 근접해서 배치되어야 한다. 이것은 광전원선 쌍(VCC(1),VCC(2))이 또한 메모리셀 어레이(1,2)의 에지에 근접해서 배치된다는 것을 의미한다.
지금 제1도를 참조하면, 상기 관점을 고려해서 메모리셀 어레이쌍(어레이-1 및 어레이-2)이 디코더선의 양측에 배치될 경우, 워드선 구동트랜지스터의 수직 어레이쌍 및 광전원 전압 도체선쌍은 메모리셀 어레이쌍측에 각각 배치되어야 한다. 제1도에서, 워드선 구동게이트 회로(WD-1,WD-2,..)는 디코더선의 한측에만 배치되므로, 광전원도체선(VCC선)하의 쓸모없는 공간(DS-11,DS-21,DS-31,DS-41)은 워드선 구동트랜지스터(TR13,23,33,43)에 접속된다.(이러한 접속은 제1도에 표시되어 있지 않음).
더우기, 이미 앞서 설명했듯이, 워드선 구동게이트 회로의 간격이 워드선의 간격과 일치하지 않을 경우 문제가 발생한다. 상기 2가지 문제 또는 관점을 고려하여, 제5도의 본 실시예는 쓸모없는 공간을 제거할수 있으며 메모리회로의 회로설계에 대한 최적배치를 제공할 수 있다.
즉, 워드선 구동게이트 회로(D01,D02 및 D11,D12)는 디코더선의 양측에 있는 2수직어레이에, 그리고 광전원 전압선 도체쌍(VCC(1) 및 VCC(2))각각의 하부에 배치된다.
워드선 구동게이트 회로는 실제로 제1하부 도전층을 갖춘 반도체기판상에 형성되고, 전원도체선(VCC(1)및 VCC(2), VEE(1) 및 VEE(2))은 실제로 제1하부 도전층위에 형성된 제2상부도전층에 의해 형성된다.
또한, 워드 구동트랜지스터(T(1),(2) 내지 (4), T(11),(12) 내지 (14))의 각 콜렉터는 전원도체선(VCC(1) 및 VCC(2))에 접속되나, 제5도에는 표시되어 있지 않다는 것을 유의해야 한다. 그리고 광하부 전원선(VEE(1) 및 VEE(2))은 각 워드선 구동게이트 회로(DO1 내지 D12)에 접속되나, 제5도에는 표시되어 있지않다.
본 발명이 쌍극 메모리를 참조로하여 상기에서 설명되었더라도, 그것은 또한 MOS메모리에도 적용될 수있다.

Claims (2)

  1. 다수의 워드선, 다수의 비트선, 및 상기 워드선과 상기 비트선의 교차점에 배치된 다수의 메모리셀을 갖춘 한쌍의 메모리셀 어레이, 상기 워드선에 각각 접속되어 있고 상기 쌍의 메모리셀 어레이의 내부 에지에 정렬된 다수의 워드선 구동트랜지스터, 입력단자와 출력단자를 구비하며, 각각 인접한 2워드선간의 거리에 대해 소정관계의 폭을 갖는 공간 대에 수용되는 한쌍의 워드선 구동게이트 회로로서, 상기메모리셀 어레이쌍의 메모리셀 어레이들 사이에 상기 워드선 방향을 따라 상기 쌍의 워드선 구동게이트 회로가 차례로 배치되도록 배치되며, 상기 워드선 구동게이트 회로의 출력단자들이 상기 워드선 구동트랜지스터에 접속되어 있는 한쌍의 워드선 구동게이트 회로, 및 상기 한쌍의 워드선 구동게이트 회로와 관련하여 뻗어있고 상기 워드선 구동게이트 회로의 입력단자에 접속된 다수의 디코더선으로 구성되어, 상기 한쌍의 워드선 구동게이트회로는 상기 입력단자에 독립적으로 입력되는 상기 디코더선상의 신호를 디코딩하며, 이 디코드된 신호가 상기 워드선 구동트랜지스터를 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 전원도체(VCC)는 상기 워드선 구동트랜지스터 열을 따라 배치되어 있고, 상기 워드선 구동트랜지스터에 접속되어 있는 것을 특징으로 하는 반도체 메모리 장치.
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