JPH0823996B2 - ２個以上の集積半導体回路の集合体 - Google Patents
２個以上の集積半導体回路の集合体Info
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- JPH0823996B2 JPH0823996B2 JP61504251A JP50425186A JPH0823996B2 JP H0823996 B2 JPH0823996 B2 JP H0823996B2 JP 61504251 A JP61504251 A JP 61504251A JP 50425186 A JP50425186 A JP 50425186A JP H0823996 B2 JPH0823996 B2 JP H0823996B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、少なくともアドレス指定されたメモリセル
からデータを読出すためにそのメモリセルをアドレス指
定するためのマトリックス状の周辺回路に配されるメモ
リセルを具える集積半導体メモリに関するものである。
本発明はまた、このような集積半導体メモリを有する集
積信号プロセッサに関するものである。
からデータを読出すためにそのメモリセルをアドレス指
定するためのマトリックス状の周辺回路に配されるメモ
リセルを具える集積半導体メモリに関するものである。
本発明はまた、このような集積半導体メモリを有する集
積信号プロセッサに関するものである。
（従来の技術） 集積製品の集合体概念内において、好ましくは種々の
記憶容量を有する製品の別形が利用可能にされる。集積
メモリの増加した記憶容量はメモリセル数の増加および
そのメモリの周辺のアドレスデコード回路のアドレス指
定容量の増加を意味する。この場合において、基板の表
面域は実質的に線形的に増加する。これは、再設計する
ことを必要とするために、通常広範囲に及び結果とな
る。
記憶容量を有する製品の別形が利用可能にされる。集積
メモリの増加した記憶容量はメモリセル数の増加および
そのメモリの周辺のアドレスデコード回路のアドレス指
定容量の増加を意味する。この場合において、基板の表
面域は実質的に線形的に増加する。これは、再設計する
ことを必要とするために、通常広範囲に及び結果とな
る。
記憶容量の拡張は、メモリが信号プロセッサとともに
基板上に集積される場合には、かなり広範囲に及ぶ結果
となる。メモリだけではなくメモリのまわりに配される
プロセッサの部分も“移動”される。したがって、完全
に新しい配置は集積プロセッサおよび関連メモリに対し
て成されねばならない。集積製品の再設計は高価であっ
て、同一基板上に集積されるメモリの記憶容量の拡張に
必要とされる信号プロセッサの再設計は非常な不利益で
あることが見出されている。
基板上に集積される場合には、かなり広範囲に及ぶ結果
となる。メモリだけではなくメモリのまわりに配される
プロセッサの部分も“移動”される。したがって、完全
に新しい配置は集積プロセッサおよび関連メモリに対し
て成されねばならない。集積製品の再設計は高価であっ
て、同一基板上に集積されるメモリの記憶容量の拡張に
必要とされる信号プロセッサの再設計は非常な不利益で
あることが見出されている。
（発明が解決しようとする課題） 本発明の目的は、記憶容量が増大されるような場合に
は、メモリの配置に対して既に存在する制限内において
集積されるそのメモリを有する集積半導体メモリおよび
集積信号プロセッサを提供することである。
は、メモリの配置に対して既に存在する制限内において
集積されるそのメモリを有する集積半導体メモリおよび
集積信号プロセッサを提供することである。
（課題を解決するための手段） 本発明による集積半導体メモリは、前記アドレス指定
可能なメモリセルの数が、前記周辺回路によって潜在的
にアドレス指定可能なメモリセルの数から実質的にずれ
る（deviate）ことを特徴とするものである。
可能なメモリセルの数が、前記周辺回路によって潜在的
にアドレス指定可能なメモリセルの数から実質的にずれ
る（deviate）ことを特徴とするものである。
（実施例） 次に、図面を参照して本発明を詳細に説明する。
第１図において、信号プロセッサ１の配置が示されて
いる。この信号プロセッサ１は入力レジスタ３と、累算
器および乗算器を有する算術および論理ユニット５と、
出力レジスタ７と、リードオンリメモリ９、リード／ラ
イトメモリ11と、タイマユニット13を有している。ま
た、信号プロセッサ１の所定応用にもっと記憶容量が必
要とされる場合には、リード／ライトメモリ11が一層大
きな表面領域を占有するために、信号プロセッサ１の全
配置を再考または再設計することが必要である。
いる。この信号プロセッサ１は入力レジスタ３と、累算
器および乗算器を有する算術および論理ユニット５と、
出力レジスタ７と、リードオンリメモリ９、リード／ラ
イトメモリ11と、タイマユニット13を有している。ま
た、信号プロセッサ１の所定応用にもっと記憶容量が必
要とされる場合には、リード／ライトメモリ11が一層大
きな表面領域を占有するために、信号プロセッサ１の全
配置を再考または再設計することが必要である。
大きさが異なるタイプのメモリセルを用いることによ
って、また最大蓄積容量（言い換えれば、この場合に
（表面領域に関して）最小メモリセルで充たされたメモ
リマトリックス）に適したデコード回路を作ることによ
って、信号プロセッサ１は、集積プロセッサの配置の変
更を必要とすることなく、種々の蓄積容量を有するよう
に構成することができる。これは、図面を参照して後述
する。
って、また最大蓄積容量（言い換えれば、この場合に
（表面領域に関して）最小メモリセルで充たされたメモ
リマトリックス）に適したデコード回路を作ることによ
って、信号プロセッサ１は、集積プロセッサの配置の変
更を必要とすることなく、種々の蓄積容量を有するよう
に構成することができる。これは、図面を参照して後述
する。
第2A図において、既知の６−トランジスタメモリセル
2Aが示されている。この６−トランジスタメモリセル2A
は、電源端子VDDおよび電源端子VSSの間に接続され、２
個のPMOSトランジスタP1,P2と２個のNMOSトランジスタN
1,N2を具えるCMOS−トランジスタフリップフロップを有
している。この６−トランジスタメモリセル2Aはまた２
個のNMOSアクセストランジスタN3,N4も有している。CMO
S−トランジスタフリップフロップの出力Q,は、NMOS
アクセストランジスタN3,N4がワードラインWLを介して
適切な制御信号を受け取る場合に、ビットラインBLおよ
び集積（反転）ビットライン▲▼夫々に接続され
る。この種の６−トランジスタメモリセル2Aの大きさ
は、例えば40.5×40.75μm2である。
2Aが示されている。この６−トランジスタメモリセル2A
は、電源端子VDDおよび電源端子VSSの間に接続され、２
個のPMOSトランジスタP1,P2と２個のNMOSトランジスタN
1,N2を具えるCMOS−トランジスタフリップフロップを有
している。この６−トランジスタメモリセル2Aはまた２
個のNMOSアクセストランジスタN3,N4も有している。CMO
S−トランジスタフリップフロップの出力Q,は、NMOS
アクセストランジスタN3,N4がワードラインWLを介して
適切な制御信号を受け取る場合に、ビットラインBLおよ
び集積（反転）ビットライン▲▼夫々に接続され
る。この種の６−トランジスタメモリセル2Aの大きさ
は、例えば40.5×40.75μm2である。
第2B図において、既知の４−トランジスタメモリセル
2Bが示されている。６−トランジスタメモリセル2Aに対
応する部分は、同一番号が付されている。２個の大きな
PMOSトランジスタ（P1,P2,第2A図）に替えて、４−トラ
ンジスタメモリセル2Bのフリップフロップは多結晶シリ
コン抵抗R1,R2を用いている。これら多結晶シリコン抵
抗R1,R2はより難しい技術を必要とするが、25.5×25.5
μm2の大きさの表面領域を有する４−トランジスタメモ
リセル2Bになる。多結晶シリコン抵抗R1,R2は択一的に
除去され得て、４−トランジスタメモリセル2Bの製造に
用いられる技術を簡素化し、準静的メモリセルとなる。
CMOSの６−トランジスタメモリセル2Aおよび４−トラン
ジスタメモリセル2Bの表面領域はほぼ2:1の関係があ
る。しかしながら、６−トランジスタメモリセル2Aおよ
び４−トランジスタメモリセル2Bの２つのタイプはほぼ
四角形であり、またそれら２つのタイプの長さ（および
巾）の割合は3:2である。２×2CMOSトランジスタメモリ
セル群の替わりに、多結晶シリコン抵抗R1,R2を有する
３×３メモリセル群は同一基板の表面領域に設けること
ができる。したがって、記憶容量は２倍以上になる。記
憶容量を２倍にすることは、アドレス指定が、単一ビッ
トによって増加されているビット長さを有するアドレス
を必要とすることを意味する。
2Bが示されている。６−トランジスタメモリセル2Aに対
応する部分は、同一番号が付されている。２個の大きな
PMOSトランジスタ（P1,P2,第2A図）に替えて、４−トラ
ンジスタメモリセル2Bのフリップフロップは多結晶シリ
コン抵抗R1,R2を用いている。これら多結晶シリコン抵
抗R1,R2はより難しい技術を必要とするが、25.5×25.5
μm2の大きさの表面領域を有する４−トランジスタメモ
リセル2Bになる。多結晶シリコン抵抗R1,R2は択一的に
除去され得て、４−トランジスタメモリセル2Bの製造に
用いられる技術を簡素化し、準静的メモリセルとなる。
CMOSの６−トランジスタメモリセル2Aおよび４−トラン
ジスタメモリセル2Bの表面領域はほぼ2:1の関係があ
る。しかしながら、６−トランジスタメモリセル2Aおよ
び４−トランジスタメモリセル2Bの２つのタイプはほぼ
四角形であり、またそれら２つのタイプの長さ（および
巾）の割合は3:2である。２×2CMOSトランジスタメモリ
セル群の替わりに、多結晶シリコン抵抗R1,R2を有する
３×３メモリセル群は同一基板の表面領域に設けること
ができる。したがって、記憶容量は２倍以上になる。記
憶容量を２倍にすることは、アドレス指定が、単一ビッ
トによって増加されているビット長さを有するアドレス
を必要とすることを意味する。
第３図において、本発明によるメモリ30の配置が図形
的に示されている。このメモリ30は、メモリセルが行お
よび列に配されるメモリセルの２個のマトリックス31A,
31Bを有している。メモリセルはアドレス信号DP,Y0,X0,
X1,X2,X3,X4,X5によってアドレス指定される。CMOSトラ
ンジスタメモリセルが用いられる場合に、後述されるよ
うにアドレス信号DPを現実的に不要にすることができ
る。アドレス信号X2,X3,X4,X5がＸ−プレ選択回路33Aに
供給される。このＸ−プレ選択回路33Aから、８ビット
巾を有する連結35を介してＸ−選択回路37に供給される
８個の選択信号が導出される。アドレス信号DP,X0,X1
は、３個のＸ−プレ選択信号及び３個のＹ−プレ選択信
号を発生させるX/Y−プレ選択回路33Bに供給される。こ
れらのＸ−プレ選択信号およびＹ−プレ選択信号はＸ−
ポストデコード回路39およびＹ−選択回路41夫々に供給
される。このＹ−選択回路41はまたアドレス信号Y0を受
け取る。Ｘ−選択回路37の出力はＸ−ポストデコード回
路39の他の入力に接続されている。従って、両ワードラ
イン駆動回路43A,43Bにおけるワードライン駆動回路
は、Ｘ−ポストデコード回路39の出力を介して３個のプ
レ選択信号の組合わせによって制御され得る。両ワード
ライン駆動回路43A,43Bにおける各ワードライン駆動回
路はメモリセルマトリックス31A,31B夫々のワードライ
ンを制御する。Ｙ−選択回路41は２個のマルチプレクス
回路45A,45Bを制御する。これらマルチプレクス回路45
A,45Bによって、いつもメモリセルの８個の列が同時に
各メモリセルマトリックス31A,31Bにおいて選択され
る。これらメモリセルマトリックス31A,31Bにおけるメ
モリセルの８個の選択された列は、マルチプレクス回路
45A,45Bを介して入力回路47Aおよび出力回路47Bにおけ
る読出し回路および書込み回路の対応する番号に接続さ
れている。これら入力回路47Aおよび出力回路47Bは、後
述される信号RWNおよび信号φprechによって制御され
る。この信号φprechはまたプレチャージ／ホールド回
路49A,49Bに供給される。これらプレチャージ／ホール
ド回路49A,49Bによって、ビットラインBLおよび反転ビ
ットライン▲▼は各読出しまたは書込み動作に対し
てチャージされる。
的に示されている。このメモリ30は、メモリセルが行お
よび列に配されるメモリセルの２個のマトリックス31A,
31Bを有している。メモリセルはアドレス信号DP,Y0,X0,
X1,X2,X3,X4,X5によってアドレス指定される。CMOSトラ
ンジスタメモリセルが用いられる場合に、後述されるよ
うにアドレス信号DPを現実的に不要にすることができ
る。アドレス信号X2,X3,X4,X5がＸ−プレ選択回路33Aに
供給される。このＸ−プレ選択回路33Aから、８ビット
巾を有する連結35を介してＸ−選択回路37に供給される
８個の選択信号が導出される。アドレス信号DP,X0,X1
は、３個のＸ−プレ選択信号及び３個のＹ−プレ選択信
号を発生させるX/Y−プレ選択回路33Bに供給される。こ
れらのＸ−プレ選択信号およびＹ−プレ選択信号はＸ−
ポストデコード回路39およびＹ−選択回路41夫々に供給
される。このＹ−選択回路41はまたアドレス信号Y0を受
け取る。Ｘ−選択回路37の出力はＸ−ポストデコード回
路39の他の入力に接続されている。従って、両ワードラ
イン駆動回路43A,43Bにおけるワードライン駆動回路
は、Ｘ−ポストデコード回路39の出力を介して３個のプ
レ選択信号の組合わせによって制御され得る。両ワード
ライン駆動回路43A,43Bにおける各ワードライン駆動回
路はメモリセルマトリックス31A,31B夫々のワードライ
ンを制御する。Ｙ−選択回路41は２個のマルチプレクス
回路45A,45Bを制御する。これらマルチプレクス回路45
A,45Bによって、いつもメモリセルの８個の列が同時に
各メモリセルマトリックス31A,31Bにおいて選択され
る。これらメモリセルマトリックス31A,31Bにおけるメ
モリセルの８個の選択された列は、マルチプレクス回路
45A,45Bを介して入力回路47Aおよび出力回路47Bにおけ
る読出し回路および書込み回路の対応する番号に接続さ
れている。これら入力回路47Aおよび出力回路47Bは、後
述される信号RWNおよび信号φprechによって制御され
る。この信号φprechはまたプレチャージ／ホールド回
路49A,49Bに供給される。これらプレチャージ／ホール
ド回路49A,49Bによって、ビットラインBLおよび反転ビ
ットライン▲▼は各読出しまたは書込み動作に対し
てチャージされる。
第４図において、第３図の細部、言い換えれば例えば
プレチャージ／ホールド回路49Aのようなプレチャージ
／ホールド回路49、メモリセルマトリックス31Aのメモ
リセル51、マルチプレクス回路45Aの部分45、および入
力回路47Aの読出し・書込み回路47が示されている。メ
モリ30はプレチャージ／サンプルクロックパルスに同期
して動作する。信号φprechが“High"の場合、ビットラ
インBLおよび反転ビットライン▲▼は同一電位にチ
ャージされる。また、NMOSトランジスタ52,53,54はター
ン・オンされる。さらに、反転信号prechがトランジ
スタ56のゲートに供給されるために、読出し増巾器55は
スイッチ・オフされる。書込み回路57もまた、信号φpr
ech,RWNから導出される信号HIZがトランジスタ58,59,6
1,62をターン・オフするために動作していない。バスラ
インBUS,▲▼は、信号φprechによって制御され
るNMOSトランジスタ63,64を介してVDD−VTNにチャージ
される。これらバスラインBUS,▲▼はマルチプレ
クス回路45A,45Bの出力を入力回路47A、出力回路47B夫
々に接続する。
プレチャージ／ホールド回路49Aのようなプレチャージ
／ホールド回路49、メモリセルマトリックス31Aのメモ
リセル51、マルチプレクス回路45Aの部分45、および入
力回路47Aの読出し・書込み回路47が示されている。メ
モリ30はプレチャージ／サンプルクロックパルスに同期
して動作する。信号φprechが“High"の場合、ビットラ
インBLおよび反転ビットライン▲▼は同一電位にチ
ャージされる。また、NMOSトランジスタ52,53,54はター
ン・オンされる。さらに、反転信号prechがトランジ
スタ56のゲートに供給されるために、読出し増巾器55は
スイッチ・オフされる。書込み回路57もまた、信号φpr
ech,RWNから導出される信号HIZがトランジスタ58,59,6
1,62をターン・オフするために動作していない。バスラ
インBUS,▲▼は、信号φprechによって制御され
るNMOSトランジスタ63,64を介してVDD−VTNにチャージ
される。これらバスラインBUS,▲▼はマルチプレ
クス回路45A,45Bの出力を入力回路47A、出力回路47B夫
々に接続する。
信号φprechの“High"状態の間に、入力DP,Y0,X0〜X5
に供給されるアドレスはまたＸ−ポストデコード回路39
までデコードされる。信号φprechの終了後（信号φpre
chが“Low"になる。）において、メモリ30はサンプル−
モードに入る。Ｘ−ポストデコード回路39を介して、ワ
ードラインはそのワードラインに接続されるセルをビッ
トラインBL,▲▼に接続するように動作される。NMO
Sトランジスタ65を介して電源VDDに接続された交差接続
されるPMOSトランジスタ66,67は、メモリセル51からの
データがビットラインBL,▲▼において安定のまま
であることを確保する。これらビットラインBL,BLはマ
ルチプレクス回路45の２個のトランジスタ68,69を介し
てバスラインBUS,▲▼に接続されている。
に供給されるアドレスはまたＸ−ポストデコード回路39
までデコードされる。信号φprechの終了後（信号φpre
chが“Low"になる。）において、メモリ30はサンプル−
モードに入る。Ｘ−ポストデコード回路39を介して、ワ
ードラインはそのワードラインに接続されるセルをビッ
トラインBL,▲▼に接続するように動作される。NMO
Sトランジスタ65を介して電源VDDに接続された交差接続
されるPMOSトランジスタ66,67は、メモリセル51からの
データがビットラインBL,▲▼において安定のまま
であることを確保する。これらビットラインBL,BLはマ
ルチプレクス回路45の２個のトランジスタ68,69を介し
てバスラインBUS,▲▼に接続されている。
バスラインBUS,▲▼を介して、メモリセル51か
らのデータはPMOSトランジスタ81,84およびPMOSトラン
ジスタ82,83のゲート夫々に到達するとともに、またNMO
Sトランジスタ88,87夫々に到達する。読出し増巾器55は
また２つの交差接続されるPMOSトランジスタ85,86を有
している。これら２つの交差接続されたPMOSトランジス
タ85,86のゲートおよび主電極の接合夫々がPMOSトラン
ジスタ83とNMOSトランジスタ87との間の接続の１つに、
またPMOSトランジスタ84とNMOSトランジスタ88との間の
接続の１つに夫々接続され、データに対して出力OUTお
よび反転出力▲▼を形成する。
らのデータはPMOSトランジスタ81,84およびPMOSトラン
ジスタ82,83のゲート夫々に到達するとともに、またNMO
Sトランジスタ88,87夫々に到達する。読出し増巾器55は
また２つの交差接続されるPMOSトランジスタ85,86を有
している。これら２つの交差接続されたPMOSトランジス
タ85,86のゲートおよび主電極の接合夫々がPMOSトラン
ジスタ83とNMOSトランジスタ87との間の接続の１つに、
またPMOSトランジスタ84とNMOSトランジスタ88との間の
接続の１つに夫々接続され、データに対して出力OUTお
よび反転出力▲▼を形成する。
新しいデータがメモリセル51に書込まれるようである
場合に、信号HIZは“High"となる。したがって、入力DA
TA INにおけるデータは２つのプッシュプル増巾器を構
成する４個のトランジスタ71〜74を介してバスラインBU
S,▲▼に供給される。
場合に、信号HIZは“High"となる。したがって、入力DA
TA INにおけるデータは２つのプッシュプル増巾器を構
成する４個のトランジスタ71〜74を介してバスラインBU
S,▲▼に供給される。
第５図には、Ｘ−プレ選択回路33A、X/Y−プレ選択回
路33B、Ｘ−選択回路37、Ｘ−ポストデコード回路39お
よびＹ−選択回路41の細部が示されている。このＸ−プ
レ選択回路33Aは、８個の２入力NORゲート33ANおよび８
個のインバータ33AIを有している。アドレス信号X2,▲
▼,X3,▲▼の４つの実行可能な組合わせは、４
個のNORゲート33ANに供給される。他の４個のNORゲート
33ANはアドレス信号X4,▲▼,X5,▲▼の４つの
実行可能な組合わせを受け取り、８個のNOR出力信号が
インバータ33AIを介してＸ−選択回路37の２入力NORゲ
ート37Nに供給される。このインバータ33AIの出力は16
個のNORゲート37Nに供給されて、アドレス信号X2,▲
▼,X3,▲▼の各論理の組合わせはアドレス信号X
4,▲▼,X5,▲▼の各論理の組合わせと結合され
る。
路33B、Ｘ−選択回路37、Ｘ−ポストデコード回路39お
よびＹ−選択回路41の細部が示されている。このＸ−プ
レ選択回路33Aは、８個の２入力NORゲート33ANおよび８
個のインバータ33AIを有している。アドレス信号X2,▲
▼,X3,▲▼の４つの実行可能な組合わせは、４
個のNORゲート33ANに供給される。他の４個のNORゲート
33ANはアドレス信号X4,▲▼,X5,▲▼の４つの
実行可能な組合わせを受け取り、８個のNOR出力信号が
インバータ33AIを介してＸ−選択回路37の２入力NORゲ
ート37Nに供給される。このインバータ33AIの出力は16
個のNORゲート37Nに供給されて、アドレス信号X2,▲
▼,X3,▲▼の各論理の組合わせはアドレス信号X
4,▲▼,X5,▲▼の各論理の組合わせと結合され
る。
NORゲート37Nの各出力は（１つだけが示されている）
Ｘ−ポストデコード回路39の３個のNANDゲート39Eの入
力に接続されている。これらNANDゲート39E夫々は、第
２入力において反転信号prechを受け取る。各NANDゲ
ート39Eの出力はワードライン駆動回路43Dの入力に接続
されている。３個のNANDゲート39Eの第３入力はＸ−プ
レ選択信号XP0、Ｘ−プレ選択信号XP1またはＸ−プレ選
択信号XP2のいずれかを受け取る。図面にはＸ−プレ選
択信号XP1を受け取る１個のNANDゲート39Eだけが示され
ている。Ｙ−選択回路41は６個の２入力NANDゲート49E
を有してしる。これら２入力NANDゲート49Eのうちの３
個は、アドレス信号Y0およびＹ−プレ選択信号YP0,YP1,
YP2のうちの１つを受け取る。他の３個のNANDゲート49E
はアドレス信号▲▼およびＹ−プレ選択信号YP0,YP
1,YP2の１つを受け取る。
Ｘ−ポストデコード回路39の３個のNANDゲート39Eの入
力に接続されている。これらNANDゲート39E夫々は、第
２入力において反転信号prechを受け取る。各NANDゲ
ート39Eの出力はワードライン駆動回路43Dの入力に接続
されている。３個のNANDゲート39Eの第３入力はＸ−プ
レ選択信号XP0、Ｘ−プレ選択信号XP1またはＸ−プレ選
択信号XP2のいずれかを受け取る。図面にはＸ−プレ選
択信号XP1を受け取る１個のNANDゲート39Eだけが示され
ている。Ｙ−選択回路41は６個の２入力NANDゲート49E
を有してしる。これら２入力NANDゲート49Eのうちの３
個は、アドレス信号Y0およびＹ−プレ選択信号YP0,YP1,
YP2のうちの１つを受け取る。他の３個のNANDゲート49E
はアドレス信号▲▼およびＹ−プレ選択信号YP0,YP
1,YP2の１つを受け取る。
NANDゲート49Eの出力はインバータ49Iを介してマルチ
プレクス回路45A,45Bのマルチプレクストランジスタ
（第４図参照、トランジスタ68,69）を制御する。
プレクス回路45A,45Bのマルチプレクストランジスタ
（第４図参照、トランジスタ68,69）を制御する。
前述された選択方法は、次のことを達成することを目
的とする。アドレス信号X2〜X5を用いる場合に、８個ま
たは18個のメモリセルのブロックが選択され（第6A図お
よび第6B図参照）、アドレス信号DP,X0,X1,Y0が関連ブ
ロックのいずれのセルがアドレス指定されるかを定め
る。メモリ30（第３図）がCMOSトランジスタメモリセル
を有する場合には、信号X2〜X5によって選択されたブロ
ックは８個のセルを有するとともに、アドレス信号DPは
残るアドレス信号X0,X1,Y0によってブロックからセルを
選択するために常に“零”であるべきである（第6A図参
照）。選択信号XSELによって選択されたブロックにおけ
るセルは０から７まで番号が付される。セル０の選択の
ために、信号XP0,YP0,Y0は“High"であるべきである
（信号▲▼が“High"である場合に、セル１は選択
される。）。セル５の選択のために、信号XP2,YP2,Y0は
“High"であるべきである。この手順は第７図の表によ
って説明する。この表において、アドレス信号DP,X0,X
1,Y0、プレ選択信号XP0,XP1,YP0,YP1,YP2およびそれら
によって選択されるセル間の関係は上部４行に書かれて
いる。信号XP1,YP1にどんな動きもないために、実際に
は２個のワードライン駆動回路43D0,43D2だけが存在す
る必要がある。ワードライン駆動回路43D1は破線で示さ
れている。この理由は、このワードライン駆動回路43D1
が単一配置に集積されているためである。しかしなか
ら、接続されていない。更に、必要とされるマルチプレ
クス回路45は４個の制御信号だけを受け取る（４から１
までのマルチプレクサ）。したがって、組合わせ（YP1,
Y0）および組合わせ（YP1,▲▼）によって制御され
る多くのトランジスタが本実施例において現実には除去
されることができる。
的とする。アドレス信号X2〜X5を用いる場合に、８個ま
たは18個のメモリセルのブロックが選択され（第6A図お
よび第6B図参照）、アドレス信号DP,X0,X1,Y0が関連ブ
ロックのいずれのセルがアドレス指定されるかを定め
る。メモリ30（第３図）がCMOSトランジスタメモリセル
を有する場合には、信号X2〜X5によって選択されたブロ
ックは８個のセルを有するとともに、アドレス信号DPは
残るアドレス信号X0,X1,Y0によってブロックからセルを
選択するために常に“零”であるべきである（第6A図参
照）。選択信号XSELによって選択されたブロックにおけ
るセルは０から７まで番号が付される。セル０の選択の
ために、信号XP0,YP0,Y0は“High"であるべきである
（信号▲▼が“High"である場合に、セル１は選択
される。）。セル５の選択のために、信号XP2,YP2,Y0は
“High"であるべきである。この手順は第７図の表によ
って説明する。この表において、アドレス信号DP,X0,X
1,Y0、プレ選択信号XP0,XP1,YP0,YP1,YP2およびそれら
によって選択されるセル間の関係は上部４行に書かれて
いる。信号XP1,YP1にどんな動きもないために、実際に
は２個のワードライン駆動回路43D0,43D2だけが存在す
る必要がある。ワードライン駆動回路43D1は破線で示さ
れている。この理由は、このワードライン駆動回路43D1
が単一配置に集積されているためである。しかしなか
ら、接続されていない。更に、必要とされるマルチプレ
クス回路45は４個の制御信号だけを受け取る（４から１
までのマルチプレクサ）。したがって、組合わせ（YP1,
Y0）および組合わせ（YP1,▲▼）によって制御され
る多くのトランジスタが本実施例において現実には除去
されることができる。
第6B図には、メモリ30が多結晶シリコン抵抗（R1,R
2、第2B図参照）を有する小さいメモリセルを構成する
マトリックスから構成される場合が示されている。信号
“XSEL"を用いる場合に、18個のメモリセルから成るブ
ロックは選択される。これらのうちの16個のメモリセル
は、ワードライン駆動回路43D0,43D1,43D2を制御する３
個のNANDゲート39Eを介してアドレス信号DP,X0,X1,Y0に
よって選択することができる。プレ選択信号YP0,YP1,YP
2は、アドレス信号Y0に関連して、Ｙ−選択回路41を介
して６から１までのマルチプレクス回路45を制御する。
Ｘによって示されているセルはアドレス指定することが
できないことに注意するべきである。アドレス指定でき
るセルは０から15までの番号が付されている。最後の２
列と、第７図の表におけるアドレス信号DP,X0〜X5およ
びY0の“High（＝１）”および“Low（＝０）”の値と
から、この場合にプレ選択信号XP0〜XP2,YP0〜YP2が所
定セルの選択に対して動き得ることが推定され得る。ま
た、表から、所望のプレ選択信号を形成するために、ど
のようにアドレス信号DP,X0,X1が論理的に組合わされね
ばならないかが推定できる。
2、第2B図参照）を有する小さいメモリセルを構成する
マトリックスから構成される場合が示されている。信号
“XSEL"を用いる場合に、18個のメモリセルから成るブ
ロックは選択される。これらのうちの16個のメモリセル
は、ワードライン駆動回路43D0,43D1,43D2を制御する３
個のNANDゲート39Eを介してアドレス信号DP,X0,X1,Y0に
よって選択することができる。プレ選択信号YP0,YP1,YP
2は、アドレス信号Y0に関連して、Ｙ−選択回路41を介
して６から１までのマルチプレクス回路45を制御する。
Ｘによって示されているセルはアドレス指定することが
できないことに注意するべきである。アドレス指定でき
るセルは０から15までの番号が付されている。最後の２
列と、第７図の表におけるアドレス信号DP,X0〜X5およ
びY0の“High（＝１）”および“Low（＝０）”の値と
から、この場合にプレ選択信号XP0〜XP2,YP0〜YP2が所
定セルの選択に対して動き得ることが推定され得る。ま
た、表から、所望のプレ選択信号を形成するために、ど
のようにアドレス信号DP,X0,X1が論理的に組合わされね
ばならないかが推定できる。
アドレス信号X0,X1、また信号DPはメモリ容量が２倍
になる時、ワードライン選択（行選択）とビットライン
選択（列選択）に用いられることが注意されるべきであ
る。
になる時、ワードライン選択（行選択）とビットライン
選択（列選択）に用いられることが注意されるべきであ
る。
各ブロックにおいてＸで示されているダミーセルは、
当然に他のアドレスビットがアドレス信号DPに加えて用
いられる場合に、アドレス指定することができる。しか
しながら、この場合に、この付加的アドレスビットのア
ドレス指定容量のうちの1/8だけが用いられる。
当然に他のアドレスビットがアドレス信号DPに加えて用
いられる場合に、アドレス指定することができる。しか
しながら、この場合に、この付加的アドレスビットのア
ドレス指定容量のうちの1/8だけが用いられる。
図面の簡単な説明 第１図は信号プロセッサの配置を示し、 第2A図および第2B図は２つの異なるタイプの静的メモリ
セルを示し、 第３図は本発明による（集積半導体）メモリの組立てを
図式的に示し、 第４図はメモリの回路の一部を示し、 第５図は本発明による（集積半導体）メモリに対するア
ドレスデコード回路の一部を示し、 第6A図および第6B図は低セル密度および高セル密度夫々
を有するメモリ部分を示すとともに、 第７図は第6A図および第6B図に示されているメモリ部分
のアドレス指定のための真理値表を示す。
セルを示し、 第３図は本発明による（集積半導体）メモリの組立てを
図式的に示し、 第４図はメモリの回路の一部を示し、 第５図は本発明による（集積半導体）メモリに対するア
ドレスデコード回路の一部を示し、 第6A図および第6B図は低セル密度および高セル密度夫々
を有するメモリ部分を示すとともに、 第７図は第6A図および第6B図に示されているメモリ部分
のアドレス指定のための真理値表を示す。
１……信号プロセッサ 2A……６−トランジスタメモリセル 2B……４−トランジスタメモリセル ３……入力レジスタ３ ５……算術および論理ユニット ７……出力レジスタ７ ９……リードオンリメモリ 11……リード／ライトメモリ 13……タイマユニット 30……メモリ 31A,31B……メモリセルマトリックス 33A……Ｘ−プレ選択回路 33B……X/Y−プレ選択回路 35……８ビット巾を有する連結 37……Ｘ−選択回路 39……Ｘ−ポストデコード回路 41……Ｙ−選択回路 43A,43B……両ワードライン駆動回路 45A,45B……マルチプレクス回路 47A……入力回路47A 47B……出力回路 49A,49B……プレチャージ／ホールド回路
Claims (6)
- 【請求項１】２個以上の集積半導体回路の集合体であっ
て、各集積半導体回路が表面領域と該表面領域上のメモ
リセルのマトリックス及び少なくともアドレスされたメ
モリセルからデータを読み取るためにアドレス信号デコ
ード用の周辺回路を含んでいる、２個以上の集積半導体
回路の集合体において、 前記集合体のうちの少なくとも２個の集積半導体回路の
マトリックスのそれぞれの記憶容量が相互に異なってお
り、前記表面領域と周辺回路とが前記集合体の全部の集
積半導体回路に対して実質的に同じであり、そこで前記
集合体の全部の集積半導体回路内の周辺回路が前記表面
領域上で前記集合体内に生じる最高記憶容量を有するマ
トリックスの全部のメモリセルに対応するアドレス信号
をデコードするのに適しており、前記集合体のうちの少
なくとも２個の集積半導体回路において前記メモリセル
がそれぞれ相互に異なる大きさであることを特徴とす
る、２個以上の集積半導体回路の集合体。 - 【請求項２】前記集合体のうちの少なくとも１個の集積
半導体回路において前記マトリックス内の個別にアドレ
スできるメモリセルの数が前記周辺回路によりデコード
され得る異なるアドレスの数よりも大幅に少ないことを
特徴とする特許請求の範囲第１項記載の２個以上の集積
半導体回路の集合体。 - 【請求項３】メモリセルが行と列とに配設され、周辺回
路がそれぞれのデコードされた行アドレス信号に対して
各々行デコード出力の組を有する行アドレスデコード手
段を含み、デコードされた行アドレス信号は互いに相互
に排他的に活性であり、且つ周辺回路がそれぞれのデコ
ードされた列アドレス信号に対して各々列デコード出力
の組を有する列アドレスデコード手段を含み、デコード
された列アドレス信号は互いに相互に排他的に活性であ
る特許請求の範囲第２項記載の２個以上の集積半導体回
路の集合体において、 前記集合体のうちの最小の１個の集積半導体回路に対し
て独立してアドレスできるメモリセルの数が行デコード
出力の組内の出力の数と列デコード出力の組内の出力の
数との積よりも小さいことを特徴とする２個以上の集積
半導体回路の集合体。 - 【請求項４】各行デコード出力が少なくとも１個のそれ
ぞれの独立してアドレスできるメモリセルへ接続された
それぞれのワードラインへ結合され、各列デコード出力
は少なくとも１個のそれぞれの独立してアドレスできる
メモリセルへ接続されたそれぞれのビットラインへ結合
されており、それにより独立してアドレスできるメモリ
セルの数が行ラインとビットラインとの間の交点の数よ
り少ないことを特徴とする特許請求の範囲第３項記載の
２個以上の集積半導体回路の集合体。 - 【請求項５】集合体の別の集積半導体回路においてメモ
リセルが18セルの群に細分され、それらのセルは行内の
アドレスできるセルが接続されるそれぞれの行ラインに
各々対応する３個の隣接する行と、列内のアドレスでき
るセルが接続されるそれぞれのビットラインに各々対応
する６個の隣接する列とに配設され、それらのうちの16
個のセルのみがアドレスできることを特徴とする特許請
求の範囲第４項記載の２個以上の集積半導体回路の集合
体。 - 【請求項６】メモリセルをアドレスするためにマルチビ
ットアドレスの第１部分が列デコード手段に適用され一
方第２部分が行デコード手段に適用される特許請求の範
囲第１項記載の２個以上の集積半導体回路の集合体にお
いて、 前記アドレスのビットが列デコード手段と行デコード手
段との双方に適用されることを特徴とする２個以上の集
積半導体回路の集合体。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/NL1986/000024 WO1988001426A1 (en) | 1986-08-11 | 1986-08-11 | Integrated semiconductor memory and integrated signal processor having such a memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01500468A JPH01500468A (ja) | 1989-02-16 |
| JPH0823996B2 true JPH0823996B2 (ja) | 1996-03-06 |
Family
ID=19847389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61504251A Expired - Lifetime JPH0823996B2 (ja) | 1986-08-11 | 1986-08-11 | ２個以上の集積半導体回路の集合体 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5121355A (ja) |
| EP (1) | EP0282475B1 (ja) |
| JP (1) | JPH0823996B2 (ja) |
| DE (1) | DE3683056D1 (ja) |
| WO (1) | WO1988001426A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349552A (en) * | 1991-12-20 | 1994-09-20 | Vlsi Technology, Inc. | Memory compiler with multiple selectable core elements |
| US5914906A (en) | 1995-12-20 | 1999-06-22 | International Business Machines Corporation | Field programmable memory array |
| US5802003A (en) * | 1995-12-20 | 1998-09-01 | International Business Machines Corporation | System for implementing write, initialization, and reset in a memory array using a single cell write port |
| US5826006A (en) * | 1996-09-30 | 1998-10-20 | International Business Machines Corporation | Method and apparatus for testing the data output system of a memory system |
| US5689514A (en) * | 1996-09-30 | 1997-11-18 | International Business Machines Corporation | Method and apparatus for testing the address system of a memory system |
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| JPS60246088A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (11)
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|---|---|---|---|---|
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| US4047163A (en) * | 1975-07-03 | 1977-09-06 | Texas Instruments Incorporated | Fault-tolerant cell addressable array |
| US4408305A (en) * | 1981-09-28 | 1983-10-04 | Motorola, Inc. | Memory with permanent array division capability |
| FR2540277A1 (fr) * | 1983-02-01 | 1984-08-03 | Brion Alain | Memoire de mots munie d'un circuit de transcodage d'adresses |
| US4737933A (en) * | 1983-02-22 | 1988-04-12 | Storage Technology Partners | CMOS multiport general purpose register |
| US4675808A (en) * | 1983-08-08 | 1987-06-23 | American Telephone And Telegraph Company At&T Bell Laboratories | Multiplexed-address interface for addressing memories of various sizes |
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| US4598388A (en) * | 1985-01-22 | 1986-07-01 | Texas Instruments Incorporated | Semiconductor memory with redundant column circuitry |
| US4775942A (en) * | 1985-12-09 | 1988-10-04 | International Business Machines Corporation | Seed and stitch approach to embedded arrays |
| JP2577724B2 (ja) * | 1986-07-31 | 1997-02-05 | 三菱電機株式会社 | 半導体記憶装置 |
-
1986
- 1986-08-11 JP JP61504251A patent/JPH0823996B2/ja not_active Expired - Lifetime
- 1986-08-11 DE DE8686904954T patent/DE3683056D1/de not_active Expired - Lifetime
- 1986-08-11 EP EP86904954A patent/EP0282475B1/en not_active Expired - Lifetime
- 1986-08-11 WO PCT/NL1986/000024 patent/WO1988001426A1/en active IP Right Grant
-
1990
- 1990-08-03 US US07/563,737 patent/US5121355A/en not_active Expired - Fee Related
Patent Citations (3)
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| JPS60246088A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0282475B1 (en) | 1991-12-18 |
| WO1988001426A1 (en) | 1988-02-25 |
| EP0282475A1 (en) | 1988-09-21 |
| US5121355A (en) | 1992-06-09 |
| DE3683056D1 (de) | 1992-01-30 |
| JPH01500468A (ja) | 1989-02-16 |
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