JPS5924492A - 半導体記憶装置の構成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体集積回路にｉａける記憶装置の構成
方法に関し、特に論理■１−８Ｉ（超大規模集積回路）
のチップ内に形成されるの忙適した半導体記憶装置の構
成方法に関する。

ゲート数が１万個を超えるような論理ＶＬＳＩにおいて
は、第１図に示すように、１′導体チッグｌ上の一部に
、１個あるいは複数個のＩｔ、　Ａ　Ｍ　（ランダム・
アクセス・メモリ）２ａ　、２ｂやＩｔＯＭ（リード・
オンリ・メモリ）のよ５なＦｌｉ’：　ｌｔＺ　装ｆｉ
ｌ。

（以下オンチップＲＡＭあるいはメン゛トツ７′メモリ
と称する）を設ける場合がある。この」、５な記憶装置
及び処理回路３などは、周知の半導付集積回路技術によ
り、１つの半導体チップ上１＝（、形成される。処理回
路３は、このオンチップＩｔ　Ａ　Ｍを、例えばレジス
タとして使う。また、処理回路３は、その構成によって
、同一チップ上に色りの種類のレジスタを必要とする場
合がある。このため、オンチップＲＡＭとしＣは、ビッ
ト数が同一であってもワード数の異なるＩｔ　Ａ　Ｍが
同一チップ上に要求されることがある。すなわち、ｌワ
ードなｆｌり成するビット数が同じで、ワード数が異な
るＲＡＭが同一チップ上に要求されることがある。

また、新たに論理Ｌ　Ｓ　Ｉ　（いわゆるカスタムＬＳ
Ｉ）を開発する場合にも、以前に股引したＬＳＩに使用
され【いるＩｔＡＭと、ピット数やワード数が異なるも
のが必要とされることがある。

このように、ピット数数やワード数の異なるメモリを設
計する場合、従来のメモリ構成方法では、メモリごとに
それぞれ別個に設計しなければならないため、多くの人
手と時間を要していた。

この際、ワード数が同一でピット数が異なるメモリ同士
では、メモリヒルアレイを構成するメモリセルの数は異
なっても、メモリセルアレイの周辺のデコーダ。

アドレスバッファ、入出力回路等は全く同じ構成のもの
を使用して回路を構成することができる。そのため、ビ
ット数の異なるメモリの設＠ｌは、比較的容易に行なえ
る。

ところが、メモリのワード数を変えるには、デコーダや
アドレスバッファの構成を変える必要があるため、股Ｈ
１が面倒となっていた。しかも、論理ＬＳＩのオンチッ
プメモリは、ワンチップのＩＬＡ八４へＩｔ　□　Ｍの
ような汎用性がないので、経費や開発期間等の面から多
くの人手や時間をかけて設計−ノること７Ｉｔできない
。

この発明はこのような背景の下に７４されたもので、そ
の目的は、デコーダやアドレスバッファの基本的構成を
全く変えることなく、ワード数の異なるオンチップメモ
リなイ１Ｎ成することができる干導体記憶装置の＋ｒｒ
ｔ成方法を提供するごとにある。

この発明の他の目的は、以下に述ベイ）説明及び図面か
ら明確になるであろう。

以下図面を利用して本発明を説明゛Ｊる。

先ず内容を分かり易くするために、８ワード構成のＩｔ
　Ａ　Ｍに基づい−Ｃワード数がその半分である４ワー
ドのｉｔ　Ａ　Ｍを設計する場合を示１２“ｔ、本発明
の基本的な考え方を説明する。

第２図は８ワー）°構成のＲＡＭθ）ワード°線駆ＩＩ
ｂ部の回路を示す。図において、Ａ　Ｉ）　Ｉｔ　、〜
Ａ　Ｉ）　Ｉ）、は、それぞれワード線選択用の゛アド
レスバ・ノファヲ構成する単位アドレスバッファ、ｌ）
　ト；　（Ｔｏ−Ｄ　ＥＣ。

はそれぞれデコーダを構成する単位デニトーダ、Ｗ。

〜Ｗ、はワード線である。

７）’Ｌ／スパッファを構成する上記単位アドレスバッ
ファＡＤＨ，−ＡＤＢ、は、特に制限されないが、それ
ぞれ２段のインバータｌａ　、ｌｂかうなり、前段およ
び後段のインバータｌａ、ｌｂの出力端子からそれぞれ
出力信号が取り出されている。これによって、入力アド
レス信号Ａ。−Ａ。

と同相の出力信号ａ。−ａ２およびアドレス信号Ａｏ、
＝Ａ、と逆相の出力信号ａ０〜ａ！が、アドレスバッフ
ァ（単位アドレスバッファＡＤＢ、〜ＡＤＢＪ）から出
力されるようにされている。

上記アドレスバッファ（単位アドレスバッファＡＤＨ，
〜ＡＤＢ、）の出力信号ａ。−ａ、およびａ。−ａ、は
、３ビツトのアドレス信号Ａ。〜Ａ！の組合せ数″８″
に対応して設けられた８個の３人力ＡＮＤ７（ガ回路か
らなる単位デコーダＤＥＣｏ−ＤＥｃ、に入力されてい
る。そして、第２図の各ワード線Ｗ。−Ｗ、にそれぞれ
付記されたアドレス信号の各組合せ（ただし、Ａｏ側を
下位ビットとする）のときにのみそのＡＮＤ回路（単位
デコーダ）の出力がハイレベルにされることによって、
アドレス信号Ａ。〜・Ａ、に対応する一つのワード線が
選択されるようにされている。

第２図には示されていないが、各ワード線Ｗ。

〜Ｗフには、それぞれ例えば３２個のメモリセルが接続
されており、デコーダ（単位デコーダＤＥＣ８〜Ｄ　Ｅ
Ｃ、）　Ｋ　ヨッ”ｃ、’７　　）”＃’Ｎ’Ｖｏ　〜
Ｗｖ　ノ５ち一本が選択レベルにされると、そのワー　
ド線に接続されている３２個のメモリセルから、同時に
３２ビツトのデータが１ワー　ドとして前、ノブ、出さ
れるようにされている。すなわち、このシイ雄側では、
１ワードが３２ビツトで構成されＣいる。

次に、このように構成された８ワー　ｌ’１％Ｙ成のＲ
ＡＭを基本にして４ワード構成（ただしピッ）・数は同
じ）のＲＡＭを構成する方法を説明する。この場合、例
えばアドレスバッファ（１１１位−１゛ドレスバツフア
Ａｌ）Ｂ、〜Ａｌ）Ｂ、）の近傍の半導体チ己ｔ タブ上に形成されている電極ラインｔ、、（ｖ、３．　
　Ｌ／ベベルとＬ２　　（”ＤＤレベル）の５ら、一方
の電源ラインＬ、に対して単位アドレスバッファＡＩ月
３゜の入力ライン４３を接続させる。つまり、第２図中
破線イで示されるラインＩ４．と、ｅｓの交点にて、両
者を電気的に接続させる。

すると、単位アドレスバッファＡＤＨ，の入力は常にロ
ウレベル（Ｖ８８）に固定される。これによって、単位
アドレスバッファＡ　Ｄ　Ｂ　、の出力信号ａ！とａ！
は、それぞれノ１イレベル（ｖＤＤ）とロウレベル（ｖ
ｏ）に固定される。

その結果、単位アドレスバッファＡＤＢ８の出力信号ａ
１が供給されている単位デコーダ（ＤＥＣ４〜ＤＥＣ７
）の入力・信号は、そのうち一つが常にロウレベルにさ
れる。そのため、アドレス信号へ〇とＡ、に対応する他
のバッファ出力ａ。、ａＩ（ａ（１＋”ｌ）のいかんに
かかわらずＡＮＤ回路すなわち単位、デコーダＩ）ＥＣ
，〜ＤＥＣ，の出力はロウレベルにされて、鎖線Ｃ−Ｃ
より下方のワード線Ｗ４〜Ｗ、は選択されないようにな
−る。

一方、単位アドレスバッファＡＤＢｓの出力信号ａ！が
供給されているＡ　Ｎ　Ｉ）回路（単位デコーダＤＥＣ
ｏ　−ＤＥＣｓ　　）は、信号ａ！が常にノ・イレベル
にされているため、他のΦ位アｌ°レスバッフ７１ｒ）
Ｂ、　　とＡＩ）Ｂ、の出カイｎ゛号Ｒ６ｒ”ｏｒ８、
、ａ、に応じて、いずれか一つの出力がハイレベルにさ
れて、ワード線Ｗ。−Ｗ、の５ち一本が選択レベルにさ
れる。

コノヨうＶＣ，、単位アドレスバッファＡＩ）Ｂ、の入
力をロウレベルにすることによって、ワード線（ Ｗ、−Ｗ、の５ち半分すなわち鎖線（ニーＣＪ、り下側
のメモリセルが選択されないよう圧することができる。

従りて、４ワードｆ１り成のＲＡＭを股１１１する場合
に、８ワード構成のＩｔ、　Ａ　Ｍをそのまま使うこと
ができ、このような構成方法をとることにより、股ｎ１
に伴なう人手と時間を減少させることができる。

しかも、単位アドレスバッファＡ　Ｄ　１１．の入力を
固定することにより選択されなくな−）たワード線Ｗ４
〜Ｗ丁およびそのメモリセル１１／イと、そのワード線
駆動用の単位デコーダ１月シＣ４〜ＤＥＣ１を回路から
削ってしまい、その窒隙に他の周辺回路を詰めてやれば
、オンデツプメモリの実装面積を減少させることができ
る。このようなレイアウトの変更は極めて容易に行なう
ことができる。

なお、選択されなり１．【つて不用となったメモリセル
アレイは、これをそのままチップ上に形成しＣ使わずに
残しておくようにしてもよい。

また、上記実施例では、単位アドレスノくツファＡＤＢ
、の入力をロウレベルに固定したものについて説明した
が、単位アドレスノくツファＡＤＢ。

の入力ラインｐ、を電源ラインＬｌ　（ＶＤＤ）に接続
して、入力をノ＼イレベルに固定するようにしてもよい
。この場合には、第２図の鎖線Ｃ−Ｃ線よりモ上ｆｌｔ
ｌのワード線Ｗ。−Ｗ３およびこれに接続されているメ
モリセルがこれによって選択されなくなる。従って、下
側半分のメモリセル７レイのみを使ってデータの入出力
を行ない、上側半分のメモリセルアレイとその単位デコ
ーダＤＥＣ０〜■）ＥＣ，を削って、回路全体の面積を
縮小−させることができる。半導体メモリにおいては、
デコーダとメモリセルの占有面積が比較的大きいので、
多少不要な単位アドレスバッファが残っても記憶装置全
体の面積として゛は、個別設則したものとあまり変わら
ない大きさにすることができる。

さらに、学位アドレスバッファＡ　Ｉ）　ｌＳｓの入力
レベルを固定するのではなく、他の部位例えば単位アド
レスバッファＡ　Ｉ）　Ｂ、のインバータ１ａとｉｂと
の接続ノードＩＩ　、のレベル１％／　／％　４１／ベ
ルに固定するようにし′Ｃもよい。この場合１こは、ア
ドレスバッファＡＤＤｓの出力（１ａ？〆ｌζハイレヘ
ルに、またａ、がロウレベルに固定されるため、第２図
の下側半分のワード線Ｗ４〜Ｗ丁が選択されなくなる。

また、アドレスバッファＡＤＩ３．では！Ｊ゛り、他の
アドレスバッファＡＤＢ、　　またはＡ　Ｉ）口、にお
いて、入力やノード”ｌ＋”！のレベル４ｊ固定スるこ
とによって、ワード線のうち半分が選ｒ；されなくなる
ようにすることも司能である。

ただし、この場合には固定したピットよりも上位のアド
レスビット名を変更する必要がある。例エバアドレスバ
ッファＡＤＢ、に“〔アドレスＡ。

を固定した場合には、Ａ、をＡｏＫ、１゛たＡ！をＡ、
に変更する・ 上記実施例では、比較的回路構成の簡単な８ワードのＲ
Ａ　Ｍに基づい″Ｃ４ワードのＲＡＭを構成する方法を
説明したが、この発明は回路構成が更に複雑になるもつ
とワード数の太き！、ＣＲＡ　Ｍを構成する場合に適用
されるとその効果が太きい。

そこで、次に例えば６４ワードＸ３６ピツト構成のＲＡ
Ｍを基本にして、ワード数がその半分でアル３２　’７
−ドＸ３６ビツトのＩｔ　Ａ　Ｍを構成する方法を、第
３図および第４図を用いて説明する。

第３図は本発明を適用する場合において最も適当である
と考えられるパターンに構成された６４ワード×３６ビ
ツトのオンチップＲＡＭ全体のブロック図を示す。

図において、ＭＡＩＬはメモリセルアレイで、各メモリ
セルアレイＭＡＩＬは６４個のメモリセルが横一列に配
設されＣなり、各行のメモリセル警↓一つのビット線に
共通に接続されている。また、各ビット線には、センス
アンプや出カッくツファ等を含む入出力回路Ｉ１０が接
続されている。各入出力回路Ｉ／Ｑは、特に制限され／
、Ｃ（・が・行６きにメモリセルアレイＭＡＲの左まブ
（−１ｒ）でｉ　ｋ’、’配［ｉＮされている。

ぞして、この実施例では、上記メー１’＝　ＩＩ　）’
　Ｌ−′−ｆ　ＭＡｌＮが、デコーダ１９１路Ｄ　Ｅ　
Ｃの上下に、ｆトぞれ１８個づつ計３６個並べ゛Ｃ配設
されており、名メモリセル゛アレイＭＡＩＬのメモリセ
ルは、それ、Ｃれ６４本のソード線を介し゛Ｃデコーダ
回路１月包：内σ）各単位デコーダに接続され、６４ワ
ード×３６ピントのＩＯＡＭが構成されている。

６４本のソード線から一木々選択し〔駆動するデコーダ
回路旧ル（：は、背に制限され／ｊいが、第２図の回路
と同一般８１思想により、ｆ１１λげ６人力Ａ　Ｎ　Ｄ
回路かｌうなるｊ１１ｉ′Ｌグコ−ダな６４個を並べる
ことによって構成することができイ）。

上記デコーダ回路１）　ｌ！：　Ｃの画側（／、′、（
ｉ）には、アドレスバッファ回路４３　、４１３が配（
庫され、このアドレスバッファ回路４　ａ、　４１）に
（ｊ、自わせて６ビツトのアドレス信号Ａ。−Ａ、が入
力されている。

更に、１片に制限されないが、上記入出力回路Ｉ１０の
」ユニにはそ］１ぞれリード／ライトコントロール回路
５８〜５ｄが設けられており、このライトコントロール
回路５ａ〜５ｄによって、バ・イト単位でメモリセルア
レイＭＡＲへのデータの宵込みが行なえるようにされて
いる。

上記６４ワード構成のＩｔＡＭに基づいて、ビット数が
同一（３６ビツト）でワード数が半分の３２ワードのＩ
ｔ　Ａ　Ｍを構成するには、次のようにして実行する。

先ス、各メモ、リセルアレイＭ　Ａ　ＩＬ　（−行）を
構成するメモリセルの数を第３図の回路の半分（３２個
）に減らし、かつデコーダ回路Ｄ　Ｅ　Ｃ内のｊＩｔ　
位デコーダ（実施例では６人力ＡＮＤ回路）の数も半分
にして、回路全体を第４図のように左右方向から中央に
向かって詰めるようにする。この場合、他の入出力回路
１／（Ｊ、アドレスバッファ４ａ、４ｂおよびリード／
ライトコントロール回路５３〜５ｄは、第３図のものと
全く同一構成にすることができる。

次に、上記アドレスバッファ回路４ｑ、４ｂ　　内の単
位アドレスバッファの入力あるいは内部の適当なノード
を、第２図の実施例と同様の方法により、ハイレベルま
たはロウレベルに固定し゛Ｃ１削除されたワード線が選
択され７．Ｃい、ｈ　５　Ｉｔτ、ザーる。

なお、６４ワードＲＡへ４から３２ソー　ト’　１１．
　Ａ　Ｍを構成するもっと簡単な方法と＋、、　′ｃ　
＆、ｔ、上記第３図の回路をそのまま用いて、アドレ′
；（バッファ回路４　ａ　、　４　ｂ内のいずれか一つ
のバソノアの人力をハイレベルまたはロウレベルレＣ０
固５ｉ；＋　１．−（、メモリセルアレイＭＡＩＬ内の
半分のメー什すヒル（ワード線）が選択されないように
−（る方〆寿もある。

第３図および第４図の実施例ｃ＋）回ｈ’４ｓ−Ｃ’：
ＩｔＪ’、、メモリセルアレイＭＡＲとその入出力回路
１１０かｂなる機能ブロックを、図において十Ｆ”Ｊ向
に適当な数だけ積み重ねてワード線をｆｊＥ長さ１℃や
ることにより、容易にそのビット数を増加さ耽ることが
できる。また、メモリセルアレイ〜ＩＡ）（を削ること
によりビット数を減らすことも容易に行なえる。

この場合、葦にワード線の駆動能力を充分なものにする
ためには、必要とされる最も構成の大きなメモリを想定
して、デコーダＤＥＣの駆動能力を設削しておくのが良
い。このようにすることにより、常に動作速度を低下さ
せることなく、ビット数の増減が図れる。

更に、上記６４ワードのＩＩＡ　Ｍに基づいて４分のｌ
の１６ワードのＩｔ　Ａ　Ｍ　ｆｆ、構成する場合には
、各メモリセルアレイＭ　Ａ　ＩＬのワード数およびデ
コーダＤｌｌ’の数を４分の１に減らして回路を詰めて
やるとともＫ、ごのよ５にして削除されたワード線が選
択されないように、アドレスバッファ回路４　ａ　、　
４　ｂ内の２つの単４ｓ’ｔアドレスバッファの入力レ
ベル等を固定（７℃やればよい。

同様にして２１１　　ワード（１？　ＩＬ　Ａ　Ｍに基
づいて２１ｎ分の１　（ｎ　）ｍ　）のワード数のＩｔ
ＡＭを構成することができる。

前記実Ｋａ例では、各メモリセルアレイＭＡＲが一行に
構成されたものを説明したが、各メモリセルアレイＭＡ
ＩＬをＸ行（６４ｘｘのマトリックメンとなるように構
成し、かつ各メモリセルアレイごとに、つまり各ビット
中１位で行゛アト１／スデコータを設け、前記（列）デ
コーダＤ　１：：　Ｃ）・狛たプｊ行アドレスデコーダ
によって選択されイ）贋メ壬すヒルアレイ当り一つのビ
ットのデータが並列にｈＷ１ツノ出されるようにされた
メモリ装置、にも、適当できるものである。

この発明は前記実施例に限定さＪｔＪｊい１、例えヲ１
：、単位デコーダ回路は、Ｎ　Ａ　Ｎ　１，１回路によ
−）″ｆＸ構成してもよい。

更に、この発明はＲＡＭ（ランダムパアクセス・メモリ
）のみで７；ｃ（ＲＯＭ（リード・メン・メモリ）にも
容易に適用できるものである。

以上説明したよ５に、この発明によれば、基本となる大
きさくワード数Ｘピット数）のメモリ装置を一つ股引し
てやれば、基本メモリ装置に基づいてそのワード数が２
の＋１乗分のｌσ）大きさを口するメモリ装置を、基本
メモリ４４　ＩＮの＋’ｔｔ能を落とすことなく、容易
に構成することができる。そのため、特にワード数の異
なるオンブノブメモリが必要とされる論３１１　Ｌ　Ｓ
　Ｉを開発する場合に、開発に要する人手と期間が大幅
に縮減されるという効果がある。

【図面の簡単な説明】

第１図は本発明方法が適用される論理ＬＳＩの概略構成
図、第２図は本発明方法が適用されたＲＡＭのワード線
駆動部の構成の一例を示す回路図、第３図および第４図
は本発明方法の一実施例を説明するだめの半導体記憶装
置の概略構成図である。 ■・・・半導体チップ、２ａ、２ｂ・・・オンチップメ
モｌＪ、ＡＤＢ・・・アドレスバッファ、ＤＥＣ，’・
・・デコーダ、Ｗ・・・ワード線、ＭＡｌし・・メモリ
セルアレイ。 代理人　弁理士　　薄　１）利　幸 第　　１　　図 ｃＬ 第　　２　　図 第　　３　　図

Claims (2)

【特許請求の範囲】
1. （１）論理Ｌ　Ｓ　Ｉが形成される半導体チップ上の一
   部に半導体記憶装置を構成する方法において、入出力可
   能なデータのワード数を所望の数にするために、予めワ
   ード数の大きな記憶装置を設計してお診、不要なワード
   線、メモリセルアレイおよびアドレスデコーダを取り除
   （とともに、取り除かれたワード線が選択されないよう
   に、ワード線を選択、駆動するための回路の適当な部位
   のレベルを固定するようにしたことを特徴とする半導体
   記憶装置の構成方法。
2. （２）前記アドレスデコーダに供給されるワード線選択
   用の信号を形成するためのアドレスノ（ソファのいずれ
   か−ちまたは複数の入力を・・イレペ、・またはロウレ
   ベルに固定して、不要になったワード線が選択されＩＬ
   いようにさせることを特徴とする特許請求の範囲Ｋｃ１
   項記載の半導体記憶装置の構成方法。