JP2001195877A - 半導体集積装置 - Google Patents
半導体集積装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 メタル配線層のマスクのみを変更することに
より、メモリ構成が異なる他の製品にも対応できるエン
ベデッドメモリを内蔵した半導体集積装置を提供する。 【解決手段】 Ｎ個の行とＭ個の列を有するメモリセル
アレイ１０と、アドレス信号を出力する第１群及び第２
群のアドレスバッファ回路と、アドレス信号に従ってメ
モリセルアレイの行指定する行デコーダ３０と、アドレ
ス信号に従って２K個の列を同時に指定する列デコーダ
４０と第１群のアドレスバッファ回路の出力を行デコー
ダに接続する第１群の配線と、第２群のアドレスバッフ
ァ回路の入力を基準電位に接続するか、あるいは第２群
のアドレスバッファ回路の出力を列デコーダに接続する
第２群の配線と、メモリセルアレイの２K個の列を列ア
ドレスデコーダを介して２K個のデータバッファ回路に
それぞれ接続する第３群の配線とを具備する。
より、メモリ構成が異なる他の製品にも対応できるエン
ベデッドメモリを内蔵した半導体集積装置を提供する。 【解決手段】 Ｎ個の行とＭ個の列を有するメモリセル
アレイ１０と、アドレス信号を出力する第１群及び第２
群のアドレスバッファ回路と、アドレス信号に従ってメ
モリセルアレイの行指定する行デコーダ３０と、アドレ
ス信号に従って２K個の列を同時に指定する列デコーダ
４０と第１群のアドレスバッファ回路の出力を行デコー
ダに接続する第１群の配線と、第２群のアドレスバッフ
ァ回路の入力を基準電位に接続するか、あるいは第２群
のアドレスバッファ回路の出力を列デコーダに接続する
第２群の配線と、メモリセルアレイの２K個の列を列ア
ドレスデコーダを介して２K個のデータバッファ回路に
それぞれ接続する第３群の配線とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積装置に
関し、特に、ＣＰＵと同一のチップ内に収めてシステム
ＬＳＩとして使用されるエンベデッドメモリを内蔵した
半導体集積装置に関する。
関し、特に、ＣＰＵと同一のチップ内に収めてシステム
ＬＳＩとして使用されるエンベデッドメモリを内蔵した
半導体集積装置に関する。
【０００２】
【従来の技術】従来、エンベデッドメモリを内蔵した半
導体集積装置においては、ワード数とビット幅で定まる
メモリ構成が全体として固定化されていた。そのため、
半導体集積装置の製作に用いるバルク半導体層のマスク
は特定のメモリ構成に合わせて作成されており、メタル
配線層のマスクにおいてこのメモリ構成を変更すること
は不可能であった。
導体集積装置においては、ワード数とビット幅で定まる
メモリ構成が全体として固定化されていた。そのため、
半導体集積装置の製作に用いるバルク半導体層のマスク
は特定のメモリ構成に合わせて作成されており、メタル
配線層のマスクにおいてこのメモリ構成を変更すること
は不可能であった。
【０００３】図６に、従来の半導体集積装置の構成例を
示す。図６の（ａ）は、８ワード×２ビットのメモリ構
成を示している。アドレスバッファ６１から出力される
アドレス信号を、アドレスデコーダ６２がデコードす
る。デコードされたアドレス信号に従って、メモリセル
アレイ６３の１つの行が選択される。選択された行の２
ビットのデータは、データバッファ６４を介して外部に
出力される。メモリセルアレイ６３にデータを記憶する
場合には、やはりアドレス信号によってメモリセルアレ
イ６３の１つの行を選択する。外部からデータバッファ
６４を介して入力された２ビットのデータが、メモリセ
ルアレイ６３の選択された行に記憶される。
示す。図６の（ａ）は、８ワード×２ビットのメモリ構
成を示している。アドレスバッファ６１から出力される
アドレス信号を、アドレスデコーダ６２がデコードす
る。デコードされたアドレス信号に従って、メモリセル
アレイ６３の１つの行が選択される。選択された行の２
ビットのデータは、データバッファ６４を介して外部に
出力される。メモリセルアレイ６３にデータを記憶する
場合には、やはりアドレス信号によってメモリセルアレ
イ６３の１つの行を選択する。外部からデータバッファ
６４を介して入力された２ビットのデータが、メモリセ
ルアレイ６３の選択された行に記憶される。
【０００４】ここで、図６の（ａ）に示すメモリセルア
レイ６３は、８×２＝１６個のメモリセルを有してい
る。しかしながら、これを、図６の（ｂ）に示すような
４ワード×４ビットのメモリ構成に変更して使用するこ
とはできないし、また、図６の（ｃ）に示すような２ワ
ード×８ビットのメモリ構成に変更して使用することも
できなかった。
レイ６３は、８×２＝１６個のメモリセルを有してい
る。しかしながら、これを、図６の（ｂ）に示すような
４ワード×４ビットのメモリ構成に変更して使用するこ
とはできないし、また、図６の（ｃ）に示すような２ワ
ード×８ビットのメモリ構成に変更して使用することも
できなかった。
【０００５】
【発明が解決しようとする課題】上記のようにメモリ構
成が固定化されていたのでは、半導体集積装置のエンベ
デッドメモリ部分を他の製品にも転用しようとした場合
に、メモリ構成が適合しなければ使用できなかった。従
って、このような半導体集積装置は、他の製品への転用
が困難であり、特に受注生産品には向いていないという
問題があった。
成が固定化されていたのでは、半導体集積装置のエンベ
デッドメモリ部分を他の製品にも転用しようとした場合
に、メモリ構成が適合しなければ使用できなかった。従
って、このような半導体集積装置は、他の製品への転用
が困難であり、特に受注生産品には向いていないという
問題があった。
【０００６】そこで、上記の点に鑑み、本発明の目的
は、メタル配線層のマスクのみを変更することにより、
メモリ構成が異なる他の製品にも対応できるエンベデッ
ドメモリを内蔵した半導体集積装置を提供することであ
る。
は、メタル配線層のマスクのみを変更することにより、
メモリ構成が異なる他の製品にも対応できるエンベデッ
ドメモリを内蔵した半導体集積装置を提供することであ
る。
【０００７】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体集積装置は、Ｎ個の行とＭ個の
列を有するメモリセルアレイと（Ｎ、Ｍは自然数）、外
部から入力されるアドレス信号をバッファ及び反転して
アドレス信号及び反転アドレス信号を出力するための第
１群及び第２群のアドレスバッファ回路と、アドレス信
号及び反転アドレス信号に従ってメモリセルアレイの１
つの行を指定するための行アドレスデコーダと、アドレ
ス信号及び反転アドレス信号に従ってメモリセルアレイ
の２K個の列を同時に指定するための列アドレスデコー
ダと（Ｋは自然数で、２K≦Ｍ）、外部との間でデータ
の入出力を行うためのＭ個のデータバッファ回路と、第
１群のアドレスバッファ回路の出力を行アドレスデコー
ダに接続する第１群の配線と、第２群のアドレスバッフ
ァ回路の入力を基準電位に接続するか、あるいは、第２
群のアドレスバッファ回路の出力を列アドレスデコーダ
に接続する第２群の配線と、メモリセルアレイの２K個
の列を列アドレスデコーダを介して２K個のデータバッ
ファ回路にそれぞれ接続する第３群の配線とを具備す
る。
め、本発明に係る半導体集積装置は、Ｎ個の行とＭ個の
列を有するメモリセルアレイと（Ｎ、Ｍは自然数）、外
部から入力されるアドレス信号をバッファ及び反転して
アドレス信号及び反転アドレス信号を出力するための第
１群及び第２群のアドレスバッファ回路と、アドレス信
号及び反転アドレス信号に従ってメモリセルアレイの１
つの行を指定するための行アドレスデコーダと、アドレ
ス信号及び反転アドレス信号に従ってメモリセルアレイ
の２K個の列を同時に指定するための列アドレスデコー
ダと（Ｋは自然数で、２K≦Ｍ）、外部との間でデータ
の入出力を行うためのＭ個のデータバッファ回路と、第
１群のアドレスバッファ回路の出力を行アドレスデコー
ダに接続する第１群の配線と、第２群のアドレスバッフ
ァ回路の入力を基準電位に接続するか、あるいは、第２
群のアドレスバッファ回路の出力を列アドレスデコーダ
に接続する第２群の配線と、メモリセルアレイの２K個
の列を列アドレスデコーダを介して２K個のデータバッ
ファ回路にそれぞれ接続する第３群の配線とを具備す
る。
【０００８】ここで、行アドレスデコーダが、Ｎ個のＡ
ＮＤ回路を含んでも良い。また、列アドレスデコーダ
が、Ｍ個のＭＯＳトランジスタと、該トランジスタのゲ
ートにそれぞれ制御信号を供給するＭ個のＡＮＤ回路と
を含んでも良い。さらに、第１群又は第２群のアドレス
バッファ回路の各々が、２個のインバータを含んでも良
い。
ＮＤ回路を含んでも良い。また、列アドレスデコーダ
が、Ｍ個のＭＯＳトランジスタと、該トランジスタのゲ
ートにそれぞれ制御信号を供給するＭ個のＡＮＤ回路と
を含んでも良い。さらに、第１群又は第２群のアドレス
バッファ回路の各々が、２個のインバータを含んでも良
い。
【０００９】以上の様に構成した本発明に係る半導体集
積装置によれば、メタル配線層のマスクのみを変更する
ことにより、メモリにおけるワード数とビット幅を実質
的に変更できるので、メモリ構成が異なる他の製品にも
簡単なマスクの修正で対応することができる。
積装置によれば、メタル配線層のマスクのみを変更する
ことにより、メモリにおけるワード数とビット幅を実質
的に変更できるので、メモリ構成が異なる他の製品にも
簡単なマスクの修正で対応することができる。
【００１０】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態について説明する。尚、同一の要素には同一
の番号を付して、説明を省略する。
実施の形態について説明する。尚、同一の要素には同一
の番号を付して、説明を省略する。
【００１１】図１に、本発明の複数の実施形態において
共通に使用される部分の構成を示す。
共通に使用される部分の構成を示す。
【００１２】図１において、この半導体集積装置は、例
として４個の行と８個の列を有する３２個のメモリセル
Ｍ00〜Ｍ07、Ｍ10〜Ｍ17、Ｍ20〜Ｍ27、Ｍ30〜Ｍ37を含
むメモリセルアレイ１０を有している。ただし、本発明
はこれに限定されるものではなく、一般的にＮ個の行と
Ｍ個の列を有するメモリセルアレイを含む半導体集積装
置に適用できる（Ｎ、Ｍは自然数）。
として４個の行と８個の列を有する３２個のメモリセル
Ｍ00〜Ｍ07、Ｍ10〜Ｍ17、Ｍ20〜Ｍ27、Ｍ30〜Ｍ37を含
むメモリセルアレイ１０を有している。ただし、本発明
はこれに限定されるものではなく、一般的にＮ個の行と
Ｍ個の列を有するメモリセルアレイを含む半導体集積装
置に適用できる（Ｎ、Ｍは自然数）。
【００１３】このメモリセルアレイ１０のアドレスを指
定するために、データのワード数によって定まる数のア
ドレス信号が外部から入力される。例えば、４ワード
（＝２ 2ワード）のデータを記憶する場合には、２種類
のアドレス信号が必要となる。これらのアドレス信号
は、２つのアドレスバッファ回路２０と２１に入力され
る。各アドレスバッファ回路は２個のインバータを含ん
でおり、反転されたアドレス信号と、２回反転すること
によりバッファされたアドレス信号とを出力する。他の
２つのアドレスバッファ回路２２と２３は、メモリ構成
に応じて必要な場合に、必要な配線を行って使用され
る。アドレスバッファ回路２２と２３が不必要な場合に
は、これらの入力を基準電位、例えば、アース電位に接
続する配線を行う。
定するために、データのワード数によって定まる数のア
ドレス信号が外部から入力される。例えば、４ワード
（＝２ 2ワード）のデータを記憶する場合には、２種類
のアドレス信号が必要となる。これらのアドレス信号
は、２つのアドレスバッファ回路２０と２１に入力され
る。各アドレスバッファ回路は２個のインバータを含ん
でおり、反転されたアドレス信号と、２回反転すること
によりバッファされたアドレス信号とを出力する。他の
２つのアドレスバッファ回路２２と２３は、メモリ構成
に応じて必要な場合に、必要な配線を行って使用され
る。アドレスバッファ回路２２と２３が不必要な場合に
は、これらの入力を基準電位、例えば、アース電位に接
続する配線を行う。
【００１４】アドレスバッファ回路２０と２１から出力
されたアドレス信号と反転アドレス信号は、行アドレス
デコーダ３０に入力される。行アドレスデコーダ３０
は、メモリセルアレイ１０の各行に対応する４つのＡＮ
Ｄ回路を含んでおり、アドレス信号と反転アドレス信号
とに基づいて、メモリセルアレイ１０の行を選択するた
めの行選択信号を行選択線Ｒ0〜Ｒ3に出力する。
されたアドレス信号と反転アドレス信号は、行アドレス
デコーダ３０に入力される。行アドレスデコーダ３０
は、メモリセルアレイ１０の各行に対応する４つのＡＮ
Ｄ回路を含んでおり、アドレス信号と反転アドレス信号
とに基づいて、メモリセルアレイ１０の行を選択するた
めの行選択信号を行選択線Ｒ0〜Ｒ3に出力する。
【００１５】一方、メモリセル１０の各列にデータを記
憶し、また、メモリセル１０の各列に記憶されたデータ
を読み出すために、列アドレスデコーダ４０が配置され
ている。列アドレスデコーダ４０は、メモリセルアレイ
１０の各列に対応して、８つのＭＯＳトランジスタと、
該トランジスタのゲートにそれぞれ制御信号を供給する
８つのＡＮＤ回路とを含んでいる。これらのＭＯＳトラ
ンジスタのドレインは、メモリセルアレイ１０の列を選
択するための列選択線Ｃ0〜Ｃ7に接続されている。ＭＯ
Ｓトランジスタのソース及びＡＮＤ回路の配線は、メモ
リ構成に応じて決定される。さらに、メモリセルアレイ
１０の各列に対応して、８つのデータバッファ回路Ｂ0
〜Ｂ7が配置されており、これらの配線もメモリ構成に
応じて決定される。なお、使用しないデータバッファ回
路の入力は、基準電位、例えば、アース電位に接続する
ことが望ましい。その場合には、使用しないデータバッ
ファ回路の入力を基準電位に接続するための配線も行
う。
憶し、また、メモリセル１０の各列に記憶されたデータ
を読み出すために、列アドレスデコーダ４０が配置され
ている。列アドレスデコーダ４０は、メモリセルアレイ
１０の各列に対応して、８つのＭＯＳトランジスタと、
該トランジスタのゲートにそれぞれ制御信号を供給する
８つのＡＮＤ回路とを含んでいる。これらのＭＯＳトラ
ンジスタのドレインは、メモリセルアレイ１０の列を選
択するための列選択線Ｃ0〜Ｃ7に接続されている。ＭＯ
Ｓトランジスタのソース及びＡＮＤ回路の配線は、メモ
リ構成に応じて決定される。さらに、メモリセルアレイ
１０の各列に対応して、８つのデータバッファ回路Ｂ0
〜Ｂ7が配置されており、これらの配線もメモリ構成に
応じて決定される。なお、使用しないデータバッファ回
路の入力は、基準電位、例えば、アース電位に接続する
ことが望ましい。その場合には、使用しないデータバッ
ファ回路の入力を基準電位に接続するための配線も行
う。
【００１６】以上の基本構成に追加して、必要なメモリ
構成に応じた配線層を形成することにより、幾つかの実
施形態が構成される。
構成に応じた配線層を形成することにより、幾つかの実
施形態が構成される。
【００１７】まず、本発明の第１の実施形態に係る半導
体集積装置について、図２を参照しながら説明する。第
１の実施形態は、４行×８列のメモリセルアレイを用い
て、４ワード×８ビットのメモリを構成した例である。
体集積装置について、図２を参照しながら説明する。第
１の実施形態は、４行×８列のメモリセルアレイを用い
て、４ワード×８ビットのメモリを構成した例である。
【００１８】このメモリは４ワード（＝２2ワード）構
成なので、アドレスを指定するために、２種類のアドレ
ス信号Ａ0とＡ1が外部から入力される。アドレス信号Ａ
0とＡ1は、２つのアドレスバッファ回路２０と２１にそ
れぞれ入力される。他の２つのアドレスバッファ回路２
２と２３は不要であるが、入力をオープン状態にしてお
くと、ノイズにより余計な動作をして消費電力が増加す
る等の弊害が発生する。このような弊害を防止するた
め、アドレスバッファ回路２２と２３の入力をアース電
位に接続する配線を行い、これらのアドレスバッファ回
路を不活性化する。
成なので、アドレスを指定するために、２種類のアドレ
ス信号Ａ0とＡ1が外部から入力される。アドレス信号Ａ
0とＡ1は、２つのアドレスバッファ回路２０と２１にそ
れぞれ入力される。他の２つのアドレスバッファ回路２
２と２３は不要であるが、入力をオープン状態にしてお
くと、ノイズにより余計な動作をして消費電力が増加す
る等の弊害が発生する。このような弊害を防止するた
め、アドレスバッファ回路２２と２３の入力をアース電
位に接続する配線を行い、これらのアドレスバッファ回
路を不活性化する。
【００１９】アドレスバッファ回路２０と２１から出力
されたアドレス信号と反転アドレス信号は、行アドレス
デコーダ３０に入力される。行アドレスデコーダ３０
は、これらのアドレス信号と反転アドレス信号とに基づ
いて、メモリセルアレイ１０の４つの行のうちの１つを
選択する。
されたアドレス信号と反転アドレス信号は、行アドレス
デコーダ３０に入力される。行アドレスデコーダ３０
は、これらのアドレス信号と反転アドレス信号とに基づ
いて、メモリセルアレイ１０の４つの行のうちの１つを
選択する。
【００２０】一方、列アドレスデコーダ４０に含まれる
８つのＡＮＤ回路の入力は、ハイレベル（電源電圧
ＶDD）に接続される。従って、これらのＡＮＤ回路の出
力は常にハイレベルとなり、列アドレスデコーダ４０に
含まれる８つのＭＯＳトランジスタが全てオンする。こ
の結果、全ての列選択線Ｃ0が活性化し、指定された行
のすべての列にデータを記憶したり、指定された行のす
べての列からデータを読み出すことが可能となる。全て
のＭＯＳトランジスタのソースが、データバッファ回路
Ｂ0〜Ｂ7にそれぞれ接続される。
８つのＡＮＤ回路の入力は、ハイレベル（電源電圧
ＶDD）に接続される。従って、これらのＡＮＤ回路の出
力は常にハイレベルとなり、列アドレスデコーダ４０に
含まれる８つのＭＯＳトランジスタが全てオンする。こ
の結果、全ての列選択線Ｃ0が活性化し、指定された行
のすべての列にデータを記憶したり、指定された行のす
べての列からデータを読み出すことが可能となる。全て
のＭＯＳトランジスタのソースが、データバッファ回路
Ｂ0〜Ｂ7にそれぞれ接続される。
【００２１】これにより、４行×８列のメモリセルアレ
イ１０を、４つのワードの８ビットデータＤ0〜Ｄ7、Ｅ
0〜Ｅ7、Ｆ0〜Ｆ7、Ｇ0〜Ｇ7に対応させることができ
る。
イ１０を、４つのワードの８ビットデータＤ0〜Ｄ7、Ｅ
0〜Ｅ7、Ｆ0〜Ｆ7、Ｇ0〜Ｇ7に対応させることができ
る。
【００２２】次に、本発明の第２の実施形態に係る半導
体集積装置について、図３を参照しながら説明する。第
２の実施形態は、４行×８列のメモリセルアレイを用い
て、８ワード×４ビットのメモリを構成した例である。
体集積装置について、図３を参照しながら説明する。第
２の実施形態は、４行×８列のメモリセルアレイを用い
て、８ワード×４ビットのメモリを構成した例である。
【００２３】このメモリは８ワード（＝２3ワード）構
成なので、アドレスを指定するために、３種類のアドレ
ス信号Ａ0、Ａ1、Ａ2が外部から入力される。アドレス
信号Ａ0〜Ａ2は、３つのアドレスバッファ回路２０、２
１、２２にそれぞれ入力される。他の１つのアドレスバ
ッファ回路２３については、入力をアース電位に接続す
る配線を行い、このアドレスバッファ回路を不活性化す
る。
成なので、アドレスを指定するために、３種類のアドレ
ス信号Ａ0、Ａ1、Ａ2が外部から入力される。アドレス
信号Ａ0〜Ａ2は、３つのアドレスバッファ回路２０、２
１、２２にそれぞれ入力される。他の１つのアドレスバ
ッファ回路２３については、入力をアース電位に接続す
る配線を行い、このアドレスバッファ回路を不活性化す
る。
【００２４】アドレスバッファ回路２０と２１から出力
されたアドレス信号と反転アドレス信号は、行アドレス
デコーダ３０に入力される。行アドレスデコーダ３０
は、このアドレス信号と反転アドレス信号とに基づい
て、メモリセルアレイ１０の４つの行のうちの１つを選
択する。
されたアドレス信号と反転アドレス信号は、行アドレス
デコーダ３０に入力される。行アドレスデコーダ３０
は、このアドレス信号と反転アドレス信号とに基づい
て、メモリセルアレイ１０の４つの行のうちの１つを選
択する。
【００２５】一方、アドレスバッファ回路２２から出力
されたアドレス信号と反転アドレス信号は、列アドレス
デコーダ４０に入力される。列アドレスデコーダ４０
は、このアドレス信号と反転アドレス信号とに基づい
て、メモリセルアレイ１０の８つの列のうちの４つを選
択する。列アドレスデコーダ４０において、選択された
ＡＮＤ回路の出力がハイレベルとなり、これに接続され
たゲートを有するＭＯＳトランジスタがオンする。この
結果、列選択線Ｃ0とＣ1との内の一方が活性化され、指
定された行の指定された列にデータを記憶したり、指定
された行の指定された列からデータを読み出すことが可
能となる。列アドレスデコーダ４０において隣接する２
つのＭＯＳトランジスタのソースがペアとされており、
それぞれのペアがデータバッファ回路Ｂ0、Ｂ2、Ｂ4、
Ｂ6に接続されている。使用しないデータバッファ回路
Ｂ1、Ｂ3、Ｂ5、Ｂ7の入力は、アース電位に接続され
る。
されたアドレス信号と反転アドレス信号は、列アドレス
デコーダ４０に入力される。列アドレスデコーダ４０
は、このアドレス信号と反転アドレス信号とに基づい
て、メモリセルアレイ１０の８つの列のうちの４つを選
択する。列アドレスデコーダ４０において、選択された
ＡＮＤ回路の出力がハイレベルとなり、これに接続され
たゲートを有するＭＯＳトランジスタがオンする。この
結果、列選択線Ｃ0とＣ1との内の一方が活性化され、指
定された行の指定された列にデータを記憶したり、指定
された行の指定された列からデータを読み出すことが可
能となる。列アドレスデコーダ４０において隣接する２
つのＭＯＳトランジスタのソースがペアとされており、
それぞれのペアがデータバッファ回路Ｂ0、Ｂ2、Ｂ4、
Ｂ6に接続されている。使用しないデータバッファ回路
Ｂ1、Ｂ3、Ｂ5、Ｂ7の入力は、アース電位に接続され
る。
【００２６】これにより、４行×８列のメモリセルアレ
イ１０を、８つのワードの４ビットデータＤ0〜Ｄ3、Ｅ
0〜Ｅ3、Ｆ0〜Ｆ3、Ｇ0〜Ｇ3、Ｈ0〜Ｈ3、Ｉ0〜Ｉ3、Ｊ
0〜Ｊ3、Ｋ0〜Ｋ3に対応させることができる。
イ１０を、８つのワードの４ビットデータＤ0〜Ｄ3、Ｅ
0〜Ｅ3、Ｆ0〜Ｆ3、Ｇ0〜Ｇ3、Ｈ0〜Ｈ3、Ｉ0〜Ｉ3、Ｊ
0〜Ｊ3、Ｋ0〜Ｋ3に対応させることができる。
【００２７】次に、本発明の第３の実施形態に係る半導
体集積装置について、図４を参照しながら説明する。第
３の実施形態は、４行×８列のメモリセルアレイを用い
て、１６ワード×２ビットのメモリを構成した例であ
る。
体集積装置について、図４を参照しながら説明する。第
３の実施形態は、４行×８列のメモリセルアレイを用い
て、１６ワード×２ビットのメモリを構成した例であ
る。
【００２８】このメモリは１６ワード（＝２4ワード）
構成なので、アドレスを指定するために、４種類のアド
レス信号Ａ0、Ａ1、Ａ2、Ａ3が外部から入力される。ア
ドレス信号Ａ0〜Ａ3は、４つのアドレスバッファ回路２
０、２１、２２、２３に入力される。本実施形態におい
ては、余分なアドレスバッファ回路は存在しない。
構成なので、アドレスを指定するために、４種類のアド
レス信号Ａ0、Ａ1、Ａ2、Ａ3が外部から入力される。ア
ドレス信号Ａ0〜Ａ3は、４つのアドレスバッファ回路２
０、２１、２２、２３に入力される。本実施形態におい
ては、余分なアドレスバッファ回路は存在しない。
【００２９】アドレスバッファ回路２０と２１から出力
されたアドレス信号と反転アドレス信号は、行アドレス
デコーダ３０に入力される。行アドレスデコーダ３０
は、これらのアドレス信号と反転アドレス信号とに基づ
いて、メモリセルアレイ１０の４つの行のうちの１つを
選択する。
されたアドレス信号と反転アドレス信号は、行アドレス
デコーダ３０に入力される。行アドレスデコーダ３０
は、これらのアドレス信号と反転アドレス信号とに基づ
いて、メモリセルアレイ１０の４つの行のうちの１つを
選択する。
【００３０】一方、アドレスバッファ回路２２と２３か
ら出力されたアドレス信号と反転アドレス信号は、列ア
ドレスデコーダ４０に入力される。列アドレスデコーダ
４０は、これらのアドレス信号と反転アドレス信号とに
基づいて、メモリセルアレイ１０の８つの列のうちの２
つを選択する。列アドレスデコーダ４０において、選択
されたＡＮＤ回路の出力がハイレベルとなり、これに接
続されたゲートを有するＭＯＳトランジスタがオンす
る。この結果、列選択線Ｃ0〜Ｃ3の内の１種類が活性化
され、指定された行の指定された列にデータを記憶した
り、指定された行の指定された列からデータを読み出す
ことが可能となる。列アドレスデコーダ４０において隣
接する４つのＭＯＳトランジスタのソースがペアとされ
ており、それぞれのペアがデータバッファ回路Ｂ0とＢ4
に接続されている。使用しないデータバッファ回路Ｂ1
〜Ｂ3、Ｂ5〜Ｂ7の入力は、アース電位に接続される。
ら出力されたアドレス信号と反転アドレス信号は、列ア
ドレスデコーダ４０に入力される。列アドレスデコーダ
４０は、これらのアドレス信号と反転アドレス信号とに
基づいて、メモリセルアレイ１０の８つの列のうちの２
つを選択する。列アドレスデコーダ４０において、選択
されたＡＮＤ回路の出力がハイレベルとなり、これに接
続されたゲートを有するＭＯＳトランジスタがオンす
る。この結果、列選択線Ｃ0〜Ｃ3の内の１種類が活性化
され、指定された行の指定された列にデータを記憶した
り、指定された行の指定された列からデータを読み出す
ことが可能となる。列アドレスデコーダ４０において隣
接する４つのＭＯＳトランジスタのソースがペアとされ
ており、それぞれのペアがデータバッファ回路Ｂ0とＢ4
に接続されている。使用しないデータバッファ回路Ｂ1
〜Ｂ3、Ｂ5〜Ｂ7の入力は、アース電位に接続される。
【００３１】これにより、４行×８列のメモリセルアレ
イ１０を、１６個のワードの２ビットデータＤ0〜Ｄ1、
Ｅ0〜Ｅ1、Ｆ0〜Ｆ1、Ｇ0〜Ｇ1、Ｈ0〜Ｈ1、Ｉ0〜Ｉ1、
Ｊ0〜Ｊ1、Ｋ0〜Ｋ1、Ｓ0〜Ｓ1、Ｔ0〜Ｔ1、Ｕ0〜Ｕ1、
Ｖ0〜Ｖ1、Ｗ0〜Ｗ1、Ｘ0〜Ｘ1、Ｙ0〜Ｙ1、Ｚ0〜Ｚ1に
対応させることができる。
イ１０を、１６個のワードの２ビットデータＤ0〜Ｄ1、
Ｅ0〜Ｅ1、Ｆ0〜Ｆ1、Ｇ0〜Ｇ1、Ｈ0〜Ｈ1、Ｉ0〜Ｉ1、
Ｊ0〜Ｊ1、Ｋ0〜Ｋ1、Ｓ0〜Ｓ1、Ｔ0〜Ｔ1、Ｕ0〜Ｕ1、
Ｖ0〜Ｖ1、Ｗ0〜Ｗ1、Ｘ0〜Ｘ1、Ｙ0〜Ｙ1、Ｚ0〜Ｚ1に
対応させることができる。
【００３２】なお、本発明においては、メモリセルアレ
イ１０として、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＥＰＲ
ＯＭ、フラッシュメモリ等の各種のメモリを使用するこ
とができる。例として、ＤＲＡＭの構成を図５の（ａ）
に、ＳＲＡＭの構成を図５の（ｂ）に示す。
イ１０として、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＥＰＲ
ＯＭ、フラッシュメモリ等の各種のメモリを使用するこ
とができる。例として、ＤＲＡＭの構成を図５の（ａ）
に、ＳＲＡＭの構成を図５の（ｂ）に示す。
【００３３】
【発明の効果】以上述べた様に、本発明によれば、一般
的にＮ個の行とＭ個の列を有するメモリセルアレイを含
む半導体集積装置において、２K個の列をデータのビッ
ト数に対応させる（Ｋは自然数であり、２K≦Ｍ）。そ
の結果、メモリセルの列をＭ／２K個の部分に分割した
のと等価になり、データのワード数はＮ・Ｍ／２Kに対
応することになる。即ち、バルク配線層を共通化してメ
タル配線層のみを変更することにより、データのワード
数をメモリセルの行数と等しくすることもできるし、デ
ータのワード数をメモリセルの行数よりも大きくするこ
ともできる。
的にＮ個の行とＭ個の列を有するメモリセルアレイを含
む半導体集積装置において、２K個の列をデータのビッ
ト数に対応させる（Ｋは自然数であり、２K≦Ｍ）。そ
の結果、メモリセルの列をＭ／２K個の部分に分割した
のと等価になり、データのワード数はＮ・Ｍ／２Kに対
応することになる。即ち、バルク配線層を共通化してメ
タル配線層のみを変更することにより、データのワード
数をメモリセルの行数と等しくすることもできるし、デ
ータのワード数をメモリセルの行数よりも大きくするこ
ともできる。
【００３４】従って、メモリ構成が異なる他の製品にも
簡単なマスクの修正で対応することができるので、製品
の開発期間を短縮し、開発コストを低減することが可能
となる。
簡単なマスクの修正で対応することができるので、製品
の開発期間を短縮し、開発コストを低減することが可能
となる。
【図１】本発明の複数の実施形態において共通に使用さ
れる部分の構成を示す図である。
れる部分の構成を示す図である。
【図２】本発明の第１の実施形態に係る半導体集積装置
の構成を示す図である。
の構成を示す図である。
【図３】本発明の第２の実施形態に係る半導体集積装置
の構成を示す図である。
の構成を示す図である。
【図４】本発明の第３の実施形態に係る半導体集積装置
の構成を示す図である。
の構成を示す図である。
【図５】本発明に係る半導体集積装置に使用可能なメモ
リセルの構成例を示す図である。
リセルの構成例を示す図である。
【図６】従来の半導体集積装置の構成例を示す図であ
る。
る。
１０ メモリセルアレイ Ｍ00〜Ｍ07、Ｍ10〜Ｍ17、Ｍ20〜Ｍ27、Ｍ30〜Ｍ37 メ
モリセル ２０〜２３ アドレスバッファ回路 ３０ 行アドレスデコーダ Ｒ0〜Ｒ3 行選択線 ４０ 列アドレスデコーダ Ｃ0〜Ｃ7 列選択線 Ｂ0〜Ｂ7 データバッファ回路 ＶDD 電源電圧
モリセル ２０〜２３ アドレスバッファ回路 ３０ 行アドレスデコーダ Ｒ0〜Ｒ3 行選択線 ４０ 列アドレスデコーダ Ｃ0〜Ｃ7 列選択線 Ｂ0〜Ｂ7 データバッファ回路 ＶDD 電源電圧
Claims (4)
- 【請求項１】 Ｎ個の行とＭ個の列を有するメモリセル
アレイと（Ｎ、Ｍは自然数）、 外部から入力されるアドレス信号をバッファ及び反転し
てアドレス信号及び反転アドレス信号を出力するための
第１群及び第２群のアドレスバッファ回路と、アドレス
信号及び反転アドレス信号に従って前記メモリセルアレ
イの１つの行を指定するための行アドレスデコーダと、 アドレス信号及び反転アドレス信号に従って前記メモリ
セルアレイの２K個の列を同時に指定するための列アド
レスデコーダと（Ｋは自然数で、２K≦Ｍ）、 外部との間でデータの入出力を行うためのＭ個のデータ
バッファ回路と、 前記第１群のアドレスバッファ回路の出力を前記行アド
レスデコーダに接続する第１群の配線と、 前記第２群のアドレスバッファ回路の入力を基準電位に
接続するか、あるいは、前記第２群のアドレスバッファ
回路の出力を前記列アドレスデコーダに接続する第２群
の配線と、 前記メモリセルアレイの２K個の列を前記列アドレスデ
コーダを介して２K個のデータバッファ回路にそれぞれ
接続する第３群の配線と、を具備することを特徴とする
半導体集積装置。 - 【請求項２】 前記行アドレスデコーダが、Ｎ個のＡＮ
Ｄ回路を含むことを特徴とする請求項１記載の半導体集
積装置。 - 【請求項３】 前記列アドレスデコーダが、Ｍ個のＭＯ
Ｓトランジスタと、該トランジスタのゲートにそれぞれ
制御信号を供給するＭ個のＡＮＤ回路とを含むことを特
徴とする請求項１又は２記載の半導体集積装置。 - 【請求項４】 前記第１群又は第２群のアドレスバッフ
ァ回路の各々が、２個のインバータを含むことを特徴と
する請求項１〜３のいずれか１項記載の半導体集積装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002564A JP2001195877A (ja) | 2000-01-11 | 2000-01-11 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002564A JP2001195877A (ja) | 2000-01-11 | 2000-01-11 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001195877A true JP2001195877A (ja) | 2001-07-19 |
Family
ID=18531659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000002564A Withdrawn JP2001195877A (ja) | 2000-01-11 | 2000-01-11 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001195877A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007527079A (ja) * | 2003-07-02 | 2007-09-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 複数のシフト・レジスタ機能を有するシングル・メモリ |
-
2000
- 2000-01-11 JP JP2000002564A patent/JP2001195877A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007527079A (ja) * | 2003-07-02 | 2007-09-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 複数のシフト・レジスタ機能を有するシングル・メモリ |
| JP4900800B2 (ja) * | 2003-07-02 | 2012-03-21 | エスティー‐エリクソン、ソシエテ、アノニム | 複数のシフト・レジスタ機能を有するシングル・メモリ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070403 |