JP2001184853A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JP2001184853A JP2001184853A JP36700899A JP36700899A JP2001184853A JP 2001184853 A JP2001184853 A JP 2001184853A JP 36700899 A JP36700899 A JP 36700899A JP 36700899 A JP36700899 A JP 36700899A JP 2001184853 A JP2001184853 A JP 2001184853A
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Abstract
(57)【要約】
【課題】 複数のビットを有するデータを記憶するメモ
リを含み、このデータ中の任意のビット数の書き替えを
簡単な構成で可能にした半導体集積装置を提供するこ
と。 【解決手段】 複数のビットを有するデータＤ0〜Ｄ7を
ビット毎に入力するための複数のデータ入力配線と、デ
ータの書き込みをビット毎に許可する許可信号を入力す
るための複数の許可信号入力配線とを有するメモリ部１
と、第１の制御信号Ａに従って、データのｎ個のビット
の書き込みを許可する第１の許可信号を対応する許可信
号入力配線に供給し（ｎは自然数）、第２の制御信号Ｂ
に従って、データの別のｍ個のビットの書き込みを許可
する第２の許可信号を対応する許可信号入力配線に供給
し（ｍは自然数）、第３の制御信号Ｃに従って、第１及
び第２の許可信号を出力するゲートアレイ部２とを具備
する。
リを含み、このデータ中の任意のビット数の書き替えを
簡単な構成で可能にした半導体集積装置を提供するこ
と。 【解決手段】 複数のビットを有するデータＤ0〜Ｄ7を
ビット毎に入力するための複数のデータ入力配線と、デ
ータの書き込みをビット毎に許可する許可信号を入力す
るための複数の許可信号入力配線とを有するメモリ部１
と、第１の制御信号Ａに従って、データのｎ個のビット
の書き込みを許可する第１の許可信号を対応する許可信
号入力配線に供給し（ｎは自然数）、第２の制御信号Ｂ
に従って、データの別のｍ個のビットの書き込みを許可
する第２の許可信号を対応する許可信号入力配線に供給
し（ｍは自然数）、第３の制御信号Ｃに従って、第１及
び第２の許可信号を出力するゲートアレイ部２とを具備
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積装置に
関し、特に、ＣＰＵと同一のチップ内に収めてシステム
ＬＳＩとして使用されるエンベデッドメモリを内蔵した
半導体集積装置に関する。
関し、特に、ＣＰＵと同一のチップ内に収めてシステム
ＬＳＩとして使用されるエンベデッドメモリを内蔵した
半導体集積装置に関する。
【０００２】
【従来の技術】従来、エンベデッドメモリを内蔵した半
導体集積装置においては、データビットの上位ビットと
下位ビットとに分けて書き込み許可信号を与えるように
していた。そのような従来の半導体集積装置の一部を図
３に示す。
導体集積装置においては、データビットの上位ビットと
下位ビットとに分けて書き込み許可信号を与えるように
していた。そのような従来の半導体集積装置の一部を図
３に示す。
【０００３】図３において、半導体集積装置のメモリの
内部には、制御信号に従って８ビットの入力データＤ0
〜Ｄ7を記憶し、出力データＱ0〜Ｑ7を出力するメモリ
セルＭ 0〜Ｍ7が含まれている。ここで、入力データＤ0
〜Ｄ7は、上位ビットの入力データＤ4〜Ｄ7と下位ビッ
トの入力データＤ0〜Ｄ3とに分けられており、上位ビッ
トの入力データＤ4〜Ｄ7は上位ビットの書き込み許可信
号に従ってメモリセルＭ4〜Ｍ7に記憶され、下位ビット
の入力データＤ0〜Ｄ3は下位ビットの書き込み許可信号
に従ってメモリセルＭ0〜Ｍ3に記憶される。
内部には、制御信号に従って８ビットの入力データＤ0
〜Ｄ7を記憶し、出力データＱ0〜Ｑ7を出力するメモリ
セルＭ 0〜Ｍ7が含まれている。ここで、入力データＤ0
〜Ｄ7は、上位ビットの入力データＤ4〜Ｄ7と下位ビッ
トの入力データＤ0〜Ｄ3とに分けられており、上位ビッ
トの入力データＤ4〜Ｄ7は上位ビットの書き込み許可信
号に従ってメモリセルＭ4〜Ｍ7に記憶され、下位ビット
の入力データＤ0〜Ｄ3は下位ビットの書き込み許可信号
に従ってメモリセルＭ0〜Ｍ3に記憶される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成によれば、メモリの内部において上位ビットと上位ビ
ットとの境界が固定化されてしまうので、他の製品への
転用が困難であり、特に受注生産品には向いていないと
いう問題があった。
成によれば、メモリの内部において上位ビットと上位ビ
ットとの境界が固定化されてしまうので、他の製品への
転用が困難であり、特に受注生産品には向いていないと
いう問題があった。
【０００５】ところで、日本国特許出願公開公報（特
開）昭５７−６９５８３号には、１ビットのデータを得
るためのメモリ領域の２つ以上の番地に同時にデータ書
き込みが行えるようにすることにより、プログラム時間
の短縮化を図った不揮発性半導体メモリが掲載されてい
る。しかしながら、この不揮発性半導体メモリにおいて
は、上記の２つ以上の番地に別々にデータ書き込むこと
はできず、やはり他の製品への転用は困難である。
開）昭５７−６９５８３号には、１ビットのデータを得
るためのメモリ領域の２つ以上の番地に同時にデータ書
き込みが行えるようにすることにより、プログラム時間
の短縮化を図った不揮発性半導体メモリが掲載されてい
る。しかしながら、この不揮発性半導体メモリにおいて
は、上記の２つ以上の番地に別々にデータ書き込むこと
はできず、やはり他の製品への転用は困難である。
【０００６】また、特開平４−１２３３８４号には、４
ビット一括での読み書き動作を行うＤＲＡＭにおいてバ
イトパリティビットのみを読み書きするため、複数の行
及び列アドレスストローブ信号が与えられた場合に、そ
れらの組合せに応じて複数ビットの入出力端子を１ビッ
ト単位で選択的に読み書きできるようにした半導体記憶
装置が掲載されている。しかしながら、この半導体記憶
装置においては、４ビット一括又は１ビット単位でしか
読み書きできず、汎用性が小さい。
ビット一括での読み書き動作を行うＤＲＡＭにおいてバ
イトパリティビットのみを読み書きするため、複数の行
及び列アドレスストローブ信号が与えられた場合に、そ
れらの組合せに応じて複数ビットの入出力端子を１ビッ
ト単位で選択的に読み書きできるようにした半導体記憶
装置が掲載されている。しかしながら、この半導体記憶
装置においては、４ビット一括又は１ビット単位でしか
読み書きできず、汎用性が小さい。
【０００７】さらに、特開昭６０−１８２５９３号に
は、列選択用デコーダと列選択用マルチプレクサゲート
にビット選択用デコーダとビット選択用マルチプレクサ
ゲートを加えて、書き込み動作のみで自由なビット書き
替えを可能にした半導体メモリが掲載されている。しか
しながら、この半導体メモリにおいても、複数ビットの
データ幅一括又は１ビット単位でしか読み書きできず、
やはり汎用性が小さい。しかも、回路構成がかなり複雑
になるので、信頼性やコストの面で不利となる。
は、列選択用デコーダと列選択用マルチプレクサゲート
にビット選択用デコーダとビット選択用マルチプレクサ
ゲートを加えて、書き込み動作のみで自由なビット書き
替えを可能にした半導体メモリが掲載されている。しか
しながら、この半導体メモリにおいても、複数ビットの
データ幅一括又は１ビット単位でしか読み書きできず、
やはり汎用性が小さい。しかも、回路構成がかなり複雑
になるので、信頼性やコストの面で不利となる。
【０００８】そこで、上記の点に鑑み、本発明の目的
は、複数のビットを有するデータを記憶するメモリを含
み、このデータ中の任意のビット数の書き替えを簡単な
構成で可能にした半導体集積装置を提供することであ
る。
は、複数のビットを有するデータを記憶するメモリを含
み、このデータ中の任意のビット数の書き替えを簡単な
構成で可能にした半導体集積装置を提供することであ
る。
【０００９】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の第１の観点による半導体集積装置は、複数
のビットを有するデータをビット毎に入力するための複
数のデータ入力配線と、データの書き込みをビット毎に
許可する許可信号を入力するための複数の許可信号入力
配線とを有するメモリ部と、第１の制御信号に従って、
データのｎ個のビットの書き込みを許可する第１の許可
信号を対応する許可信号入力配線に供給し（ｎは自然
数）、第２の制御信号に従って、データの別のｍ個のビ
ットの書き込みを許可する第２の許可信号を対応する許
可信号入力配線に供給し（ｍは自然数）、第３の制御信
号に従って、第１及び第２の許可信号を出力するゲート
アレイ部とを具備することを特徴とする。
め、本発明の第１の観点による半導体集積装置は、複数
のビットを有するデータをビット毎に入力するための複
数のデータ入力配線と、データの書き込みをビット毎に
許可する許可信号を入力するための複数の許可信号入力
配線とを有するメモリ部と、第１の制御信号に従って、
データのｎ個のビットの書き込みを許可する第１の許可
信号を対応する許可信号入力配線に供給し（ｎは自然
数）、第２の制御信号に従って、データの別のｍ個のビ
ットの書き込みを許可する第２の許可信号を対応する許
可信号入力配線に供給し（ｍは自然数）、第３の制御信
号に従って、第１及び第２の許可信号を出力するゲート
アレイ部とを具備することを特徴とする。
【００１０】ここで、データが（ｎ＋ｍ）ビットであっ
ても良い。さらに、データが８ビットであっても良い。
ても良い。さらに、データが８ビットであっても良い。
【００１１】また、本発明の第２の観点による半導体集
積装置は、複数のビットを有するデータをビット毎に入
力するための複数のデータ入力配線と、データの書き込
みをビット毎に許可する許可信号を入力するための複数
の許可信号入力配線とを有するメモリ部と、Ｎ個の制御
信号に従って（Ｎは２以上の整数）、データの書き込み
をｋビットずつ許可するＮ個の許可信号を対応する許可
信号入力配線にそれぞれ供給し（ｋは２以上の整数）、
第（Ｎ＋１）番目の制御信号に従って、Ｎ個の許可信号
を出力するゲートアレイ部とを具備することを特徴とす
る。
積装置は、複数のビットを有するデータをビット毎に入
力するための複数のデータ入力配線と、データの書き込
みをビット毎に許可する許可信号を入力するための複数
の許可信号入力配線とを有するメモリ部と、Ｎ個の制御
信号に従って（Ｎは２以上の整数）、データの書き込み
をｋビットずつ許可するＮ個の許可信号を対応する許可
信号入力配線にそれぞれ供給し（ｋは２以上の整数）、
第（Ｎ＋１）番目の制御信号に従って、Ｎ個の許可信号
を出力するゲートアレイ部とを具備することを特徴とす
る。
【００１２】ここで、データが（ｋ×Ｎ）ビットであっ
ても良い。さらに、データが８ビットであっても良い。
ても良い。さらに、データが８ビットであっても良い。
【００１３】以上の様に構成した本発明に係る半導体集
積装置によれば、ゲートアレイ部の機能や配線を変更す
るだけで、メモリ部に記憶されたデータ中の任意のビッ
ト数の書き替えが可能となる。
積装置によれば、ゲートアレイ部の機能や配線を変更す
るだけで、メモリ部に記憶されたデータ中の任意のビッ
ト数の書き替えが可能となる。
【００１４】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態について説明する。尚、同一の要素には同一
の番号を付して、説明を省略する。
実施の形態について説明する。尚、同一の要素には同一
の番号を付して、説明を省略する。
【００１５】図１は、本発明の第１の実施形態に係る半
導体集積装置の一部を示す図である。図１において、半
導体集積装置のメモリの内部１には、制御信号に従っ
て、例えば８ビットの入力データＤ0〜Ｄ7を記憶し、出
力データＱ0〜Ｑ7を出力するメモリセルＭ0〜Ｍ7が含ま
れている。
導体集積装置の一部を示す図である。図１において、半
導体集積装置のメモリの内部１には、制御信号に従っ
て、例えば８ビットの入力データＤ0〜Ｄ7を記憶し、出
力データＱ0〜Ｑ7を出力するメモリセルＭ0〜Ｍ7が含ま
れている。
【００１６】ここで、メモリ部１は、８ビットのデータ
Ｄ0〜Ｄ7をビット毎に入力するための８個のデータ入力
配線と、データＤ0〜Ｄ7の書き込みをビット毎に許可す
る書き込み許可信号を入力するための８個の書き込み許
可信号入力配線とを有している。即ち、メモリ部１にお
いて、データビット毎にデータと共に書き込み許可信号
を入力し、データビット毎に書き込み動作を制御するよ
うにした。これによりメモリ部を共通化し、外付けの回
路や信号によって書き込みビットを制御できる。その結
果、メモリ部の汎用性が増し、同一のメモリ部を多種類
の受注生産品に使用することができる。
Ｄ0〜Ｄ7をビット毎に入力するための８個のデータ入力
配線と、データＤ0〜Ｄ7の書き込みをビット毎に許可す
る書き込み許可信号を入力するための８個の書き込み許
可信号入力配線とを有している。即ち、メモリ部１にお
いて、データビット毎にデータと共に書き込み許可信号
を入力し、データビット毎に書き込み動作を制御するよ
うにした。これによりメモリ部を共通化し、外付けの回
路や信号によって書き込みビットを制御できる。その結
果、メモリ部の汎用性が増し、同一のメモリ部を多種類
の受注生産品に使用することができる。
【００１７】一方、半導体集積装置のゲートアレイ部２
は、応用製品毎に設計する必要が有るので、応用製品に
合わせて、書き込みビットを制御したり、書き込み許可
信号入力配線をまとめれば良い。
は、応用製品毎に設計する必要が有るので、応用製品に
合わせて、書き込みビットを制御したり、書き込み許可
信号入力配線をまとめれば良い。
【００１８】図１において、点線で示す配線によれば、
メモリセルＭ0〜Ｍ7が、制御信号Ａに従って下位データ
ビットＤ0〜Ｄ3を記憶するメモリセルＭ0〜Ｍ3と、制御
信号Ｂに従って上位データビットＤ4〜Ｄ7を記憶するメ
モリセルＭ4〜Ｍ7とに分けられる。また、実線で示す配
線によれば、制御信号Ａに従って第１郡のデータビット
Ｄ0〜Ｄ1を記憶するメモリセルＭ0〜Ｍ1と、制御信号Ｂ
に従って第２郡のデータビットＤ2〜Ｄ7を記憶するメモ
リセルＭ2〜Ｍ7とに分けられる。一般的には、単一のデ
ータを記憶する複数のメモリセルを、ｎ個のビットを記
憶する郡とｍ個のビットを記憶する郡とに分けることが
できる（ｎ、ｍは自然数）。ここで、（ｎ＋ｍ）が、デ
ータのビット数と等しくなるようにしても良い。
メモリセルＭ0〜Ｍ7が、制御信号Ａに従って下位データ
ビットＤ0〜Ｄ3を記憶するメモリセルＭ0〜Ｍ3と、制御
信号Ｂに従って上位データビットＤ4〜Ｄ7を記憶するメ
モリセルＭ4〜Ｍ7とに分けられる。また、実線で示す配
線によれば、制御信号Ａに従って第１郡のデータビット
Ｄ0〜Ｄ1を記憶するメモリセルＭ0〜Ｍ1と、制御信号Ｂ
に従って第２郡のデータビットＤ2〜Ｄ7を記憶するメモ
リセルＭ2〜Ｍ7とに分けられる。一般的には、単一のデ
ータを記憶する複数のメモリセルを、ｎ個のビットを記
憶する郡とｍ個のビットを記憶する郡とに分けることが
できる（ｎ、ｍは自然数）。ここで、（ｎ＋ｍ）が、デ
ータのビット数と等しくなるようにしても良い。
【００１９】制御信号ＡとＢは、２つのＯＲゲートＧ1
とＧ2の一方の入力端子にそれぞれ入力されており、こ
れらのＯＲゲートＧ1とＧ2の他方の入力端子には、制御
信号Ｃが入力されている。従って、制御信号Ｃがアクテ
ィブのときには、全ての入力データＤ0〜Ｄ7がメモリセ
ルＭ0〜Ｍ7に記憶されるようになっている。これによ
り、入力データを第１郡と第２郡とに分けて書き込みを
制御することもできるし、入力データの全てについて書
き込みを制御することもできる。
とＧ2の一方の入力端子にそれぞれ入力されており、こ
れらのＯＲゲートＧ1とＧ2の他方の入力端子には、制御
信号Ｃが入力されている。従って、制御信号Ｃがアクテ
ィブのときには、全ての入力データＤ0〜Ｄ7がメモリセ
ルＭ0〜Ｍ7に記憶されるようになっている。これによ
り、入力データを第１郡と第２郡とに分けて書き込みを
制御することもできるし、入力データの全てについて書
き込みを制御することもできる。
【００２０】次に、本発明の第２の実施形態について説
明する。
明する。
【００２１】図２は、本発明の第２の実施形態に係る半
導体集積装置の一部を示す図である。第２の実施形態に
おいては、メモリセルＭ0〜Ｍ7が、制御信号Ａに従って
第１郡のデータビットＤ0〜Ｄ1を記憶するメモリセルＭ
0〜Ｍ1と、制御信号Ｂに従って第２郡のデータビットＤ
2〜Ｄ3を記憶するメモリセルＭ2〜Ｍ3と、制御信号Ｃに
従って第３郡のデータビットＤ4〜Ｄ5を記憶するメモリ
セルＭ4〜Ｍ5と、制御信号Ｄに従って第４郡のデータビ
ットＤ6〜Ｄ7を記憶するメモリセルＭ6〜Ｍ7とに分けら
れている。一般的には、単一のデータを記憶する複数の
メモリセルを、ｋビットずつのＮ個の郡に分けることが
できる。ここで、ｋは２以上の整数であり、Ｎは３以上
の整数である。また、（ｋ×Ｎ）が、データのビット数
と等しくなるようにしても良い。
導体集積装置の一部を示す図である。第２の実施形態に
おいては、メモリセルＭ0〜Ｍ7が、制御信号Ａに従って
第１郡のデータビットＤ0〜Ｄ1を記憶するメモリセルＭ
0〜Ｍ1と、制御信号Ｂに従って第２郡のデータビットＤ
2〜Ｄ3を記憶するメモリセルＭ2〜Ｍ3と、制御信号Ｃに
従って第３郡のデータビットＤ4〜Ｄ5を記憶するメモリ
セルＭ4〜Ｍ5と、制御信号Ｄに従って第４郡のデータビ
ットＤ6〜Ｄ7を記憶するメモリセルＭ6〜Ｍ7とに分けら
れている。一般的には、単一のデータを記憶する複数の
メモリセルを、ｋビットずつのＮ個の郡に分けることが
できる。ここで、ｋは２以上の整数であり、Ｎは３以上
の整数である。また、（ｋ×Ｎ）が、データのビット数
と等しくなるようにしても良い。
【００２２】制御信号Ａ〜Ｄは、４つのＯＲゲートＧ1
〜Ｇ4の一方の入力端子にそれぞれ入力されており、こ
れらのＯＲゲートＧ1〜Ｇ4の他方の入力端子には、制御
信号Ｅが入力されている。従って、制御信号Ｅがアクテ
ィブのときには、全ての入力データＤ0〜Ｄ7がメモリセ
ルＭ0〜Ｍ7に記憶されるようになっている。これによ
り、入力データを第１郡から第４郡までに分けて書き込
みを制御することもできるし、入力データの全てについ
て書き込みを制御することもできる。
〜Ｇ4の一方の入力端子にそれぞれ入力されており、こ
れらのＯＲゲートＧ1〜Ｇ4の他方の入力端子には、制御
信号Ｅが入力されている。従って、制御信号Ｅがアクテ
ィブのときには、全ての入力データＤ0〜Ｄ7がメモリセ
ルＭ0〜Ｍ7に記憶されるようになっている。これによ
り、入力データを第１郡から第４郡までに分けて書き込
みを制御することもできるし、入力データの全てについ
て書き込みを制御することもできる。
【００２３】
【発明の効果】以上述べた様に、本発明によれば、複数
のビットを有するデータを記憶するメモリを含み、この
データ中の任意のビット数の書き替えを簡単な構成で可
能にした半導体集積装置を提供できる。
のビットを有するデータを記憶するメモリを含み、この
データ中の任意のビット数の書き替えを簡単な構成で可
能にした半導体集積装置を提供できる。
【図１】本発明の第１の実施形態に係る半導体集積装置
の一部を示す図である。
の一部を示す図である。
【図２】本発明の第２の実施形態に係る半導体集積装置
の一部を示す図である。
の一部を示す図である。
【図３】従来の半導体集積装置の一部を示す図である。
【符号の説明】 １ メモリ部 ２ ゲートアレイ部 Ｍ0〜Ｍ7 メモリセル Ｄ0〜Ｄ7 入力データ Ｑ0〜Ｑ7 出力データ Ｇ1〜Ｇ4 ＯＲゲート Ａ〜Ｅ 制御信号
Claims (6)
- 【請求項１】 複数のビットを有するデータをビット毎
に入力するための複数のデータ入力配線と、前記データ
の書き込みをビット毎に許可する許可信号を入力するた
めの複数の許可信号入力配線とを有するメモリ部と、 第１の制御信号に従って、前記データのｎ個のビットの
書き込みを許可する第１の許可信号を対応する許可信号
入力配線に供給し（ｎは自然数）、第２の制御信号に従
って、前記データの別のｍ個のビットの書き込みを許可
する第２の許可信号を対応する許可信号入力配線に供給
し（ｍは自然数）、第３の制御信号に従って、前記第１
及び第２の許可信号を出力するゲートアレイ部と、を具
備することを特徴とする半導体集積装置。 - 【請求項２】 前記データが（ｎ＋ｍ）ビットを有する
ことを特徴とする請求項１記載の半導体集積装置。 - 【請求項３】 前記データが８ビットを有することを特
徴とする請求項１又は２記載の半導体集積装置。 - 【請求項４】 複数のビットを有するデータをビット毎
に入力するための複数のデータ入力配線と、前記データ
の書き込みをビット毎に許可する許可信号を入力するた
めの複数の許可信号入力配線とを有するメモリ部と、 Ｎ個の制御信号に従って（Ｎは３以上の整数）、前記デ
ータの書き込みをｋビットずつ許可するＮ個の許可信号
を対応する許可信号入力配線にそれぞれ供給し（ｋは２
以上の整数）、第（Ｎ＋１）番目の制御信号に従って、
前記Ｎ個の許可信号を出力するゲートアレイ部と、を具
備することを特徴とする半導体集積装置。 - 【請求項５】 前記データが（ｋ×Ｎ）ビットを有する
ことを特徴とする請求項４記載の半導体集積装置。 - 【請求項６】 前記データが８ビットを有することを特
徴とする請求項４又は５記載の半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36700899A JP2001184853A (ja) | 1999-12-24 | 1999-12-24 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36700899A JP2001184853A (ja) | 1999-12-24 | 1999-12-24 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001184853A true JP2001184853A (ja) | 2001-07-06 |
Family
ID=18488240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36700899A Withdrawn JP2001184853A (ja) | 1999-12-24 | 1999-12-24 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001184853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8423748B2 (en) | 2008-07-30 | 2013-04-16 | Fujitsu Limited | Register control circuit and register control method |
-
1999
- 1999-12-24 JP JP36700899A patent/JP2001184853A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8423748B2 (en) | 2008-07-30 | 2013-04-16 | Fujitsu Limited | Register control circuit and register control method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |