KR100463202B1 - 반도체 메모리 장치의 패드 및 주변 회로 레이아웃 - Google Patents

반도체 메모리 장치의 패드 및 주변 회로 레이아웃 Download PDF

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KR100463202B1
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Abstract

반도체 메모리 장치는, 복수의 메모리 셀 어레이 블록들 및 상기 메모리 셀 어레이 블록들 사이에 배치되고, 상기 메모리 셀 어레이 블록들을 제어하기 위한 제어 신호들을 출력하는 제어 회로를 포함한다. 상기 메모리 셀 어레이 블록은, 행과 열 방향으로 배열되고 복수의 메모리 셀들을 포함하는 복수의 메모리 셀 어레이 뱅크들과, 상기 메모리 셀 어레이 뱅크들 사이에 배열되는 디코더들과, 상기 메모리 셀 어레이 뱅크들 사이에 배치되는 데이터 패드 그리고 상기 데이터 패드 에 인접하게 배치되고, 상기 제어 회로로부터의 제어 신호들을 받아들이는 패드 제어 회로를 포함한다.

Description

반도체 메모리 장치의 패드 및 주변 회로 레이아웃{PAD AND PERIPHERAL CIRCUIT LAYOUT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 패드와 주변 회로의 레이아웃에 관한 것이다.
일반적으로, 반도체 장치에서, 내부 회로로부터 신호를 끌어내는 패드는 칩의 양 측면에 평행하게 일렬로 배열되거나 또는 칩의 둘레에 배열된다. 패드 레이아웃 형태의 일 예가 "Resin Sealed Semiconductor"라는 제목으로 Matsukura에 의해 취득된 미국특허 U.S. Pat. No. 5,072,280 및 "입출력 라인을 공유한 복수개의 메모리 뱅크를 구비한 메모리 장치"라는 제목으로 한용주에 의해 취득된 국내공개공보 특1999-40435호에 개시되어 있다.
상술한 바와 같은 종래의 반도체 메모리 장치의 구조는 메모리 셀로부터 독출된 데이터가 주변 회로를 통해 데이터 입/출력 패드로 용이하게 전달될 수 있는 구조이다. 그러나, 데이터 입/출력과 관련된 패드들이 칩의 가장자리를 따라서 배치되는 경우, 패드와 가까이 위치한 메모리 셀 어레이 뱅크의 데이터 라인의 길이와 패드로부터 멀리 떨어진 메모리 셀 어레이 뱅크의 데이터 라인의 길이는 서로 다르다. 그러므로, 데이터 라인의 길이 차에 따른 데이터의 스큐(skew) 문제가 발생된다. 이는 반도체 메모리 장치의 동작 주파수 증가를 제한한다.
따라서 본 발명의 목적은 메모리 셀 어레이 뱅크들의 데이터 라인의 길이가 동일한 반도체 메모리 장치를 제공하는데 있다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다.
*도면의 주요 부분에 대한 설명
100 : 반도체 메모리 장치 110-113 : 단위 바이트 메모리 블록
120_A-120_D : 메모리 셀 어레이 뱅크
130_A, 130_B : 행 디코더 140_A, 140_B : 열 디코더
150-153 : 주변 회로 160-163 : 데이터 입/출력 패드 그룹
164 : 입/출력 패드들 170, 172 : 주변 회로
171 : 중심 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는: 복수의 메모리 셀 어레이 블록들 및 상기 메모리 셀 어레이 블록들 사이에 배치되고, 상기 메모리 셀 어레이 블록들을 제어하기 위한 제어 신호들을 출력하는 제어회로를 포함한다. 상기 메모리 셀 어레이 블록은, 행과 열 방향으로 배열되고 복수의 메모리 셀들을 포함하는 복수의 메모리 셀 어레이 뱅크들과, 상기 메모리 셀 어레이 뱅크들 사이에 배열되는 디코더들과, 상기 메모리 셀 어레이 뱅크들 사이에 배치되는 데이터 패드 그리고 상기 데이터 패드 에 인접하게 배치되고, 상기 제어 회로로부터의 제어 신호들을 받아들이는 패드 제어 회로를 포함한다.
바람직한 실시예에 있어서, 상기 메모리 셀 어레이 블록은 4 개의 메모리 셀 어레이 뱅크들을 포함한다.
바람직한 실시예에 있어서, 상기 메모리 셀 어레이 블록들은 바이트 단위로 분할된다.
본 발명의 다른 특징에 의하면, 반도체 메모리 장치는: 복수의 메모리 셀 어레이 블록들과, 상기 메모리 셀 어레이 블록들의 일측에 인접하게 배치되고, 상기 메모리 셀 어레이 블록들을 제어하기 위한 제어 신호들을 받아들이는 제어 패드들 및 상기 메모리 셀 어레이 블록들 사이에 배치되고, 상기 제어 패드들을 통해 입력된 제어 신호들에 응답해서 상기 메모리 셀 어레이 블록들을 제어하기 위한 제어 신호들을 출력하는 제어 회로를 포함한다. 상기 메모리 셀 어레이 블록은, 행과 열 방향으로 배열되고 복수의 메모리 셀들을 포함하는 복수의 메모리 셀 어레이 뱅크들과, 상기 메모리 셀 어레이 뱅크들 사이에 배열되는 디코더들과, 상기 메모리 셀 어레이 뱅크들 사이에 배치되는 데이터 패드 그리고 상기 데이터 패드 에 인접하게 배치되고, 상기 제어 회로로부터의 제어 신호들을 받아들이는 패드 제어 회로를 포함한다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 반도체 메모리 장치(100)는 단위 바이트 메모리 블록들(unit byte memory blocks)(110-113)을 포함한다. 각각의 단위 바이트 메모리 블록들(110-113)은 4 개의 메모리 셀 어레이 뱅크들을 포함한다. 각각의 단위 바이트 메모리 블록들(110-113)은 4 개의 메모리 셀 어레이 뱅크들 가운데 선택된 뱅크로/로부터 바이트 단위로 즉, 8-비트씩 데이터를 입/출력할 수 있는 구조를 갖는다.
즉, 단위 바이트 메모리 블록(110)은 행들과 열들의 매트릭스 형태로 배열된 메모리 셀 어레이 뱅크들(120_A, 120_B, 120_C, 120_D)을 포함한다. 행 디코더(130_A)는 행 방향으로 배열된 메모리 셀 어레이 뱅크들(120_A, 120_B) 사이의 영역에 배치된다. 마찬가지로, 행 디코더(130_B)는 행 방향으로 배열된 메모리 셀 어레이 뱅크들(120_C, 120_D) 사이의 영역에 배치된다. 행 방향으로 배열된 메모리 셀 어레이 뱅크들(120_A, 120_B)과 행 방향으로 배열된 메모리 셀 어레이 뱅크들(120_C, 120_D) 사이의 영역에는 데이터 입/출력 패드 그룹(160)이 배치된다. 이 실시예에서 데이터 입/출력 패드 그룹(160)은 8 개의 패드들을 포함하나 데이터 입/출력 패드 그룹(160)에 속하는 패드의 개수는 각각의 뱅크들(120_A, 120_B, 120_C, 120_D)로부터 병렬로 출력되는 데이터의 비트 수에 따라서 다양하게 변경될수 있다.
메모리 셀 어레이 뱅크(120_A)와 데이터 입/출력 패드 그룹(160) 사이의 영역에 열 디코더(140_A)가 배열된다. 마찬가지로, 메모리 셀 어레이 뱅크(120_B)와 데이터 입/출력 패드 그룹(160) 사이의 영역에 열 디코더(140_B)가 배열된다.
데이터 입/출력 패드 그룹(160)과 메모리 셀 어레이 뱅크들(120_C, 120_D) 사이의 영역에, 주변 회로(150)가 배열된다. 데이터 라인들, 입/출력 버퍼 등을 포함하는 주변 회로(150)는 패드 제어 회로로 칭한다. 패드 제어 회로(150)는 중심 회로(171)로부터의 제어 신호들을 받아들여서 동작하고, 데이터 입/출력 패드 그룹(160)을 통해 데이터가 입/출력되는 것을 제어한다.
주변 회로(150)와 메모리 셀 어레이 뱅크(120_C) 사이의 영역에, 열 디코더(140_C)가 배열된다. 이와 동일하게, 주변 회로(150)와 메모리 셀 어레이 뱅크(120_D) 사이의 영역에, 열 디코더(140_D)가 배열된다.
단위 바이트 메모리 블록(111)은 행들과 열들의 매트릭스 형태로 배열된 메모리 셀 어레이 뱅크들(121_A, 121_B, 121_C, 121_D)을 포함한다. 행 디코더(131_A)는 행 방향으로 배열된 메모리 셀 어레이 뱅크들(121_A, 121_B) 사이의 영역에 배치된다. 마찬가지로, 행 디코더(131_B)는 행 방향으로 배열된 메모리 셀 어레이 뱅크들(121_C, 121_D) 사이의 영역에 배치된다. 행 방향으로 배열된 메모리 셀 어레이 뱅크들(121_A, 121_B)과 행 방향으로 배열된 메모리 셀 어레이 뱅크들(121_C, 121_D) 사이의 영역에, 데이터 입/출력 패드 그룹(161)이 배치된다. 이 실시예에서 데이터 입/출력 패드 그룹(161)은 8 개의 패드들을 포함하나 데이터 입/출력 패드 그룹(161)에 속하는 패드의 개수는 각각의 뱅크들(121_A, 121_B, 121_C, 121_D)로부터 병렬로 출력되는 데이터의 비트 수에 따라서 다양하게 변경될수 있다.
메모리 셀 어레이 뱅크(121_A)와 데이터 입/출력 패드 그룹(161) 사이의 영역에 열 디코더(141_A)가 배열된다. 마찬가지로, 메모리 셀 어레이 뱅크(121_B)와 데이터 입/출력 패드 그룹(161) 사이의 영역에 열 디코더(141_B)가 배열된다.
데이터 입/출력 패드 그룹(161)과 메모리 셀 어레이 뱅크들(121_C, 121_D) 사이의 영역에, 주변 회로(151)가 배열된다. 주변 회로(151)는 데이터 라인들, 입/출력 버퍼 등을 포함한다. 데이터 라인들, 입/출력 버퍼 등을 포함하는 주변 회로(151)는 패드 제어 회로로 칭한다. 패드 제어 회로(151)는 중심 회로(171)로부터의 제어 신호들을 받아들여서 동작하고, 데이터 입/출력 패드 그룹(161)을 통해 데이터가 입/출력되는 것을 제어한다.
주변 회로(151)와 메모리 셀 어레이 뱅크(121_C) 사이의 영역에, 열 디코더(141_C)가 배열된다. 이와 동일하게, 주변 회로(151)와 메모리 셀 어레이 뱅크(121_D) 사이의 영역에, 열 디코더(141_D)가 배열된다.
단위 바이트 메모리 블록(112)은 행들과 열들의 매트릭스 형태로 배열된 메모리 셀 어레이 뱅크들(122_A, 122_B, 122_C, 122_D)을 포함한다. 행 디코더(132_A)는 행 방향으로 배열된 메모리 셀 어레이 뱅크들(122_A, 122_B) 사이의 영역에 배치된다. 마찬가지로, 행 디코더(131_B)는 행 방향으로 배열된 메모리 셀 어레이 뱅크들(122_C, 122_D) 사이의 영역에 배치된다. 행 방향으로 배열된 메모리 셀 어레이 뱅크들(122_A, 122_B)과 행 방향으로 배열된 메모리 셀 어레이 뱅크들(122_C, 122_D) 사이의 영역에, 데이터 입/출력 패드 그룹(162)이 배치된다. 이 실시예에서 데이터 입/출력 패드 그룹(162)은 8 개의 패드들을 포함하나 데이터 입/출력 패드 그룹(162)에 속하는 패드의 개수는 각각의 뱅크들(122_A, 122_B, 122_C, 122_D)로부터 병렬로 출력되는 데이터의 비트 수에 따라서 다양하게 변경될수 있다.
메모리 셀 어레이 뱅크(122_A)와 데이터 입/출력 패드 그룹(162) 사이의 영역에 열 디코더(142_A)가 배열된다. 마찬가지로, 메모리 셀 어레이 뱅크(122_B)와 데이터 입/출력 패드 그룹(162) 사이의 영역에 열 디코더(142_B)가 배열된다.
데이터 입/출력 패드 그룹(162)과 메모리 셀 어레이 뱅크들(122_C, 122_D) 사이의 영역에, 주변 회로(152)가 배열된다. 주변 회로(152)는 데이터 라인들, 입/출력 버퍼 등을 포함한다. 데이터 라인들, 입/출력 버퍼 등을 포함하는 주변 회로(152)는 패드 제어 회로로 칭한다. 패드 제어 회로(152)는 중심 회로(171)로부터의 제어 신호들을 받아들여서 동작하고, 데이터 입/출력 패드 그룹(162)을 통해 데이터가 입/출력되는 것을 제어한다.
주변 회로(152)와 메모리 셀 어레이 뱅크(122_C) 사이의 영역에, 열 디코더(142_C)가 배열된다. 이와 동일하게, 주변 회로(152)와 메모리 셀 어레이 뱅크(122_D) 사이의 영역에, 열 디코더(142_D)가 배열된다.
단위 바이트 메모리 블록(113)은 행들과 열들의 매트릭스 형태로 배열된 메모리 셀 어레이 뱅크들(123_A, 123_B, 123_C, 123_D)을 포함한다. 행 디코더(133_A)는 행 방향으로 배열된 메모리 셀 어레이 뱅크들(123_A, 123_B) 사이의 영역에 배치된다. 마찬가지로, 행 디코더(133_B)는 행 방향으로 배열된 메모리 셀 어레이 뱅크들(123_C, 123_D) 사이의 영역에 배치된다. 행 방향으로 배열된 메모리 셀 어레이 뱅크들(123_A, 123_B)과 행 방향으로 배열된 메모리 셀 어레이 뱅크들(123_C, 123_D) 사이의 영역에, 데이터 입/출력 패드 그룹(163)이 배치된다. 이 실시예에서 데이터 입/출력 패드 그룹(163)은 8 개의 패드들을 포함하나 데이터 입/출력 패드 그룹(163)에 속하는 패드의 개수는 각각의 뱅크들(123_A, 123_B, 123_C, 123_D)로부터 병렬로 출력되는 데이터의 비트 수에 따라서 다양하게 변경될수 있다.
메모리 셀 어레이 뱅크(123_A)와 데이터 입/출력 패드 그룹(163) 사이의 영역에 열 디코더(143_A)가 배열된다. 마찬가지로, 메모리 셀 어레이 뱅크(123_B)와 데이터 입/출력 패드 그룹(163) 사이의 영역에 열 디코더(143_B)가 배열된다.
데이터 입/출력 패드 그룹(163)과 메모리 셀 어레이 뱅크들(123_C, 123_D) 사이의 영역에, 주변 회로(153)가 배열된다. 주변 회로(153)는 데이터 라인들, 입/출력 버퍼 등을 포함한다. 데이터 라인들, 입/출력 버퍼 등을 포함하는 주변 회로(153)는 패드 제어 회로로 칭한다. 패드 제어 회로(153)는 중심 회로(171)로부터의 제어 신호들을 받아들여서 동작하고, 데이터 입/출력 패드 그룹(163)을 통해 데이터가 입/출력되는 것을 제어한다.
주변 회로(153)와 메모리 셀 어레이 뱅크(123_C) 사이의 영역에, 열 디코더(143_C)가 배열된다. 이와 동일하게, 주변 회로(153)와 메모리 셀 어레이 뱅크(123_D) 사이의 영역에, 열 디코더(143_D)가 배열된다.
행 방향으로 배열된 단위 바이트 메모리 블록들(110, 111)과 단위 바이트 메모리 블록들(112, 113) 사이에 즉, 반도체 메모리 장치(100)의 중심에 중심 회로(171)가 배치된다. 중심 회로(171)는 제어 패드들(164)을 통해 입력되는 제어 신호들에 응답해서 선택된 하나 또는 복수의 메모리 셀 어레이들로/로부터 데이터 입/출력 패드 그룹들(160-163)을 통해 데이터가 기입/저장되도록 제어하기 위한 제어 신호들(control signals : CS)을 출력한다. 상기 중심 회로(171)로부터 출력되는 제어 신호들은 각각의 메모리 셀 어레이 블럭들(110-113)의 주변 회로들(150-153)로 제공된다.
열 방향으로 배열된 단위 바이트 메모리 블록들(110, 112)의 좌측에는 주변 회로(170)가 배열된다. 열 방향으로 배열된 단위 바이트 메모리 블록들(111, 113)의 우측에는 여러가지 제어 신호들(control signals), 커맨드 신호들(command signals) 그리고 어드레스 신호들(address signals)을 받아들이기 위한 제어 패드들(164)이 배열된다. 열 방향으로 배열된 단위 바이트 메모리 블록들(111, 113)과 상기 입/출력 패드들(164)의 사이에는 주변 회로(172)가 배열된다. 주변 회로들(170, 172)은 반도체 메모리 장치(100)의 동작에 필요한 여러가지 신호들(예컨대, 클럭 신호들)을 발생한다.
상술한 바와 같이 본 발명의 반도체 메모리 장치(100)에서, 8-비트 데이터를 병렬로 출력하는 4 개의 메모리 셀 어레이 뱅크들의 중앙 영역에 주변 회로 및 데이터 입/출력 패드들이 배치된다. 그러므로, 각각의 메모리 셀 어레이 뱅크들과 주변 회로 사이에 연결되는 데이터 라인들의 길이가 거의 동일해진다. 따라서, 메모리 셀 뱅크들로/로부터 데이터를 기입/독출할 때 뱅크들 간의 신호 스큐가 감소된다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 메모리 셀 뱅크들로/로부터 데이터를 기입/독출할 때 뱅크들 간의 신호 스큐가 감소된다. 더욱이, 중심 회로와 주변 회로들 사이의 거리가 가까워짐에 따라 동작 전류 소모가 감소될 수 있다.

Claims (5)

  1. 반도체 메모리 장치에 있어서:
    복수의 메모리 셀 어레이 블록들; 및
    상기 메모리 셀 어레이 블록들 사이에 배치되고, 상기 메모리 셀 어레이 블록들을 제어하기 위한 제어 신호들을 출력하는 제어 회로를 포함하되;
    상기 메모리 셀 어레이 블록은,
    행과 열 방향으로 배열되고 복수의 메모리 셀들을 포함하는 복수의 메모리 셀 어레이 뱅크들과;
    각각이 상기 복수의 메모리 셀 어레이 뱅크들에 대응하고,상기 메모리 셀 어레이 뱅크들의 행들 사이에 상기 복수의 메모리 셀 어레이 뱅크들 중 대응하는 메모리 셀 어레이 뱅크와 인접하게배열되는 복수의 디코더들과;
    상기 디코더들사이에상기 행 방향으로배치되는 데이터 패드; 그리고
    상기 데이터 패드에 인접하게 배치되고, 상기 제어 회로로부터의 제어 신호들을 받아들이는 패드 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이 블록은 4 개의 메모리 셀 어레이 뱅크들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 반도체 메모리 장치에 있어서:
    바이트 단위로 분할된 복수의 메모리 셀 어레이 블록들; 및
    상기 메모리 셀 어레이 블록들 사이에 배치되고, 상기 메모리 셀 어레이 블록들을 제어하기 위한 제어 신호들을 출력하는 제어 회로를 포함하되;
    상기 메모리 셀 어레이 블록은,
    행과 열 방향으로 배열되고 복수의 메모리 셀들을 포함하는 복수의 메모리 셀 어레이 뱅크들과;
    각각이 상기 복수의 메모리 셀 어레이 뱅크들에 대응하고,상기 메모리 셀 어레이 뱅크들의 행들 사이에 상기 복수의 메모리 셀 어레이 뱅크들 중 대응하는 메모리 셀 어레이 뱅크와 인접하게배열되는 복수의 디코더들과;
    상기 디코더들사이에상기 행 방향으로배치되는 데이터 패드; 그리고
    상기 데이터 패드 에 인접하게 배치되고, 상기 제어 회로로부터의 제어 신호들을 받아들이는 패드 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 셀 어레이 블록은 4 개의 메모리 셀 어레이 뱅크들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서:
    복수의 메모리 셀 어레이 블록들과;
    상기 메모리 셀 어레이 블록들의 일측에 인접하게 배치되고, 상기 메모리 셀 어레이 블록들을 제어하기 위한 제어 신호들을 받아들이는 제어 패드들; 및
    상기 메모리 셀 어레이 블록들 사이에 배치되고, 상기 제어 패드들을 통해 입력된 제어 신호들에 응답해서 상기 메모리 셀 어레이 블록들을 제어하기 위한 제어 신호들을 출력하는 제어 회로를 포함하되;
    상기 메모리 셀 어레이 블록은,
    행과 열 방향으로 배열되고 복수의 메모리 셀들을 포함하는 복수의 메모리 셀 어레이 뱅크들과;
    각각이 상기 복수의 메모리 셀 어레이 뱅크들에 대응하고,상기 메모리 셀 어레이 뱅크들의 행들 사이에 상기 복수의 메모리 셀 어레이 뱅크들 중 대응하는 메모리 셀 어레이 뱅크와 인접하게배열되는 복수의 디코더들과;
    상기 디코더들사이에상기 행 방향으로배치되는 데이터 패드; 그리고
    상기 데이터 패드 에 인접하게 배치되고, 상기 제어 회로로부터의 제어 신호들을 받아들이는 패드 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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