JPS62237542A - メモリ - Google Patents
メモリInfo
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- JPS62237542A JPS62237542A JP62081298A JP8129887A JPS62237542A JP S62237542 A JPS62237542 A JP S62237542A JP 62081298 A JP62081298 A JP 62081298A JP 8129887 A JP8129887 A JP 8129887A JP S62237542 A JPS62237542 A JP S62237542A
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- selection module
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- 230000015654 memory Effects 0.000 title claims description 94
- 238000010586 diagram Methods 0.000 description 5
- 230000000873 masking effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- General Physics & Mathematics (AREA)
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- Image Input (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、同時にアドレス指定し得るメモリ素子を具え
るメモリ、特にメモリ素子を配列する少なくとも１つの
座標軸方向で任意にアドレス指定し得るメモリ素子のア
レイと、前記座標軸方向における一連の順次のメモリ素
子列を同時にアドレス指定する選択手段とを具えるメモ
リに関するものである。
るメモリ、特にメモリ素子を配列する少なくとも１つの
座標軸方向で任意にアドレス指定し得るメモリ素子のア
レイと、前記座標軸方向における一連の順次のメモリ素
子列を同時にアドレス指定する選択手段とを具えるメモ
リに関するものである。
かかるメモリを用いて、関連するメモリ素子の全部を同
時にアドレス指定することにより長方形状のパターンを
メモリに特に迅速に書込むことができる。又、かかるメ
モリを種々のグラフィックシステムに用いることもでき
る。
時にアドレス指定することにより長方形状のパターンを
メモリに特に迅速に書込むことができる。又、かかるメ
モリを種々のグラフィックシステムに用いることもでき
る。
長方形状の区域を表示する表示システムは、“コンピュ
ータグラフィックス”第１６巻、第３号（１９８２年７
月）第１４７頁〜第１５３頁に発表されたダニエル・ニ
ス・ウニインの論文に記載されている。
ータグラフィックス”第１６巻、第３号（１９８２年７
月）第１４７頁〜第１５３頁に発表されたダニエル・ニ
ス・ウニインの論文に記載されている。
この論文においては、同時にアドレス指定し得るメモリ
素子に対するアドレス指定手段は、上限および下限を含
め、これらの間の出力群（Ｉａ、 １ａ＋１、−−−−
ｕａ）を選択するために、Ｘ方向およびＹ方向の双方に
対し下限（１ａ）のアドレス（し八）および上限（Ｕａ
）のアドレス（晶）を必要とする。アドレス指定手段に
は下限および上限を含め、これらの間のメモリ素子の行
又は列を同時にアドレス指定するデコーダを設ける。ｎ
ビットアドレスデコーダでは行又は列０． １．−−−
２”−１をアドレス指定することができる。
素子に対するアドレス指定手段は、上限および下限を含
め、これらの間の出力群（Ｉａ、 １ａ＋１、−−−−
ｕａ）を選択するために、Ｘ方向およびＹ方向の双方に
対し下限（１ａ）のアドレス（し八）および上限（Ｕａ
）のアドレス（晶）を必要とする。アドレス指定手段に
は下限および上限を含め、これらの間のメモリ素子の行
又は列を同時にアドレス指定するデコーダを設ける。ｎ
ビットアドレスデコーダでは行又は列０． １．−−−
２”−１をアドレス指定することができる。
アドレスデコーダによって先ず最初行又は列１ａ。
１（ｌｌ、−−−２″−１を選択し、次いで行又は列０
，１゜−−−−ｕａを選択し、最後にＡＮＤ操作によっ
て出力群（ｌａ、 ｌａ＋ｌ、 −−−ｕａ）を選択す
る。
，１゜−−−−ｕａを選択し、最後にＡＮＤ操作によっ
て出力群（ｌａ、 ｌａ＋ｌ、 −−−ｕａ）を選択す
る。
本発明の目的は、任意の大きさの長方形パターンを、同
時アドレス指定により直接且つ高速および定速即ち長方
形の大きさに関係のない速度でメモリに書込み得ると共
にモジュラ−なツリー構体の論理配列をも有利に組込み
得るようにしたメモリのシステムを提供せんとするにあ
る。
時アドレス指定により直接且つ高速および定速即ち長方
形の大きさに関係のない速度でメモリに書込み得ると共
にモジュラ−なツリー構体の論理配列をも有利に組込み
得るようにしたメモリのシステムを提供せんとするにあ
る。
本発明はメモリ素子を配列する少なくとも１つの座標軸
方向で任意にアドレス指定し得るメモリ素子のアレイと
、前記座標軸方向における一連の順次のメモリ素子列を
同時にアドレス措定する選択手段とを具えるメモリにお
いて、前記選択手段は、前記一連のメモリ素子列の上限
および下限情報を受ける入力端子と、ツリー構体に配列
された１群の選択モジュールとを具え、各選択モジュー
ルは上限および下限情報の一部分を用いてこれら上限お
よび下限情報の位置表示を行う表示信号から他の表示信
号を取出し、これら他の表示信号によって上限および下
限情報の特定の位置表示を行うと共にこれら他の表示信
号をツリー構体における次に低いレベルの選択モジュー
ルに対して用い、ツリー構体の最低レベルに位置する選
択モジュールによって前記一連のメモリ素子列のアドレ
ス指定を行うようにしたことを特徴とする特上限および
下限に関する正しいサブ情報を供給する限りにおいては
、選択モジニールを通常のように構成して任意数の他の
表示信号を各表示信号から取出すことができるが、好適
にはツリー構体の所定レベルにおける全部の選択モジュ
ールを上限および下限情報の関連するビットにより制御
し、この所定レベルの選択モジュールの各々に供給され
た表示信号から、次に低いレベルの２個の関連する選択
モジュールの各々に対する２個の他の表示信号を取出し
、所定レベルがツリー構体の最低レベルである場合には
２個のアドレス指定信号を関連するメモリ素子に対し供
給し得るようにする。
方向で任意にアドレス指定し得るメモリ素子のアレイと
、前記座標軸方向における一連の順次のメモリ素子列を
同時にアドレス措定する選択手段とを具えるメモリにお
いて、前記選択手段は、前記一連のメモリ素子列の上限
および下限情報を受ける入力端子と、ツリー構体に配列
された１群の選択モジュールとを具え、各選択モジュー
ルは上限および下限情報の一部分を用いてこれら上限お
よび下限情報の位置表示を行う表示信号から他の表示信
号を取出し、これら他の表示信号によって上限および下
限情報の特定の位置表示を行うと共にこれら他の表示信
号をツリー構体における次に低いレベルの選択モジュー
ルに対して用い、ツリー構体の最低レベルに位置する選
択モジュールによって前記一連のメモリ素子列のアドレ
ス指定を行うようにしたことを特徴とする特上限および
下限に関する正しいサブ情報を供給する限りにおいては
、選択モジニールを通常のように構成して任意数の他の
表示信号を各表示信号から取出すことができるが、好適
にはツリー構体の所定レベルにおける全部の選択モジュ
ールを上限および下限情報の関連するビットにより制御
し、この所定レベルの選択モジュールの各々に供給され
た表示信号から、次に低いレベルの２個の関連する選択
モジュールの各々に対する２個の他の表示信号を取出し
、所定レベルがツリー構体の最低レベルである場合には
２個のアドレス指定信号を関連するメモリ素子に対し供
給し得るようにする。
この場合の好適な例ではアドレス指定時間を、関連する
座標軸方向における最長の実現可能で選択的にアドレス
指定可能な一連の順次のメモリ素子列の対数（底が２）
に比例させるようにする。ツリー構体の所定レベルの好
適な選択モジュールをこれに接続された次に低いレベル
の関連する好適な選択モジュールと組合せて１個の新た
な選択モジュールを形成する場合には、この新たな選択
モジュールを上限および下限情報の２つの関連するビッ
トにより制御し、従って４つの他の表示信号を１つの表
示信号から取出す選択モジュールを得ることができる。
座標軸方向における最長の実現可能で選択的にアドレス
指定可能な一連の順次のメモリ素子列の対数（底が２）
に比例させるようにする。ツリー構体の所定レベルの好
適な選択モジュールをこれに接続された次に低いレベル
の関連する好適な選択モジュールと組合せて１個の新た
な選択モジュールを形成する場合には、この新たな選択
モジュールを上限および下限情報の２つの関連するビッ
トにより制御し、従って４つの他の表示信号を１つの表
示信号から取出す選択モジュールを得ることができる。
或いは又、この際上限および下限情報のサブ情報を用い
るのが好適でない場合でも１つの表示信号から例えば３
つの他の表示信号を取出すことができる。
るのが好適でない場合でも１つの表示信号から例えば３
つの他の表示信号を取出すことができる。
本発明メモリの他の例ではツリー構体の最低レベルに対
し必要な程度の多数の選択モジュールを選択手段に設け
ると共にこのツリー構体の使用中に必要な関連する数の
選択モジュールを毎回用いるようにする。複数の他の表
示信号を各表示信号から取出すため、および更にこれら
信号を選択モジュールの関連する数の入力端にフィード
バックする必要があるため、各選択モジュールに対し追
加のメモリ素子を設ける必要がある。
し必要な程度の多数の選択モジュールを選択手段に設け
ると共にこのツリー構体の使用中に必要な関連する数の
選択モジュールを毎回用いるようにする。複数の他の表
示信号を各表示信号から取出すため、および更にこれら
信号を選択モジュールの関連する数の入力端にフィード
バックする必要があるため、各選択モジュールに対し追
加のメモリ素子を設ける必要がある。
メモリ素子は１つの座標軸方向に配列し得るが、通常２
つの座標軸方向に配列し、しかも特別な場合には２つ以
上の座標軸方向にも配列することができる。
つの座標軸方向に配列し、しかも特別な場合には２つ以
上の座標軸方向にも配列することができる。
メモリおよび関連するツリー構体並びに制御回路を単一
のチップに組込むことができ、大きなメモリを必要とす
る場合には、かかるチップを組合せることができる。こ
の場合には、個別のチップに収容し得る複数の行および
列配置のメモリ素子を具えるメモリにおいて、各チップ
に設けたツリー構体の形状の選択モジュールの群を各座
標方向に対する他のツリー構体に含め、この他のツリー
構体の高いレベルに位置する各選択モジュールを関連す
るメモリチップに収容して前記能のツ＋Ｊ ＋構体が個
別のチップの外部配線によってのみ得られるようにする
。
のチップに組込むことができ、大きなメモリを必要とす
る場合には、かかるチップを組合せることができる。こ
の場合には、個別のチップに収容し得る複数の行および
列配置のメモリ素子を具えるメモリにおいて、各チップ
に設けたツリー構体の形状の選択モジュールの群を各座
標方向に対する他のツリー構体に含め、この他のツリー
構体の高いレベルに位置する各選択モジュールを関連す
るメモリチップに収容して前記能のツ＋Ｊ ＋構体が個
別のチップの外部配線によってのみ得られるようにする
。
ツリー構体の最低レベルの選択モジュールによって関連
するメモリ素子に対するアドレス指定信号を同時に供給
する。これに応答して表示された値“０”又は“１”を
下限および上限間のメモリ素子に書込む。この目的のた
めに、本発明では個別のメモリ素子にゲート回路を設け
、このゲート回路を経て前記ツリー構体の最低レベルに
位置する選択モジュールから発生するアドレス指定信号
を用いてメモリ素子を同時にアドレス指定して関連する
メモリ素子列のみを作動させるようにする。
するメモリ素子に対するアドレス指定信号を同時に供給
する。これに応答して表示された値“０”又は“１”を
下限および上限間のメモリ素子に書込む。この目的のた
めに、本発明では個別のメモリ素子にゲート回路を設け
、このゲート回路を経て前記ツリー構体の最低レベルに
位置する選択モジュールから発生するアドレス指定信号
を用いてメモリ素子を同時にアドレス指定して関連する
メモリ素子列のみを作動させるようにする。
図面につき本発明−ｔｉ明する。
第１図に示す本発明メモリにおいて、実際のメモリを１
で示す。このメモリはランダムアクセスメモ！Ｊ （
ＲＡＭ）として構成すると共に２つの座標方向Ｘおよび
Ｙに規定されたメモリ素子のマトリックスで形成する。
で示す。このメモリはランダムアクセスメモ！Ｊ （
ＲＡＭ）として構成すると共に２つの座標方向Ｘおよび
Ｙに規定されたメモリ素子のマトリックスで形成する。
これらメモリ素子を本例では１ビツトメモリセルで構成
する。第１図に示すメモリ１の斜線区域２は、例えば関
連する区域を１作動で書込むために１メモリサイクル内
で同時にアドレス指定すべき１組のメモリ素子を示す。
する。第１図に示すメモリ１の斜線区域２は、例えば関
連する区域を１作動で書込むために１メモリサイクル内
で同時にアドレス指定すべき１組のメモリ素子を示す。
このメモリ素子の組を、Ｘ方向では下限ＸＬおよび上限
ＸＨで規定し、Ｙ方向では下限ＹＬおよび上限ＹＨで規
定する。
ＸＨで規定し、Ｙ方向では下限ＹＬおよび上限ＹＨで規
定する。
ランダムアクセスメモリでは書込みおよび読出し作動に
対し通常のアドレス指定手段のほかに、間隔（ＸＬ、
ＸＨ）および間隔（ＹＬ、 ＹＨ）でメモリ素子を同時
にアドレス指定するアドレス指定手段をも設ける。この
後者のアドレス指定手段のみを第１図に示す。即ちこれ
らアドレス指定手段を、アドレスマルチプレクサ３、記
憶回路４． ５． ６および７並びに選択手段８および
９により形成する。記憶回路４および５は値ＸＬおよび
ＸＨを夫々受けると共に記憶回路６および７は値ＹＬお
よびＹＨを夫々受ける。ライン１０を経て供給される上
限および下限情報即ち値ＸＩ、、 ＸＨ，ＹＬおよびＹ
Ｈをアドレスマルチプレクサ３により記憶回路４，５．
６および７に分配する。この値ＸＬ、 ＸＨ，ＹＬおよ
びＹＨによって選択手段８および９の制御信号を発生す
る。間隔（ＸＬ、 ＸＩＤのメモリ素子のアドレス指定
に対する処理は、間隔（ＹＬ、 ＹＨ）のメモリ素子の
アドレス指定に対する処理と一致するため、間隔（ＸＬ
、 ＸＨ）のメモリ素子のアドレス指定のみを以下に記
載し、即ち、以下記１．α手段４および５並びに選択手
段８に対する記載のみを行い、第２および３図に対して
も同様とする。
対し通常のアドレス指定手段のほかに、間隔（ＸＬ、
ＸＨ）および間隔（ＹＬ、 ＹＨ）でメモリ素子を同時
にアドレス指定するアドレス指定手段をも設ける。この
後者のアドレス指定手段のみを第１図に示す。即ちこれ
らアドレス指定手段を、アドレスマルチプレクサ３、記
憶回路４． ５． ６および７並びに選択手段８および
９により形成する。記憶回路４および５は値ＸＬおよび
ＸＨを夫々受けると共に記憶回路６および７は値ＹＬお
よびＹＨを夫々受ける。ライン１０を経て供給される上
限および下限情報即ち値ＸＩ、、 ＸＨ，ＹＬおよびＹ
Ｈをアドレスマルチプレクサ３により記憶回路４，５．
６および７に分配する。この値ＸＬ、 ＸＨ，ＹＬおよ
びＹＨによって選択手段８および９の制御信号を発生す
る。間隔（ＸＬ、 ＸＩＤのメモリ素子のアドレス指定
に対する処理は、間隔（ＹＬ、 ＹＨ）のメモリ素子の
アドレス指定に対する処理と一致するため、間隔（ＸＬ
、 ＸＨ）のメモリ素子のアドレス指定のみを以下に記
載し、即ち、以下記１．α手段４および５並びに選択手
段８に対する記載のみを行い、第２および３図に対して
も同様とする。
第３図に示す選択手段８はツリー構体に接続された選択
モジュール１１および１２で構成する。図示の例では選
択手段８によって１６個のメモリ素子に対するアドレス
指定信号（１１０１１又は’１”）を供給する。
モジュール１１および１２で構成する。図示の例では選
択手段８によって１６個のメモリ素子に対するアドレス
指定信号（１１０１１又は’１”）を供給する。
以下に示す状態ではメモリ素子に対するアドレス指定信
号が間隔（ＸＬ、 ＸＨ）内では値１１１＋１を有し、
この間隔の外側では値” ｏ ”を有するものとする。
号が間隔（ＸＬ、 ＸＨ）内では値１１１＋１を有し、
この間隔の外側では値” ｏ ”を有するものとする。
ツリー構、体の順次のレベルは順次に１． ２． ４お
よび８個の選択モジュールを具える。このツリー構体は
、３２．６４−一一個のメモリ素子のアドレス指定に対
しては１６．３２−一一個の選択モジュールに拡張する
ことができる。ツリー構体の最低レベルの選択モジュー
ル１２はツリー構体の高いレベルの互いに同一の選択モ
ジュール１１とは僅かに相違し、これを以下に示す。所
定レベルの選択モジコールはＸＬおよび×］（の関連す
るビットによって制御する。ｘしおよびＸＨの最上位の
ビットによってツリー構体のピークを形成する選択モジ
ュールを制御し７、ＸＬおよびＸＨの最下位のビットに
よってツリー構体の最低レベルの選択モジュールを制御
する。
よび８個の選択モジュールを具える。このツリー構体は
、３２．６４−一一個のメモリ素子のアドレス指定に対
しては１６．３２−一一個の選択モジュールに拡張する
ことができる。ツリー構体の最低レベルの選択モジュー
ル１２はツリー構体の高いレベルの互いに同一の選択モ
ジュール１１とは僅かに相違し、これを以下に示す。所
定レベルの選択モジコールはＸＬおよび×］（の関連す
るビットによって制御する。ｘしおよびＸＨの最上位の
ビットによってツリー構体のピークを形成する選択モジ
ュールを制御し７、ＸＬおよびＸＨの最下位のビットに
よってツリー構体の最低レベルの選択モジュールを制御
する。
好適には３ビット符号の５個の可能な人力信号の１つを
各選択モジュール１１．．１２に供給し得るようにする
。これら信号によって表示信号を形成し、これにより上
限および下限に対する位置表示を行い得るようにする。
各選択モジュール１１．．１２に供給し得るようにする
。これら信号によって表示信号を形成し、これにより上
限および下限に対する位置表示を行い得るようにする。
表示信号としては次に示す信号が存在する。
・ＢＥ： この信号によって、関連する選択モジュール
により考慮されるＸサブ間隔内に上限ＸＨおよび下限Ｘ
Ｌが位置することを示す。
により考慮されるＸサブ間隔内に上限ＸＨおよび下限Ｘ
Ｌが位置することを示す。
・ＲＥ：この信号によって関連する選択モジュールによ
り考慮されるＸサブ間隔内に上限ＸＩのみが位置するこ
とを示す。
り考慮されるＸサブ間隔内に上限ＸＩのみが位置するこ
とを示す。
・ＬＥ：この信号によって関連する選択モジュールによ
り考慮されるＸサブ間隔内に下限ＸＬのみが位置するこ
とを示す。
り考慮されるＸサブ間隔内に下限ＸＬのみが位置するこ
とを示す。
・ＯＲ＝この信号によって関連する選択モジュールによ
り考慮されるＸザブ間隔内に値“０”のアドレス指定信
号のみが位置することを示す。
り考慮されるＸザブ間隔内に値“０”のアドレス指定信
号のみが位置することを示す。
・■Ｒ：この信号によって関連する選択モジュールによ
り考慮されるＸサブ間隔内に値“１“のアドレス指定信
号のみが位置することを示す。
り考慮されるＸサブ間隔内に値“１“のアドレス指定信
号のみが位置することを示す。
これら表示信号の１つを受信した後、ＸＬおよびＸＩ（
の関連するビットに依存し、即ち上限および下限のサブ
情報に依存し、選択モジュール１１によって２つの他の
表示信号を供給し、これら信号により上限および下限に
対し一層特定された位置表示を行い得るようにする。こ
れら他の表示信号は５個の表示信号の１つで構成される
が、この信号は、関連する選択モジュールに供給された
表示信号に関連するＸサブ間隔の１／２の大きさのＸザ
ブ間隔にのみ関連する。ツリー構体の最低レベルの選択
モジュールにより供給される他の表示信号は、表示信号
の１つで形成されないで、アドレス指定信号“０″又は
“１”で形成される。
の関連するビットに依存し、即ち上限および下限のサブ
情報に依存し、選択モジュール１１によって２つの他の
表示信号を供給し、これら信号により上限および下限に
対し一層特定された位置表示を行い得るようにする。こ
れら他の表示信号は５個の表示信号の１つで構成される
が、この信号は、関連する選択モジュールに供給された
表示信号に関連するＸサブ間隔の１／２の大きさのＸザ
ブ間隔にのみ関連する。ツリー構体の最低レベルの選択
モジュールにより供給される他の表示信号は、表示信号
の１つで形成されないで、アドレス指定信号“０″又は
“１”で形成される。
第２図は選択モジュール１１の真理値表を示し、選択モ
ジュール１２の真理値表はこれから以下に説明するよう
に簡単に導出することができる。この真理値表には供給
すべき５個の表示信号のうちの１個に依存し、且つ記憶
回路４および５に夫々記憶されたｆｍＸｌ、およびＸＨ
の２つの関連するビットＸＬ（１）およびＸＩ（（ｉ）
のうちの１個に依存する２個の他の表示信号が示されて
いる。この真理値表は実際の値を基として良好に示すこ
とができる。この例に対し、０から１５までの総合Ｘ範
囲を選択することができ、コノ際、ＸＬ＝１００１（９
）およびＸＨ＝１１１０（１４とする。この表示信号は
ツリー構体の頂部を形成する選択モジュールに常時供給
する。本例ではビット１．１を記憶回路の制御信号とし
てこの選択モジュールに供給する。真理値表に従って、
この他の表示信号をＯＲおよびＢεとする。これは、表
示信号ＯＲを供給する選択モジュールにより考慮される
Ｘサブ間隔（０，７）内に値“０”のアドレス指定信号
のみが位置し、表示信号ＢＥを供給する選択モジュール
により考慮されるＸサブ間隔（８，１５）内に上限（１
４）および下限（９）が位置することを示す。真理値表
から明らかなように一旦表示信号ＯＲが供給されると、
ツリー構体の低いレベルに位置する選択モジュールによ
って、表示信号ＯＲを、供給される制御ビットに関係な
く他の表示信号として常時供給する。次いで選択モジュ
ール１２によって、他の制御信号ＯＲの代わりに値“０
″のアドレス指定信号を供給する。ツリー構体の最高レ
ベルの選択モジュールから得た表示信号ＢＢを制御ビッ
ト０．１と共に、最高レベルの次に高いレベルの関連す
る選択モジュールに供給する。真理値表に従ってこの選
択モジュールにより他の表示信号ＬＢおよびＲＥを供給
する。換言すれば、表示信号ＬＩＥを供給する選択モジ
ュールにより考慮されるＸサブ間隔（８，１１）内に下
限（９）が位置し、表示信号ＲＹＥが供給される選択モ
ジュールにより考慮されるＸサブ間隔（１２，１５）内
に上限（１４）が位置する。最高レベルから３番目に高
いレベルでは供給される表示信号ＬＥおよび制御ビット
０，１から他め表示信号ＬＢおよび［Ｒを取出し、且つ
供給される表示信号ＲＩＥおよび制御ビット０，１から
他の表示信号ＩＲおよびＲ［Ｅを取出す。従ってＸサブ
間隔（１４，１５）に下限が限定され、且つＸサブ間隔
（１０，１１＞および（１２，１３）に対しては表示信
号ＩＲが供給される。真理値表から明らかなように一旦
表示信号ＯＲが供給されると、ツリー構体の低いレベル
でこれに接続された選択モジュールによって表示信号Ｉ
Ｒを、供給される制御ビットに関係なく、他の表示信号
として常時供給する。この際、選択モジュール１２によ
って他の表示信号ＩＲの代わりに値“１”のアドレス信
号を発生するものとする。最高レベルから２番目に高い
レベルから取出した表示信号ＬＨおよびＲＥから、制御
ビット１．０の供給後、他の表示信号ＯＲおよびＬＨ，
ＲＥおよびＯＲを夫々得るようにする。しかし、ツリー
構体の最低レベルの選択モジュールが関連するため、値
“′０”および１′″、“１″および１１０ Ｉ＋のア
ドレス指定信号が夫々発生するようになる。これがため
、ＸＬおよびＸＨ，即ち９および１４に対し選択した値
に従ってＸ間隔（０，８）およびＸ値（１５）に対する
アドレス指定信号によって値゛０′″を得、Ｘ間隔（９
，１４）に対するアドレス指定信号によって値゛１″を
得るようにする。Ｘ方向のアドレス指定信号を例えばい
わゆるワードライン（ＷＬｎ）を経てメモリ素子に供給
し得るようにすると共にＹ方向のアドレス指定信号をい
わゆるビット選択ライン（ＢＳｎ）を経てメモリ素子に
供給し得るようにする。
ジュール１２の真理値表はこれから以下に説明するよう
に簡単に導出することができる。この真理値表には供給
すべき５個の表示信号のうちの１個に依存し、且つ記憶
回路４および５に夫々記憶されたｆｍＸｌ、およびＸＨ
の２つの関連するビットＸＬ（１）およびＸＩ（（ｉ）
のうちの１個に依存する２個の他の表示信号が示されて
いる。この真理値表は実際の値を基として良好に示すこ
とができる。この例に対し、０から１５までの総合Ｘ範
囲を選択することができ、コノ際、ＸＬ＝１００１（９
）およびＸＨ＝１１１０（１４とする。この表示信号は
ツリー構体の頂部を形成する選択モジュールに常時供給
する。本例ではビット１．１を記憶回路の制御信号とし
てこの選択モジュールに供給する。真理値表に従って、
この他の表示信号をＯＲおよびＢεとする。これは、表
示信号ＯＲを供給する選択モジュールにより考慮される
Ｘサブ間隔（０，７）内に値“０”のアドレス指定信号
のみが位置し、表示信号ＢＥを供給する選択モジュール
により考慮されるＸサブ間隔（８，１５）内に上限（１
４）および下限（９）が位置することを示す。真理値表
から明らかなように一旦表示信号ＯＲが供給されると、
ツリー構体の低いレベルに位置する選択モジュールによ
って、表示信号ＯＲを、供給される制御ビットに関係な
く他の表示信号として常時供給する。次いで選択モジュ
ール１２によって、他の制御信号ＯＲの代わりに値“０
″のアドレス指定信号を供給する。ツリー構体の最高レ
ベルの選択モジュールから得た表示信号ＢＢを制御ビッ
ト０．１と共に、最高レベルの次に高いレベルの関連す
る選択モジュールに供給する。真理値表に従ってこの選
択モジュールにより他の表示信号ＬＢおよびＲＥを供給
する。換言すれば、表示信号ＬＩＥを供給する選択モジ
ュールにより考慮されるＸサブ間隔（８，１１）内に下
限（９）が位置し、表示信号ＲＹＥが供給される選択モ
ジュールにより考慮されるＸサブ間隔（１２，１５）内
に上限（１４）が位置する。最高レベルから３番目に高
いレベルでは供給される表示信号ＬＥおよび制御ビット
０，１から他め表示信号ＬＢおよび［Ｒを取出し、且つ
供給される表示信号ＲＩＥおよび制御ビット０，１から
他の表示信号ＩＲおよびＲ［Ｅを取出す。従ってＸサブ
間隔（１４，１５）に下限が限定され、且つＸサブ間隔
（１０，１１＞および（１２，１３）に対しては表示信
号ＩＲが供給される。真理値表から明らかなように一旦
表示信号ＯＲが供給されると、ツリー構体の低いレベル
でこれに接続された選択モジュールによって表示信号Ｉ
Ｒを、供給される制御ビットに関係なく、他の表示信号
として常時供給する。この際、選択モジュール１２によ
って他の表示信号ＩＲの代わりに値“１”のアドレス信
号を発生するものとする。最高レベルから２番目に高い
レベルから取出した表示信号ＬＨおよびＲＥから、制御
ビット１．０の供給後、他の表示信号ＯＲおよびＬＨ，
ＲＥおよびＯＲを夫々得るようにする。しかし、ツリー
構体の最低レベルの選択モジュールが関連するため、値
“′０”および１′″、“１″および１１０ Ｉ＋のア
ドレス指定信号が夫々発生するようになる。これがため
、ＸＬおよびＸＨ，即ち９および１４に対し選択した値
に従ってＸ間隔（０，８）およびＸ値（１５）に対する
アドレス指定信号によって値゛０′″を得、Ｘ間隔（９
，１４）に対するアドレス指定信号によって値゛１″を
得るようにする。Ｘ方向のアドレス指定信号を例えばい
わゆるワードライン（ＷＬｎ）を経てメモリ素子に供給
し得るようにすると共にＹ方向のアドレス指定信号をい
わゆるビット選択ライン（ＢＳｎ）を経てメモリ素子に
供給し得るようにする。
上述したアドレス指定手段を有するメモリは単一チップ
に組込むことができ、従って複数のチップをツリー構体
に再び好適に組合せることができる。第４図は個別のチ
ップに多数群の選択モジュールを組込んだツリー構体を
示す。本例でも１座標方向のみを考慮する。この場合、
１群の選択モジュールを１チツプに組込むと共にこれに
よりｎ個のメモリ素子に対しｎ個（ｎは偶数）のアドレ
ス指定信号が得られるものとする。選択モジュー択モジ
ュールを必要とする。メモリは好適には２に個（ｋ・２
．３．−−−）のチップで構成し、従ってｎ・２に個の
アドレス指定信号が得られるようになる。これら２に個
のチップは、第３図に示すツリー構体と同一の選択モジ
ュールより成る他のツリー構体に含めるようにする。こ
れがため、他のツリー構体に対しては他の２に一１個の
選択モジュールが必要となる。
に組込むことができ、従って複数のチップをツリー構体
に再び好適に組合せることができる。第４図は個別のチ
ップに多数群の選択モジュールを組込んだツリー構体を
示す。本例でも１座標方向のみを考慮する。この場合、
１群の選択モジュールを１チツプに組込むと共にこれに
よりｎ個のメモリ素子に対しｎ個（ｎは偶数）のアドレ
ス指定信号が得られるものとする。選択モジュー択モジ
ュールを必要とする。メモリは好適には２に個（ｋ・２
．３．−−−）のチップで構成し、従ってｎ・２に個の
アドレス指定信号が得られるようになる。これら２に個
のチップは、第３図に示すツリー構体と同一の選択モジ
ュールより成る他のツリー構体に含めるようにする。こ
れがため、他のツリー構体に対しては他の２に一１個の
選択モジュールが必要となる。
第４図には他のツリー構体の最低レベルの選択モジュー
ル群を１３で示し、他のツリー構体の他のレベルの選択
モジュールを１４で示し、上限および下限に対する記憶
回路を１５で示す。選択モジュール１３の群のみを関連
するチップに繕込むものとすると、これらチップの外側
に１個のツリー構体を位置させる必要がある。しかし、
これらチップ間にアドレス手段を配分して個別のチップ
の外部配線によってツリー構体を簡単に構成し得るよう
にするのが有利である。前述したように２に群の選択モ
ジュール１３を組合せてｎ・２に個のメモリ素子に対す
るアドレス指定信号を取出し得るようにするためには２
に一１個の選択モジュールを必要とする。各群に対し正
しく必要なｎ−１個の選択モジュールの数の代わりにチ
ップ当りｎ個の選択モジュールを設けることにより、選
択モジュール１４を選択モジュール１３の群間に配分し
、且つ選択モジュール１３の群の外部配線により１つの
ツリー構体を簡単に得るようにする。この場合、１個の
選択モジュールを残存させて、各チップの外部配線によ
り簡単に得られる一層複雉なツリー構体に他のツリー構
体を含めるようにする。かようにツリー構体を好適に構
成しても制御ビットの数は変化しない。
ル群を１３で示し、他のツリー構体の他のレベルの選択
モジュールを１４で示し、上限および下限に対する記憶
回路を１５で示す。選択モジュール１３の群のみを関連
するチップに繕込むものとすると、これらチップの外側
に１個のツリー構体を位置させる必要がある。しかし、
これらチップ間にアドレス手段を配分して個別のチップ
の外部配線によってツリー構体を簡単に構成し得るよう
にするのが有利である。前述したように２に群の選択モ
ジュール１３を組合せてｎ・２に個のメモリ素子に対す
るアドレス指定信号を取出し得るようにするためには２
に一１個の選択モジュールを必要とする。各群に対し正
しく必要なｎ−１個の選択モジュールの数の代わりにチ
ップ当りｎ個の選択モジュールを設けることにより、選
択モジュール１４を選択モジュール１３の群間に配分し
、且つ選択モジュール１３の群の外部配線により１つの
ツリー構体を簡単に得るようにする。この場合、１個の
選択モジュールを残存させて、各チップの外部配線によ
り簡単に得られる一層複雉なツリー構体に他のツリー構
体を含めるようにする。かようにツリー構体を好適に構
成しても制御ビットの数は変化しない。
第５図は、ツリー構体の最低レベルの関連する選択モジ
ュールによるアドレス指定信号出力のラインのみ、即ち
ワードラインＷＬｎのビット選択ラインＢＳｎ 、ＩＩ
Ｈびにデータの書込み又は読出しを行い得るビットライ
ンＢＬｎおよび■１−のろを有する１個のメモリ素子を
示す。
ュールによるアドレス指定信号出力のラインのみ、即ち
ワードラインＷＬｎのビット選択ラインＢＳｎ 、ＩＩ
Ｈびにデータの書込み又は読出しを行い得るビットライ
ンＢＬｎおよび■１−のろを有する１個のメモリ素子を
示す。
このメモリ素子には既知のように２個のＭＯＳトランジ
スタ１７および１８並びに２個の負荷素子１９および２
０より成る１個のフリッププロップ回路１６を設けると
共に、接続点２１および２２に接続され、各々が２個の
ＭＯＳ）ランジスタ２５．２７および２６゜２８を夫々
存する２個のゲート回路２３および２４を設ける。フリ
ップフロップ回路１６を接地電位点０および供給電圧点
７間に接続する。負荷素子１９および２０は、ゲートお
よびソースが相互接続されて接続点２１．２２に夫々接
続されたデプレション形のＭＯＳ）ランジスタにより形
成することができる。これらトランジスタは２個の電極
間の電位差が０の場合にターンオン状態を保持する。第
５図に示す回路の他のトランジスタはエンハンスメント
型とし、従ってソースおよびゲート間の電位差が０とな
る場合にターンオフし得るようにする。
スタ１７および１８並びに２個の負荷素子１９および２
０より成る１個のフリッププロップ回路１６を設けると
共に、接続点２１および２２に接続され、各々が２個の
ＭＯＳ）ランジスタ２５．２７および２６゜２８を夫々
存する２個のゲート回路２３および２４を設ける。フリ
ップフロップ回路１６を接地電位点０および供給電圧点
７間に接続する。負荷素子１９および２０は、ゲートお
よびソースが相互接続されて接続点２１．２２に夫々接
続されたデプレション形のＭＯＳ）ランジスタにより形
成することができる。これらトランジスタは２個の電極
間の電位差が０の場合にターンオン状態を保持する。第
５図に示す回路の他のトランジスタはエンハンスメント
型とし、従ってソースおよびゲート間の電位差が０とな
る場合にターンオフし得るようにする。
メモリ素子の書込みおよび読出し動作は、ワードライン
ＷＬｎ＝１ およびビット選択ラインＢ５ｎ＝１の場合
にのみ行われるようにする。その理由はこの場合、ゲー
ト回路２３および２４の２個のトランジスタがターンオ
ン可能な状態にあるからである。フリップフロップ回路
の状態に依存し、直列接続のトランジスタ１７．２５お
よび２７がターンオンするか又は直列接続のトランジス
タ１８．２６および２８がターンオンする。又、ワード
ラインＷＬｎ・０および／またはビット選択ラインＢ５
ｎ＝０の場合にはフリップフロップ回路により形成され
る実際のメモリ素子および書込み／続出しラインＤＬｎ
、 ］■間の接続がカットオフ状態となる。又、書込み
動作は、ワードラインを１”にセットし、２個のビット
ラインを０″ にセットし、ビット選択ライン（この場
合、最早や相互接続されていない）の一方を１″′とし
、他方をＩＩ Ｏ１１とすることによっても達成される
。
ＷＬｎ＝１ およびビット選択ラインＢ５ｎ＝１の場合
にのみ行われるようにする。その理由はこの場合、ゲー
ト回路２３および２４の２個のトランジスタがターンオ
ン可能な状態にあるからである。フリップフロップ回路
の状態に依存し、直列接続のトランジスタ１７．２５お
よび２７がターンオンするか又は直列接続のトランジス
タ１８．２６および２８がターンオンする。又、ワード
ラインＷＬｎ・０および／またはビット選択ラインＢ５
ｎ＝０の場合にはフリップフロップ回路により形成され
る実際のメモリ素子および書込み／続出しラインＤＬｎ
、 ］■間の接続がカットオフ状態となる。又、書込み
動作は、ワードラインを１”にセットし、２個のビット
ラインを０″ にセットし、ビット選択ライン（この場
合、最早や相互接続されていない）の一方を１″′とし
、他方をＩＩ Ｏ１１とすることによっても達成される
。
最後に、選択手段８および／または９とメモリ１との間
にマスキング回路を配列して上限および下限により画成
される長方形内でアドレス信号の一部分を反転し得るよ
うにし、これにより後者のアドレス指定信号によって長
方形の外側に位置するメモリ素子に対するアドレス指定
信号と同一の値を得るよにうする。かかるマスキング回
路を用いて例えば、第１サイクル中一方の軸方向で下圃
および上限間のアドレス指定信号のみを反転し、かつ第
２サイクル中他方の軸方向で下限および上限間のアドレ
ス指定信号のみを反転して長方形の周囲を描き得るよう
にする。
にマスキング回路を配列して上限および下限により画成
される長方形内でアドレス信号の一部分を反転し得るよ
うにし、これにより後者のアドレス指定信号によって長
方形の外側に位置するメモリ素子に対するアドレス指定
信号と同一の値を得るよにうする。かかるマスキング回
路を用いて例えば、第１サイクル中一方の軸方向で下圃
および上限間のアドレス指定信号のみを反転し、かつ第
２サイクル中他方の軸方向で下限および上限間のアドレ
ス指定信号のみを反転して長方形の周囲を描き得るよう
にする。
第１図は２つの座標方向に対する本発明メモリの構成を
示すブロック図、 第２図は選択手段の動作を示す選択モジュールの真理値
表を示す説明図、 第３図は第２図に示す真理値表を実証する選択モジュー
ルにより選択手段を構成する１６個のメモリ素子をアド
レス指定する選択手段の構成を示す接続配置図、 第４図は個別のチップに組込んだメモリのツリー構体を
示す接続配置図、 第５図は個別のメモリ素子の同時アドレスを行うメモリ
に使用するに好適な本発明メモリ素子の１例を示す接続
回路図である。 １・・・メモリ ２・・・斜線区域３・・・
アドレスマルチプレクサ ４、 ５． ６． ７・・・記憶回路 ８．９・・・選択手１＋ １０・・・ライン１１
、１２．１３．１４．１５・・・選択モジュール１６・
・・フリップフロップ回路 １７、１８．２５．２６．２７．２８・・・ＭＯＳ
トランジスタ１９、２０・・・負荷素子 ２１．２
２・・・接続点２３、２４・・・ゲート回路 Ｆ１６．２
示すブロック図、 第２図は選択手段の動作を示す選択モジュールの真理値
表を示す説明図、 第３図は第２図に示す真理値表を実証する選択モジュー
ルにより選択手段を構成する１６個のメモリ素子をアド
レス指定する選択手段の構成を示す接続配置図、 第４図は個別のチップに組込んだメモリのツリー構体を
示す接続配置図、 第５図は個別のメモリ素子の同時アドレスを行うメモリ
に使用するに好適な本発明メモリ素子の１例を示す接続
回路図である。 １・・・メモリ ２・・・斜線区域３・・・
アドレスマルチプレクサ ４、 ５． ６． ７・・・記憶回路 ８．９・・・選択手１＋ １０・・・ライン１１
、１２．１３．１４．１５・・・選択モジュール１６・
・・フリップフロップ回路 １７、１８．２５．２６．２７．２８・・・ＭＯＳ
トランジスタ１９、２０・・・負荷素子 ２１．２
２・・・接続点２３、２４・・・ゲート回路 Ｆ１６．２
Claims (1)
- 【特許請求の範囲】 １、メモリ素子を配列する少なくとも１つの座標軸方向
で任意にアドレス指定し得るメモリ素子のアレイと、前
記座標軸方向における一連の順次のメモリ素子列を同時
にアドレス指定する選択手段とを具えるメモリにおいて
、前記選択手段は、前記一連のメモリ素子列の上限およ
び下限情報を受ける入力端子と、ツリー構体に配列され
た１群の選択モジュールとを具え、各選択モジュールは
上限および下限情報の一部分を用いてこれら上限および
下限情報の位置表示を行う表示信号から他の表示信号を
取出し、これら他の表示信号によって上限および下限情
報の特定の位置表示を行うと共にこれら他の表示信号を
ツリー構体における次に低いレベルの選択モジュールに
対して用い、ツリー構体の最低レベルに位置する選択モ
ジュールによって前記一連のメモリ素子列のアドレス指
定を行うようにしたことを特徴とするメモリ。 ２、ツリー構体の所定レベルにおける全部の選択モジュ
ールを上限および下限情報の関連するビットにより制御
し、この所定レベルの選択モジュールの各々に供給され
た表示信号から、次に低いレベルの２個の関連する選択
モジュールの各々に対する２個の他の表示信号を取出し
、所定レベルがツリー構体の最低レベルである場合には
２個のアドレス指定信号を関連するメモリ素子に対し供
給するようにしたことを特徴とする特許請求の範囲第１
項に記載のメモリ。 ３、メモリ素子を配列する２つの座標軸方向で任意にア
ドレス指定し得るメモリ素子のアレイと、前記両座標軸
方向における２連の順次のメモリ素子列を同時にアドレ
ス指定し得る選択手段とを具えるメモリにおいて、前記
入力端子を前記２連のメモリ素子列の上限および下限情
報を受けるに好適な入力端子とし、ツリー構体に配列さ
れた選択モジュールの前記群の２つによって前記２連の
メモリ素子列のアドレス指定を行うようにしたことを特
徴とする特許請求の範囲第１項又は第２項に記載のメモ
リ。 ４、個別のチップに収容し得る複数の行および列配置の
メモリ素子を具えるメモリにおいて、各チップに設けた
ツリー構体の形状の選択モジュールの群を各座標方向に
対する他のツリー構体に含め、この他のツリー構体の高
いレベルに位置する各選択モジュールを関連するメモリ
チップに収容して前記他のツリー構体が個別のチップの
外部配線によってのみ得られるようにしたことを特徴と
する特許請求の範囲第１項乃至第３項の何れかの項に記
載のメモリ。 ５、個別のメモリ素子にゲート回路を設け、このゲート
回路を経て前記ツリー構体の最低レベルに位置する選択
モジュールから発生するアドレス指定信号を用いてメモ
リ素子を同時にアドレス指定して関連するメモリ素子列
のみを作動させるようにしたことを特徴とする特許請求
の範囲第１項乃至第４項の何れかの項に記載のメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8600848A NL8600848A (nl) | 1986-04-03 | 1986-04-03 | Geheugen met gelijktijdig adresseerbare geheugenelementen. |
| NL8600848 | 1986-04-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62237542A true JPS62237542A (ja) | 1987-10-17 |
| JPH07104815B2 JPH07104815B2 (ja) | 1995-11-13 |
Family
ID=19847818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62081298A Expired - Lifetime JPH07104815B2 (ja) | 1986-04-03 | 1987-04-03 | メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4845678A (ja) |
| EP (1) | EP0241078B1 (ja) |
| JP (1) | JPH07104815B2 (ja) |
| DE (1) | DE3771252D1 (ja) |
| NL (1) | NL8600848A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2514365B2 (ja) * | 1987-06-16 | 1996-07-10 | 三菱電機株式会社 | 機能ブロックのアドレスデコ−ド装置 |
| US5247634A (en) * | 1990-03-20 | 1993-09-21 | Hewlett-Packard Company | Method of managing memory allocation by association of memory blocks with a tree structure |
| JPH04147493A (ja) * | 1990-10-09 | 1992-05-20 | Mitsubishi Electric Corp | 半導体メモリ |
| JPH04258876A (ja) * | 1991-02-12 | 1992-09-14 | Mitsubishi Electric Corp | 半導体メモリ装置およびメモリアクセスシステム |
| US5235545A (en) * | 1991-03-29 | 1993-08-10 | Micron Technology, Inc. | Memory array write addressing circuit for simultaneously addressing selected adjacent memory cells |
| JPH0628861A (ja) * | 1992-07-07 | 1994-02-04 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5363337A (en) * | 1992-07-15 | 1994-11-08 | Micron Technology, Inc. | Integrated circuit memory with variable addressing of memory cells |
| US5313433A (en) * | 1992-09-11 | 1994-05-17 | Micron Technology, Inc. | Windowed flash write circuit |
| US6167499A (en) * | 1997-05-20 | 2000-12-26 | Vlsi Technology, Inc. | Memory space compression technique for a sequentially accessible memory |
| DE19738712C2 (de) * | 1997-09-04 | 2001-09-20 | Siemens Ag | Nichtflüchtiger Speicher mit zu Subblöcken zusammengefaßten Speicherzellen |
| JP2000122919A (ja) * | 1998-10-13 | 2000-04-28 | Mitsubishi Electric Corp | プロセッサ及びメモリ制御方法 |
| GB2383145B (en) | 2001-10-31 | 2005-09-07 | Alphamosaic Ltd | Data access in a processor |
| GB2382677B (en) * | 2001-10-31 | 2005-09-07 | Alphamosaic Ltd | Data access in a processor |
| GB2382676B (en) | 2001-10-31 | 2005-09-07 | Alphamosaic Ltd | Data access in a processor |
| WO2008028330A1 (en) * | 2006-08-31 | 2008-03-13 | Beijing Xizheng Microelectronics Co. Ltd. | A programmable interconnect network for logic array |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3895360A (en) * | 1974-01-29 | 1975-07-15 | Westinghouse Electric Corp | Block oriented random access memory |
| US4087811A (en) * | 1976-02-25 | 1978-05-02 | International Business Machines Corporation | Threshold decoder |
| US4106109A (en) * | 1977-02-01 | 1978-08-08 | Ncr Corporation | Random access memory system providing high-speed digital data output |
| JPS55143652A (en) * | 1979-04-25 | 1980-11-10 | Hitachi Ltd | Series-parallel signal converter |
| SU826418A1 (ru) * | 1979-08-17 | 1981-04-30 | Кировский Политехнический Институт | Запоминающее устройство |
| JPS5634179A (en) * | 1979-08-24 | 1981-04-06 | Mitsubishi Electric Corp | Control circuit for memory unit |
| JPS5798173A (en) * | 1980-12-09 | 1982-06-18 | Panafacom Ltd | Module selecting system of storage device |
| US4434502A (en) * | 1981-04-03 | 1984-02-28 | Nippon Electric Co., Ltd. | Memory system handling a plurality of bits as a unit to be processed |
| DE3341982A1 (de) * | 1983-11-21 | 1985-05-30 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur zaehlung von 1-belegungen in (0,1)- vektoren |
| FR2566938B1 (fr) * | 1984-06-29 | 1989-08-18 | Texas Instruments France | Memoire permettant de transformer un flot de mots de donnees en un autre flot de mots de donnees |
| JPH069116B2 (ja) * | 1985-05-24 | 1994-02-02 | 日立超エル・エス・アイエンジニアリング株式会社 | 半導体集積回路装置 |
| GB8515482D0 (en) * | 1985-06-19 | 1985-07-24 | Int Computers Ltd | Search apparatus |
| JPH0629855A (ja) * | 1992-07-11 | 1994-02-04 | Hitachi Ltd | Ｄ／ａ変換器 |
| JPH0654055A (ja) * | 1992-07-28 | 1994-02-25 | Nec Corp | 加入者線によるケーブル芯線電圧制御接続方式 |
-
1986
- 1986-04-03 NL NL8600848A patent/NL8600848A/nl not_active Application Discontinuation
-
1987
- 1987-03-24 DE DE8787200564T patent/DE3771252D1/de not_active Expired - Lifetime
- 1987-03-24 EP EP87200564A patent/EP0241078B1/en not_active Expired
- 1987-03-31 US US07/033,126 patent/US4845678A/en not_active Expired - Lifetime
- 1987-04-03 JP JP62081298A patent/JPH07104815B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0241078B1 (en) | 1991-07-10 |
| DE3771252D1 (de) | 1991-08-14 |
| US4845678A (en) | 1989-07-04 |
| NL8600848A (nl) | 1987-11-02 |
| EP0241078A1 (en) | 1987-10-14 |
| JPH07104815B2 (ja) | 1995-11-13 |
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