JPH07104815B2 - メモリ - Google Patents

メモリ

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JPH07104815B2
JPH07104815B2 JP62081298A JP8129887A JPH07104815B2 JP H07104815 B2 JPH07104815 B2 JP H07104815B2 JP 62081298 A JP62081298 A JP 62081298A JP 8129887 A JP8129887 A JP 8129887A JP H07104815 B2 JPH07104815 B2 JP H07104815B2
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コルネリス・ヘルマヌス・ファン・ベルケル
ロエロフ・ヘルマン・ウイレム・サルテルス
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エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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    • G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
    • G—PHYSICS
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  • Dram (AREA)
  • Image Input (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 本発明は、同時にアドレス指定し得るメモリ素子を具え
るメモリ、特にメモリ素子を配列する少なくとも１つの
座標軸方向で任意にアドレス指定し得るメモリ素子のア
レイと、前記座標軸方向における一連の順次のメモリ素
子列を同時にアドレス指定する選択手段とを具えるメモ
リに関するものである。
かかるメモリを用いて、関連するメモリ素子の全部を同
時にアドレス指定することにより長方形状のパターンを
メモリに特に迅速に書込むことができる。又、かかるメ
モリを種々のグラフィックシステムに用いることもでき
る。
長方形状の区域を表示する表示システムは、“コンピュ
ータグラフィックス”第16巻，第３号（1982年７月）第
147頁〜第153頁に発表されたダニエル・エス・ウェイン
の論文に記載されている。
この論文においては、同時にアドレス指定し得るメモリ
素子に対するアドレス指定手段は、上限および下限を含
め、これらの間の出力群（1a,1a＋1,……ua）を選択す
るために、Ｘ方向およびＹ方向の双方に対し下限（1a）
のアドレス（LA）および上限（ua）のアドレス（UA）を
必要とする。アドレス指定手段には下限およ上限を含
め、これらの間のメモリ素子の行又は列を同時にアドレ
ス指定するデコーダを設ける。ｎビットアドレスデコー
ダでは行又は列0,1,……2n−１をアドレス指定すること
ができる。
アドレスデコーダによって先ず最初行又は列1a,1a＋1,
……2n−１を選択し、次いで行又は列0,1,……uaを選択
し、最後にAND操作によって出力群（1a,1a＋1,……ua）
を選択する。
本発明の目的は、任意の大きさの長方形パターンを、同
時アドレス指定により直接且つ高速および定速即ち長方
形の大きさに関係のない速度でメモリに書込み得ると共
にモジュラーなツリー構体の論理配列をも有利に組込み
得るようにしたメモリのシステムを提供せんとするにあ
る。
本発明はメモリ素子を配列する少なくとも１つの座標軸
方向で任意にアドレス指定し得るメモリ素子のアレイ
と、前記座標軸方向における一連の順次のメモリ素子列
を同時にアドレス指定する選択手段とを具えるメモリに
おいて、前記選択手段は、前記一連のメモリ素子列の上
限および下限情報を受ける入力端子と、ツリー構体に配
列された１群の選択モジュールとを具え、各選択モジュ
ールは上限および下限情報の一部分を用いてこれら上限
および下限情報の位置表示を行う表示信号から他の表示
信号を取出し、これら他の表示信号によって上限および
下限情報の特定の位置表示を行うと共にこれら他の表示
信号をツリー構体における次に低いレベルの選択モジュ
ールに対して用い、ツリー構体の最低レベルに位置する
選択モジュールによって前記一連のメモリ素子列のアド
レス指定を行うようにしたことを特徴とする。
上限および下限に関する正しいサブ情報を供給する限り
においては、選択モジュールを通常のように構成して任
意数の他の表示信号を各表示信号から取出すことができ
るが、好適にはツリー構体の所定レベルにおける全部の
選択モジュールを上限および下限情報の関連するビット
により制御し、この所定レベルの選択モジュールの各々
に供給された表示信号から、次に低いレベルの２個の関
連する選択モジュールの各々に対する２個の他の表示信
号を取出し、所定レベルがツリー構体の最低レベルであ
る場合には２個のアドレス指定信号を関連するメモリ素
子に体し供給し得るようにする。この場合の好適な例で
はアドレス指定時間を、関連する座標軸方向における最
長の実現可能で選択的にアドレス指定可能な一連の順次
のメモリ素子列の対数（底が２）に比例させるようにす
る。ツリー構体の所定レベルの好適な選択モジュールを
これに接続された次に低いレベルの関連する好適な選択
モジュールと組合せて１個の新たな選択モジュールを形
成する場合には、この新たな選択モジュールを上限およ
び下限情報の２つの関連するビットにより制御し、従っ
て４つの他の表示信号を１つの表示信号から取出す選択
モジュールを得ることができる。或いは又、この際上限
および下限情報のサブ情報を用いるのが好適でない場合
でも１つの表示信号から例えば３つの他の表示信号を取
出すことができる。
本発明メモリの他の例ではツリー構体の最低レベルに対
し必要な程度の多数の選択モジュールを選択手段に設け
ると共にこのツリー構体の使用中に必要な関連する数の
選択モジュールを毎回用いるようにする。複数の他の表
示信号を各表示信号から取出すため、および更にこれら
信号を選択モジュールの関連する数の入力側にフィード
バックする必要があるため、各選択モジュールに対し追
加のメモリ素子を設ける必要がある。
メモリ素子は１つの座標軸方向に配列し得るが、通常２
つの座標軸方向に配列し、しかも特別な場合には２つ以
上の座標軸方向にも配列することができる。
メモリおよび関連するツリー構体並びに制御回路を単一
のチップに組込むことができ、大きなメモリを必要とす
る場合には、かかるチップを組合せることができる。こ
の場合には、個別のチップに収容し得る複数の行および
列配置のメモリ素子を具えるメモリにおいて、各チップ
に設けたツリー構体の形状の選択モジュールの群を各座
標方向に対する他のツリー構体に含め、この他のツリー
構体の高いレベルに位置する各選択モジュールを関連す
るメモリチップに収容して前記他のツリー構体が個別の
チップの外部配線によってのみ得られるようにする。
ツリー構体の最低レベルの選択モジュールによって関連
するメモリ素子に対するアドレス指定信号を同時に供給
する。これに応答して表示された値“0"又は“1"を下限
および上限間のメモリ素子に書込む。この目的のため
に、本発明では個別のメモリ素子にゲート回路を設け、
このゲート回路を経て前記ツリー構体の最低レベルに位
置する選択モジュールから発生するアドレス指定信号を
用いてメモリ素子を同時にアドレス指定して関連するメ
モリ素子列のみを作動させるようにする。
図面につき本発明を説明する。
第１図に示す本発明メモリにおいて、実際のメモリを１
で示す。このメモリはランダムアクセスメモリ（RAM）
として構成すると共に２つの座標方向ＸおよびＹに規定
されたメモリ素子のマトリックスで形成する。これらメ
モリ素子を本例では１ビットメモリセルで構成する。第
１図に示すメモリ１の斜線区域２は、例えば関連する区
域を１作動で書込むために１メモリサイクル内で同時に
アドレス指定すべき１組のメモリ素子を示す。このメモ
リ素子の組を、Ｘ方向では下限XLおよび上限XHで規定
し、Ｙ方向では下限YLおよび上限YHで規定する。
ランダムアクセスメモリでは書込みおよび読出し作動に
対し通常のアドレス指定手段のほかに、間隔（XL,XH）
および間隔（YL,YH）でメモリ素子を同時にアドレス指
定するアドレス指定手段をも設ける。この後者のアドレ
ス指定手段のみを第１図に示す。即ちこれらアドレス指
定手段を、アドレスマルチプレクサ３、記憶回路4,5,6
および７並びに選択手段８および９により形成する。記
憶回路４および５は値XLおよびXHを夫々受けると共に記
憶回路６および７は値YLおよびYHを夫々受ける。ライン
10を経て供給される上限および下限情報即ち値XL,XH,YL
およびYHをアドレスマルチプレクサ３により記憶回路4,
5,6および７に分配する。この値XL,YLおよびYHによって
選択手段８および９の制御信号を発生する。間隔（XL,X
H）のメモリ素子のアドレス指定に対する処理は、間隔
（YL,YH）のメモリ素子のアドレス指定に対する処理と
一致するため、間隔（XL,XH）のメモリ素子のアドレス
指定のみを以下に記載し、即ち、以下記憶手段４および
５並びに選択手段８に対する記載のみを行い、第２およ
び３図に対しても同様とする。
第３図に示す選択手段８はツリー構体に接続された選択
モジュール11および12で構成する。図示の例では選択手
段８によって16個のメモリ素子に対するアドレス指定信
号（“0"又は“1"）を供給する。以下に示す状態ではメ
モリ素子に対するアドレス指定信号が間隔（XL,XH）内
では値“1"を有し、この間隔の外側では値“0"を有する
ものとする。ツリー構体の順次のレベルは順次に1,2,4
および８個の選択モジュールを具える。このツリー構体
は、32.64……個のメモリ素子のアドレス指定に対して
は16.32……個の選択モジュールに拡張することができ
る。ツリー構体の最低レベルの選択モジュール12はツリ
ー構体の高いレベルの互いに同一の選択モジュール11と
は僅かに相違し、これを以下に示す。所定レベルの選択
モジュールはXLおよびXHの関連するビットによって制御
する。XLおよびXHの最上位のビットによってツリー構体
のピークを形成する選択モジュールを制御し、XLおよび
XHの最下位のビットによってツリー構体の最低レベルの
選択モジュールを制御する。
好適には３ビット符号の５個の可能な入力信号の１つを
各選択モジュール11,12に供給し得るようにする。これ
ら信号によって表示信号を形成し、これにより上限およ
び下限に対する位置表示を行い得るようにする。表示信
号としては次に示す信号が存在する。
・BE:この信号によって、関連する選択モジュールによ
り考慮されるＸサブ間隔内に上限XHおよび下限XLが位置
することを示す。
・RE:この信号によって関連する選択モジュールにより
考慮されるＸサブ間隔内に上限XHのみが位置することを
示す。
・LE:この信号によって関連する選択モジュールにより
考慮されるＸサブ間隔内に下限XLのみが位置することを
示す。
・OR:この信号によって関連する選択モジュールにより
考慮されるＸサブ間隔内に値“0"のアドレス指定信号の
みが位置することを示す。
・IR:この信号によって関連する選択モジュールにより
考慮されるＸサブ間隔内に値“1"のアドレス指定信号の
みが位置することを示す。
これら表示信号の１つを受信した後、XLおよびXHの関連
するビットに依存し、即ち上限および下限のサブ情報に
依存し、選択モジュール11によって２つの他の表示信号
を供給し、これら信号により上限および下限に対し一層
特定された位置表示を行い得るようにする。これら他の
表示信号は５個の表示信号の１つで構成されるが、この
信号は、関連する選択モジュールに供給された表示信号
に関連するＸサブ間隔の1/2の大きさのＸサブ間隔にの
み関連する。ツリー構体の最低レベルの選択モジュール
により供給される他の表示信号は、表示信号の１つで形
成されないで、アドレス指定信号“0"又は“1"で形成さ
れる。
第２図は選択モジュール11の真理値表を示し、選択モジ
ュール12の真理値表はこれから以下に説明するように簡
単に導出することができる。この真理値表には供給すべ
き５個の表示信号のうちの１個に依存し、且つ記憶回路
４および５に夫々記憶された値XLおよびXHの２つの関連
するビットXL（ｉ）およびXH（ｉ）のうちの１個に依存
する２個の他の表示信号が示されている。この真理値表
は実際の値を基として良好に示すことができる。この例
に対し、０から15までの総合Ｘ範囲を選択することがで
き、この際、XL＝1001（９）およびXH＝1110（14とす
る。この表示信号はツリー構体の頂部を形成する選択モ
ジュールに常時供給する。本例ではビット1,1を記憶回
路の制御信号としてこの選択モジュールに供給する。真
理値表に従って、この他の表示信号をORおよびBEとす
る。これは、表示信号ORを供給する選択モジュールによ
り考慮されるＸサブ間隔（0,7）内に値“0"のアドレス
指定信号のみが位置し、表示信号BEを供給する選択モジ
ュールにより考慮されるＸサブ間隔（8,15）内に上限
（14）および下限（９）が位置することを示す。真理値
表から明らかなように一旦表示信号ORが供給されると、
ツリー構体の低いレベルに位置する選択モジュールによ
って、表示信号ORを、供給される制御ビットに関係なく
他の表示信号として常時供給する。次いで選択モジュー
ル12によって、他の制御信号ORの代わりに値“0"のアド
レス指定信号を供給する。ツリー構体の最高レベルの選
択モジュールから得た表示信号BEを制御ビット0,1と共
に、最高レベルの次に高いレベルの関連する選択モジュ
ールに供給する。真理値表に従ってこの選択モジュール
により他の表示信号LEおよびREを供給する。換言すれ
ば、表示信号LEを供給する選択モジュールにより考慮さ
れるＸサブ間隔（8,11）内に下限（９）が位置し、表示
信号REが供給される選択モジュールにより考慮されるＸ
サブ間隔（12,15）内に上限（14）が位置する。最高レ
ベルから３番目に高いレベルでは供給される表示信号LE
および制御ビット0,1からの他の表示信号LEおよびIRを
取出し、且つ供給される表示信号REおよび制御ビット0,
1から他の表示信号IRおよびREを取出す。従ってＸサブ
間隔（14,15）に下限が限定され、且つＸサブ間隔（10,
11）および（12,13）に対しては表示信号IRが供給され
る。真理値表から明らかなように一旦表示信号IRが供給
されると、ツリー構体の低いレベルでこれに接続された
選択モジュールによって表示信号IRを、供給される制御
ビットに関係なく、他の表示信号として常時供給する。
この際、選択モジュール12によって他の表示信号IRの代
わりに値“1"のアドレス信号を発生するものとする。最
高レベルから２番目に高いレベルから取出した表示信号
LEおよびREから、制御ビット1,0の供給後、他の表示信
号ORおよびLE,REおよびORを夫々得るようにする。しか
し、ツリー構体の最低レベルの選択モジュールが関連す
るため、値“0"および“1"、“1"および“0"のアドレス
指定信号が夫々発生するようになる。これがため、XLお
よびXH、即ち９および14に対し選択した値に従ってＸ間
隔（0,8）およびＸ値（15）に対するアドレス指定信号
よって値“0"を得、Ｘ間隔（9,14）に対するアドレス指
定信号によって値“1"を得るようにする。Ｘ方向のアド
レス指定信号を例えばいわゆるワードライン（WLn）を
経てメモリ素子に供給し得るようにすると共にＹ方向の
アドレス指定信号をいわゆるビット選択ライン（BSn）
を経てメモリ素子に供給し得るようにする。
上述したアドレス指定手段を有するメモリは単一チップ
に組込むことができ、従って複数のチップをツリー構体
に再び好適に組合せることができる。第４図は個別のチ
ップに多数群の選択モジュールを組込んだツリー構体を
示す。本例でも１座標方向のみを考慮する。この場合、
１群の選択モジュールを１チップに組込むと共にこれに
よりｎ個のメモリ素子に対しｎ個（ｎは偶数）のアドレ
ス指定信号が得られるものとする。選択モジュールのか
かる群は、この群を第３図に示すように配列したツリー
構体の最低レベルに の選択モジュールを具え、このツリー構体の他のレベル
には の他の選択モジュールを具えるようにする。これがた
め、１個のチップにｎ−１個の選択モジュールを必要と
する。メモリは好適には2k個（ｋ＝2,3,……）のチップ
で構成し、従ってｎ・2k個のアドレス指定信号が得られ
るようになる。これら2k個のチップは、第３図に示すツ
リー構体と同一の選択モジュールより成る他のツリー構
体に含めるようにする。これがため、他のツリー構体に
対しては他の2k−１個の選択モジュールが必要となる。
第４図には他のツリー構体の最低レベルの選択モジュー
ル群を13で示し、他のツリー構体の他のレベルの選択モ
ジュールを14で示し、上限および下限に対する記憶回路
を15で示す。選択モジュール13の群のみを関連するチッ
プに組込むものとすると、これらチップの外側に１個の
ツリー構体を位置させる必要がある。しかし、これらチ
ップ間にアドレス手段を配分して個別のチップの外部配
線によってツリー構体を簡単に構成し得るようにするの
が有利である。前述したように2k群の選択モジュール13
を組合せてｎ・2k個のメモリ素子に対するアドレス指定
信号を取出し得るようにするためには2k−１個の選択モ
ジュールを必要とする。各群に対し正しく必要なｎ−１
個の選択モジュールの数の代わりにチップ当りｎ個の選
択モジュールを設けることにより、選択モジュール14を
選択モジュール13の群間に配分し、且つ選択モジュール
13の群の外部配線により１つのツリー構体を簡単に得る
ようにする。この場合、１個の選択モジュールを残存さ
せて、各チップの外部配線により簡単に得られる一層複
雑なツリー構体に他のツリー構体を含めるようにする。
かようにツリー構体を好適に構成しても制御ビットの数
は変化しない。
第５図は、ツリー構体の最低レベルの関連する選択モジ
ュールによるアドレス指定信号出力のラインのみ、即ち
ワードラインWLnのビット選択ラインBSn並びにデータの
書込み又は読出しを行い得るビットラインBLnおよび▲
▼のみを有する１個のメモリ素子を示す。
このメモリ素子には既知のように２個のMOSトランジス
タ17および18並びに２個の負荷素子19および20より成る
１個のフリップフロップ回路16を設けると共に、接続点
21および22に接続され、各々が２個のMOSトランジスタ2
5,27および26,28を夫々有する２個のゲート回路23およ
び24を設ける。フリップフロップ回路16を設置電位点０
および供給電圧点Ｖ間に接続する。負荷素子19および20
は、ゲートおよびソースが相互接続されて接続点21,22
に夫々接続されたデプレション形のMOSトランジスタに
より形成することができる。これらトランジスタは２個
の電極間の電位差が０の場合にターンオン状態を保持す
る。第５図に示す回路の他のトランジスタはエンハンス
メント型とし、従ってソースおよびゲート間の電位差が
０となる場合にターンオフし得るようにする。
メモリ素子の書込みおよび読出し動作は、ワードライン
WLn＝１およびビット選択ラインBSn＝１の場合にのみ行
われるようにする。その理由はこの場合、ゲート回路23
および24の２個のトランジスタがターンオン可能な状態
にあるからである。フリップフロップ回路の状態に依存
し、直列接続のトランジスタ17,25および27がターンオ
ンするか又は直列接続のトランジスタ18,26および28が
ターンオンする。又、ワードラインWLn＝０および／ま
たはビット選択ラインBSn＝０の場合にはフリップフロ
ップ回路により形成される実際のメモリ素子および書込
み／読出しラインBLn,▲▼の間の接続がカットオ
フ状態となる。又、書込み動作は、ワードラインを“1"
にセットし、２個のビットラインを“0"にセットし、ビ
ット選択ライン（この場合、最早や相互接続されていな
い）の一方を“1"とし、他方を“0"とすることによって
も達成される。
最後に、選択手段８および／または９とメモリ１との間
にマスキング回路を配列して上限および下限により画成
される長方形内でアドレス信号の一部分を反転し得るよ
うにし、これにより後者のアドレス指定信号によって長
方形の外側に位置するメモリ素子に対するアドレス指定
信号と同一の値を得るよにうする。かかるマスキング回
路を用いて例えば、第１サイクル中一方の軸方向で下限
および上限間のアドレス指定信号のみを反転し、かつ第
２サイクル中他方の軸方向で下限および上限間のアドレ
ス指定信号のみを反転して長方形の周囲を描き得るよう
にする。
【図面の簡単な説明】
第１図は２つの座標方向に対する本発明メモリの構成を
示すブロック図、 第２図は選択手段の動作を示す選択モジュールの真理値
表を示す説明図、 第３図は第２図に示す真理値表を実証する選択モジュー
ルにより選択手段を構成する16個のメモリ素子をアドレ
ス指定する選択手段の構成を示す接続配置図、 第４図は個別のチップに組込んだメモリのツリー構体を
示す接続配置図、 第５図は個別のメモリ素子の同時アドレスを行うメモリ
に使用するに好適な本発明メモリ素子の１例を示す接続
回路図である。 １……メモリ、２……斜線区域 ３……アドレスマルチプレクサ 4,5,6,7……記憶回路 8,9……選択手段、10……ライン 11,12,13,14,15……選択モジュール 16……フリップフロップ回路 17,18,25,26,27,28……MOSトランジスタ 19,20……負荷素子、21,22……接続点 23,24……ゲート回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】メモリ素子を配列する少なくとも１つの座
    標軸方向で任意にアドレス指定し得るメモリ素子のアレ
    イと、前記座標軸方向における一連の順次のメモリ素子
    列を同時にアドレス指定する選択手段とを具えるメモリ
    において、前記選択手段は、前記一連のメモリ素子列の
    上限および下限情報を受ける入力端子と、ツリー構体に
    配列された１群の選択モジュールとを具え、各選択モジ
    ュールは上限および下限情報の一部分を用いてこれら上
    限および下限情報の位置表示を行う表示信号から他の表
    示信号を取出し、これら他の表示信号によって上限およ
    び下限情報の特定の位置表示を行うと共にこれら他の表
    示信号をツリー構体における次に低いレベルの選択モジ
    ュールに対して用い、ツリー構体の最低レベルに位置す
    る選択モジュールによって前記一連のメモリ素子列のア
    ドレス指定を行うようにしたことを特徴とするメモリ。
  2. 【請求項２】ツリー構体の所定レベルにおける全部の選
    択モジュールを上限および下限情報の関連するビットに
    より制御し、この所定レベルの選択モジュールの各々に
    供給された表示信号から、次に低いレベルの２個の関連
    する選択モジュールの各々に対する２個の他の表示信号
    を取出し、所定レベルがツリー構体の最低レベルである
    場合には２個のアドレス指定信号を関連するメモリ素子
    に対し供給するようにしたことを特徴とする特許請求の
    範囲第１項に記載のメモリ。
  3. 【請求項３】メモリ素子を配列する２つの座標軸方向で
    任意にアドレス指定し得るメモリ素子のアレイと、前記
    両座標軸方向における２連の順次のメモリ素子列を同時
    にアドレス指定し得る選択手段とを具えるメモリにおい
    て、前記入力端子を前記２連のメモリ素子列の上限およ
    び下限情報を受けるに好適な入力端子とし、ツリー構体
    に配列された選択モジュールの前記群の２つによって前
    記２連のメモリ素子列のアドレス指定を行うようにした
    ことを特徴とする特許請求の範囲第１項又は第２項に記
    載のメモリ。
  4. 【請求項４】個別のチップに収容し得る複数の行および
    列配置のメモリ素子を具えるメモリにおいて、各チップ
    に設けたツリー構体の形状の選択モジュールの群を各座
    標方向に対する他のツリー構体に含め、この他のツリー
    構体の高いレベルに位置する各選択モジュールを関連す
    るメモリチップに収容して前記他のツリー構体が個別の
    チップの外部配線によってのみ得られるようにしたこと
    を特徴とする特許請求の範囲第１項乃至第３項の何れか
    の項に記載のメモリ。
  5. 【請求項５】個別のメモリ素子にゲート回路を設け、こ
    のゲート回路を経て前記ツリー構体の最低レベルに位置
    する選択モジュールから発生するアドレス指定信号を用
    いてメモリ素子を同時にアドレス指定して関連するメモ
    リ素子列のみを作動させるようにしたことを特徴とする
    特許請求の範囲第１項乃至第４項の何れかの項に記載の
    メモリ。
JP62081298A 1986-04-03 1987-04-03 メモリ Expired - Lifetime JPH07104815B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8600848 1986-04-03
NL8600848A NL8600848A (nl) 1986-04-03 1986-04-03 Geheugen met gelijktijdig adresseerbare geheugenelementen.

Publications (2)

Publication Number Publication Date
JPS62237542A JPS62237542A (ja) 1987-10-17
JPH07104815B2 true JPH07104815B2 (ja) 1995-11-13

Family

ID=19847818

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2514365B2 (ja) * 1987-06-16 1996-07-10 三菱電機株式会社 機能ブロックのアドレスデコ−ド装置
US5247634A (en) * 1990-03-20 1993-09-21 Hewlett-Packard Company Method of managing memory allocation by association of memory blocks with a tree structure
JPH04147493A (ja) * 1990-10-09 1992-05-20 Mitsubishi Electric Corp 半導体メモリ
JPH04258876A (ja) * 1991-02-12 1992-09-14 Mitsubishi Electric Corp 半導体メモリ装置およびメモリアクセスシステム
US5235545A (en) * 1991-03-29 1993-08-10 Micron Technology, Inc. Memory array write addressing circuit for simultaneously addressing selected adjacent memory cells
JPH0628861A (ja) * 1992-07-07 1994-02-04 Oki Electric Ind Co Ltd 半導体記憶装置
US5363337A (en) * 1992-07-15 1994-11-08 Micron Technology, Inc. Integrated circuit memory with variable addressing of memory cells
US5313433A (en) * 1992-09-11 1994-05-17 Micron Technology, Inc. Windowed flash write circuit
US6167499A (en) * 1997-05-20 2000-12-26 Vlsi Technology, Inc. Memory space compression technique for a sequentially accessible memory
DE19738712C2 (de) * 1997-09-04 2001-09-20 Siemens Ag Nichtflüchtiger Speicher mit zu Subblöcken zusammengefaßten Speicherzellen
JP2000122919A (ja) 1998-10-13 2000-04-28 Mitsubishi Electric Corp プロセッサ及びメモリ制御方法
GB2383145B (en) * 2001-10-31 2005-09-07 Alphamosaic Ltd Data access in a processor
GB2382677B (en) * 2001-10-31 2005-09-07 Alphamosaic Ltd Data access in a processor
GB2382676B (en) * 2001-10-31 2005-09-07 Alphamosaic Ltd Data access in a processor
CN101517546B (zh) * 2006-08-31 2011-12-07 雅格罗技（北京）科技有限公司 一种用于逻辑阵列的可编程互连网络

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3895360A (en) * 1974-01-29 1975-07-15 Westinghouse Electric Corp Block oriented random access memory
US4087811A (en) * 1976-02-25 1978-05-02 International Business Machines Corporation Threshold decoder
US4106109A (en) * 1977-02-01 1978-08-08 Ncr Corporation Random access memory system providing high-speed digital data output
JPS55143652A (en) * 1979-04-25 1980-11-10 Hitachi Ltd Series-parallel signal converter
SU826418A1 (ru) * 1979-08-17 1981-04-30 Кировский Политехнический Институт Запоминающее устройство
JPS5634179A (en) * 1979-08-24 1981-04-06 Mitsubishi Electric Corp Control circuit for memory unit
JPS5798173A (en) * 1980-12-09 1982-06-18 Panafacom Ltd Module selecting system of storage device
US4434502A (en) * 1981-04-03 1984-02-28 Nippon Electric Co., Ltd. Memory system handling a plurality of bits as a unit to be processed
DE3341982A1 (de) * 1983-11-21 1985-05-30 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zur zaehlung von 1-belegungen in (0,1)- vektoren
FR2566938B1 (fr) * 1984-06-29 1989-08-18 Texas Instruments France Memoire permettant de transformer un flot de mots de donnees en un autre flot de mots de donnees
JPH069116B2 (ja) * 1985-05-24 1994-02-02 日立超エル・エス・アイエンジニアリング株式会社 半導体集積回路装置
GB8515482D0 (en) * 1985-06-19 1985-07-24 Int Computers Ltd Search apparatus
JPH0629855A (ja) * 1992-07-11 1994-02-04 Hitachi Ltd Ｄ／ａ変換器
JPH0654055A (ja) * 1992-07-28 1994-02-25 Nec Corp 加入者線によるケーブル芯線電圧制御接続方式

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