KR870001518A - 컴퓨터 메모리 장치 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 원리들을 병합한 메모리 서브시스템을 개략적으로 도시한 도면.
제2도 및 제3도는 각기 제1도의 메모리 서브시스템을 제1 및 제2의 구성으로 더욱 상세하게 도시한 도면.
제6도는 본 발명의 동작을 설명하는데 사용되는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 서브시스템
10-2A, 10-2B : 메모리 모듈장치 또는 메모리 스택
10-4A : 프로그래머블 논리 어레이 회로 10-6 : 열 타이밍 선택회로
10-6A, 10-6B, 10-6C, 10-6D : 선택기회로 10-8 : 출력워어드 시퀀서 회로
10-10 : 타이밍 회로 10-12, 10-14 : 데이타 레지스터
12-19 : 핀들
Claims (10)
- 서브시스템을 메모리 요구들을 수신하기 위해 싱글 워어드 버스에 연결하며 버스전송동작 사이클동안 상기 버스에 정보워어드를 전송하기 위해 상기 서브시스템을 상기 싱글워어드 버스에 연결하고, 상기 메모리 요구들이 연속동작 버스사이클에 대해 복수의 워어드 전송을 요구하는 소정의 메모리 판독동작을 특정화 하도록 부호와되는 상기 요구들주우 하나의 요구와 그리고 다중비트어드레스를 포함하여 시스템에 사용하기 위한 메모리 서브시스템에 있어서, 상기 메모리 서브시스템이 각각 단일회로 기판상에 설치된 복수의 워어드블록의 랜덤 액세스메모리 칩들을 포함하는 다수의 어드레스 가능한 싱글 워어드 와이드 메모리 스택과, 상기 어드레스 및 입력밀도 신호의 다수의 최하위 비트와 최상위 비트를 수신하기 위해 상기 다수의 스택의 상기 복수의 칩블록에 연결되고, 상기 입력밀도 신호의 작용으로서 공통스택 혹은 적어도 한쌍의 인접스택들로부터 대응하는 복수의 워어드 블록을 미리 선택하기 위해 복수의 선택 신호를 발생하도록 동작하는 디코드 수단과, 상기 다수의 최하위 비트들 중 적어도 하나와 상기 입력밀도 신호를 수신하기 위해 상기 다수의 스택의 상기 복수의 칩 블록에 연결되는 선택수단과, 상기 다수의 스택에 공통으로 연결되는 복수의 레지스터와, 판독 동작의 소정의 각 판독 종류에 대한 타이밍 신호 시퀸스를 발생하기 위해 상기 다수의 메모리 스택과 상기 선택수단 및 상기 복수의 레지스터에 연결되고, 상기 타이밍 신호 시퀸스가 제 1 구간을 형성하기 위한 지속기간을 가진 제 1 타이밍 신호와 상기 제 1 구간동안 발생하는 복수의 타이밍 신호로 포함하게 하고 상기 미리 선택된 칩블록들이 액세스에 대한 상기 제 1 타이밍 신호에 의해 조절되게 하고, 또 상기 복수의 타이밍 신호들이 상기 공통 스택내에 있거나 혹은 상기 한쌍의 인접 스택들 사이에 분포되어 있는 상기 미리 선택된 블록들로부터 직렬로 복수의 워어드를 읽어내기 위하여 상기 선택 수단에 의해 상기 단일 스택혹은 상기 한쌍의 인접 스택들내에 있는 상이한 블록칩들에 선택적으로 인가되게 하는 타이밍 수단을 구비한 것을 특징으로 하는 컴퓨터 메모리 장치.
- 제1항에 있어서, 상기 디코드 수단이 숫자에 있어 상기 다수의 어드레스 가능한 메모리 스택들 중반에 해당되는 다수의 프로그래머블 논리 어레이(PLA)회로를 포함하는데, 상기 다수의 PLA회로들 중 각각이 상기 다수의 선택신호 세트들을 발생하도록 프로그램되고, 상기 각각의 선택 신호 세트가 상기 다수의 어드레스 가능한 메모리 스택들 중 상이한 소정의 하나에 인가되는 것을 특징으로 하는 컴퓨터 메모리 장치.
- 제1항에 있어서, 상기 입력 밀도 신호가 제1상태 조건에 있을 때 상기 디코드 수단 및 상기 선택 수단이 상기 각각의 스택으로부터 직렬로 상기 복수의 워어드를 읽어내기 위하여 상기 다수의 스택들중 각각 하나씩을 조절하는 것을 특징으로 하는 컴퓨터 메모리장치.
- 제 1항에 있어서, 상기입력 밀도 신호가 제2상태 조건에 있을 때 상기 디코드 수단 및 상기 선택 수단이 상기 상이한 한쌍의 인접 스택으로부터 직렬로 상기 복수의 워어드를 읽어내기 위하여 상이한 한쌍의 인접 스택을 조절하는 것을 특징으로 하는 컴퓨터 메모리 장치.
- 시스템에 사용하기 위해 싱글 워어드 버스에 연결하며, 메모리 요구들을 수신하고, 각각의 요구가 제1 및 제 2 어드레스 부분을 가진 다중 비트 어드레스를 포함하게 하는 메모리 서브시스템에 있어서, 상기 시스템이 내부 버스에 공통으로 연결되고 각각 랜덤 액세스 메모리 칩들의 복수의 워어드 블록들을 포함하는 다수의 어드레스 가능한 싱글 워어드 와이드 모듈과, 각각의 어드레스의 복수의 비트와 입력제어신호를 수신하기 위해 상기 모듈들과 상기 단일 버스에 연결되고 상기 입력 제어신호 상태의 작용으로서 상기 모듈들중의 하나나 혹은 상기 모듈들중의 인접하는 하나로부터 상기 복수의 블록들내에 있는 블록군들을 미리 선택하기 위해 상기 어드레스 비트들이 부호화되게 하는 제어수단과, 각각의 어드레스의 적어도 최하위 비트를 수신하기 위해 상기 다수의 모듈과 상기 버스에 연결된느 선택기 수단과, 상기 내부 버스에 공통으로 연결되는 다수의 레지스터와, 각각의 소정의 요구에 응답하여 상기 타이밍 신호 시퀀스를 발생하기 위해 상기 모듈 및 상기 선택기 수단과 그리고 상기 복수의 레지스터에 연결되고, 상기 타이밍 신호들중 제1 타이밍 신호가 상기 제 1 어드레스부를 기억하기 위해 상기 모듈들중 하나나 혹은 상기 모듈들중 인접하는 하나의 모듈에 대한 상기 미리 선택된 블록군의 칩들을 조절하게하고, 상기 타이밍 신호들 중 제 2 타이밍 신호 및 제3 타이밍 신호가 상기 모듈들중의 상기 복수의 블록들로 하여금 상기 하나의 모듈 혹은 상기 인접 모듈들내에 있는 상기 미리 선택된 블록군들에서 상기 복수의 레지스터까지 직렬로 워어드들을 읽어내게 하기 위하여 상기 제 2 어드레스부를 기억하도록 상기 선택기 수단을 조절하게하는 타이밍 수단을 구비한 것을 특징으로 하는 컴퓨터 메모리 장치.
- 서브시스템을 메모리 요구들을 수신하기 위해 싱글 워어드 버스에 연결하며 버스전송 동작 사이클동안 상기 버스에 정보 워어드를 전송하기 위해 상기 서브시스템을 상기 워어드 버스에 연결하고, 상기 메모리 요구들이 연속동작 버스사이클에 대해 복수의 워어드 전송을 요구하는 소정의 판독동작을 특정화하도록 부호화 되는 상기 요구들중 하나의 요구와 그리고 다중비트 어드레스를 포함하여 시스템에 사용하기 위한 메모리 서브시스템에 있어서, 상기 메모리 서브시스템이 단일회로 기판상에 설치된 복수의 워어드블록에 랜덤 액세스메모리 칩들을 포함하는 다수의 어드레스 가능한 싱글 워어드 와이드 메모리 어레이와, 상기 각각의 어드레스의 다수의 최하위 비트를 수신하기 위해 상기 복수의 칩블록과 상기 버스에 연결되고, 상기 다수의 최하위 비트에 응답하여 대응하는 복수의 워어드 블록을 미리 선택하기 위해 복수의 선택 신호를 발생하도록 동작하는 디코드 수단과, 상기 다수의 최하위 비트들 중 적어도 하나를 수신하기 위해 상기 복수의 칩블록에 연결되는 선택수단과, 상기 싱글 워어드 와이드 메모리 어레이에 공통으로 연결되는 복수의 레지스터와, 판독동작의 소정의 각 판독 종류에 대한 타이밍 신호 시퀀스를 발생하기 위해 상기 메모리어레이와 상기 선택수단 및 상기 복수의 레지스터에 연결되고, 상기 타이밍 신호 시퀀스가 제1구간을 형성하기 위한 지속기간을 가진 제1타이밍 신호와 상기 제1구간동안 발생하는 복수의 타이밍 신호를 포함하게 하고, 상기 미리 선택된 칩블록들이 액세스에 대한 상기 제 1타이밍 신호에 의해 조절되게 하고, 또 상기 복수의 타이밍신호들이 상기 어레이의 상기 미리 선택된 블록에서만 연속으로 복수의 워어드를 읽어내기 위하여 상기 선택수단에 의해 칩들의 상이한 블록군에 선택적으로 인가되게 하고, 상기 보수의 레지스터가 상기 복수의 워어드를 소정의 시퀀스로 상기 복수의 신호들에 의해 조절되게하는 타이밍 수단을 구비한 것을 특징으로하는 컴퓨터 메모리 장치.
- 제 6항에 있어서, 상기 타이밍 수단은 상기 다수의 최하위 어드레스 비트와 그리고 상기 소정 종류의 판동동작을 가리키는 상기 버스신호를 수신하도록 연결되는 제1논리 회로수단을 포함하는데, 상기 논리 회로수단이 상기 다수의 최하위 어드레스비트가 경계조건을 가리키는 값을 가질 때 출력신호를 발생하도록 동작하고, 상기 출력신호가 상기 제1타이밍 신호의 지속기간의 확장을 금지하도록 그리고 상기 제1타이밍 신호의 확장동안 발생되는 상기 복수의 타이밍신호들중 어느 하나의 발생을 금지하도록 상기 타이밍 수단을 조절하는 것을 특징으로 하는 컴퓨터 메모리장치.
- 제7항에 있어서 상기 제 1논리 회로 수단이 상기 버스 신호가 상기 소정종류의 판독소정종류의 판독동작을 가리키지 않을 때 상기 출력신호를 발생하도록 동작하는 것을 특징으로 하는 컴퓨터 메모리 장치.
- 제8항에 있어서, 상기 소정종류의 판독동작이 상기 미리 선택된 워어드블록내에 있는 워어드 위치로부터 적어도 한쌍의 워어드를 추출하는 것을 특징으로하는 컴퓨터 메모리 장치.
- 시스템에 사용하기 위해 싱글 워어드 버스에 연결하며, 메모리 요구들을 수신하고, 각각의 요구가 제1 및 제2어드레스 부분을 가진 다중비트 어드레스를 포함하게 하는 메모리 서브시스템에 있어서, 상기 서브시스템이 랜덤 액세스 메모리 칩의 복수의 워어드 블록을 포함하는 어드레스 가능한 단일 워어드 모듈과, 상기 복수의 블록내에 있는 하나의 블록군을 미리 선택하도록 부호화되는 각각의 어드레스의 복수의 최하위 비트를 수신하기 위해 상기 모듈 및 상기 버스에 연결되는 디코드 수단과, 각각의 어드레스의 적어도 하나의 최하위 비트를 수신하기 위해 상기모듈 및 상기 버스에 연결되는 선택기 수단과, 상기 모듈에 공통으로 연결되는 복수의 레지스터와, 각각 소정종류의 요구에 응답하여 타이밍신호 시퀀스를 발생하기 위해 상기 모듈 및 상기 선택기 수단과 그리고 상기 복수의 레지스터에 연결되고, 상기 타이밍 신호들중 제1타이밍 신호가 상기 제1어드레스부를 기억하도록 상기 미리 선택된 블록군의 칩들을 조절하게 하며, 상기 타이밍 신호들중 제2타이밍신호와 제3타이밍 신호기 상기 복수의 블록들중 각각으로 하여금 단지 미리 선택된 블록군에서의 워어드를 상기 복수의 레지스터에 소정의 시퀀스로 읽어내게 하기 위하여 상기 제2 어드레스부를 기억하도록 상기 선택기 수단을 조절하게 하는 타이밍 수단을 구비한 것을 특징으로 하는 컴퓨터 메모리 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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