KR840001731A - 순차적인 워어드가 정열된 어드레스 지정장치 - Google Patents

순차적인 워어드가 정열된 어드레스 지정장치 Download PDF

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KR840001731A
KR840001731A KR1019820004397A KR820004397A KR840001731A KR 840001731 A KR840001731 A KR 840001731A KR 1019820004397 A KR1019820004397 A KR 1019820004397A KR 820004397 A KR820004397 A KR 820004397A KR 840001731 A KR840001731 A KR 840001731A
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알. 살라스(외 2) 에드워드
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니콜라스 프레지노스
허니웰 인포오메이숀 시스템즈 인코오포레이티드
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Abstract

내용 없음

Description

순차적인 워어드가 정열된 어드레스 지정장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 장치를 포함하는 메모리 시스템을 포함한 시스템을 블록 다이어그램 형태로 표시한 도면.
제5도는 본 발명의 동작을 설명하는데 사용되는 타이밍 다이어그램.

Claims (43)

  1. 전이사이클 동작을 행하는 동안 정보를 전이하게 서브시스템과 공통으로 다수 워어드 버스에 결합되어 횡렬 및 종렬 어드레스들을 내포한 버스상의 다수 워어드 어드레스 메모리 요구 신호를 발생시키게 동작하는 중앙처리장치를 포함한 시스템에 사용하기 위한 메모리 서브시스템으로, 일단의 입력어드레스 라인이 결선된 메모리 유니트를 각각 독립적으로 상기 다수 워어드 버스에 결합시키고, 이들 메모리 유니트 각각에 횡렬을 이루게 다수의 RAM칩을 내장시키며 다수의 횡렬 및 종렬로 분할시킨 다수의 어드레스 지정가능한 메모리 저장디바이스 어레이를 이들 RAM칩에 내장시켜 독립적으로 어드레스 지정가능한 다수의 메모리 모듈유니트와; 메모리 요구 어드레스의 횡렬 및 종렬 어드레스를 각기 저장할 수 있도록 상기 버스에 결합시켰을 뿐만 아니라 상기 메모리 모듈 유니트의 일단의 라인과 공통으로 접속시킨 제1 및 제2 다수 비트 3상태 레지스터와; 상기 제1의 1상태 레지스터에 병렬고 인가된 최소 유효 자리수 종렬 어드레스 비트를 수신하도록 버스에 결합시킴에 따라, 상기 메모리 유니트로 횡렬 어드레스가 전이하는 동안 상기 최소 유효 자리수 어드레스 비트 중 적어도 1비트의 코딩 기능에 따라 상기 종렬어드레스 비트를 수정하게 동작하는 증분회로와; 그리고 상기 어드레스 레지스터에 결합시켰을 뿐만 아니라 상기 제1어드레스 레지스터에 병렬도 인가된 최소 유효자리수 어드레스 비트를 수신하도록 버스에 그리고 상기 증분회로 및 상기 메모리 모듈유니트 중 규정유니트의 일단의 어드레스 라인에 결합시킴에 따라, 단일 버스 사이클 동작을 행하는 동안 최소한의 시간 내에 상기 다수의 어드레스 지정가능한 메모리 모듈 유니트 어레이 내의 다수의 순차 저장 위치점을 동시 호출시킬 수 있는 상기 메모리 모듈중 규정된 모듈에, 상기 최소 유효자리수 횡렬 어드레스 비트 및 상기 증분회로에서 생성되어 나온 종렬 어드레스 비트를 연속적으로 인가하도록 동작하는 선택회로로 구성된 메모리 서브시스템.
  2. 제1항에 있어서, 서브시스템이 추가적으로 어드레스 각각의 최대 유효 자리수 비트 부분에 반응하여 횡렬 어드레스 선택 신호를 발생하도록 버스에 결합된 횡렬 어드레스 수단을 포함하고, 상기 횡렬 어드레스 수단이 상기 메모리 모듈 유니트의 상이한 것에 결합된 다수의 출력과 최대 유효 자리수 비트 위치를 수신하도록 접속된 다수의 셀렉트 입력을 지닌 디코더를 포함하며, 상기 디코더가 상기 최대 유효 자리수 비트에 의해 조절되어 1쌍의 메모리 모듈유니트 내에 상기 횡렬 어드레스를 저장하도록 상기 다수의 출력 중 규정된 것에서 디코딩 출력신호를 발생함에 따라 상기 다수의 순차 저장 위치점을 동시 호출할 수 있게 한 특징이 있는 서브시스템.
  3. 제1항에 있어서, 서브시스템이 추가적으로 각각의 메모리 요구에 반응하여 규정된 순서의 타이밍 신호를 발생시키는 타이밍 수단을 포함하는데, 이 타이밍 수단을 상기 제1, 제2의 3상태 레지스터, 상기 선택회로, 그리고 상기 다수의 메모리 모듈유니트에 결합시킴에 따라, 상기 제1레지스터 및 선택회로가 상기 일단의 어드레스 입력라인에 횡렬 어드레스를 인가할 수 있도록 상기 규정된 순서의 타이밍 신호중 한 신호의 제1상태에 의해 조절되며, 상기 선택회로 및 제2레지스터가 상기 일단의 어드레스 입력라인에 횡렬 어드레스를 인가할 수 있도록 상기 규정된 순서의 타이밍 신호중 한 신호의 다른 상태에 의해 조절되고, 상기 다수의 메모리 모듈유니트가 상기 횡렬 및 종렬 어드레스를 상기 다수의 메모리 모듈 유니트의 RAM칩에 연속적으로 저장할 수 있도록 상기 타이밍 신호중 다른 것들에 의해 조절되는 특징을 지닌 서브시스템.
  4. 제3항에 있어서, 서브시스템이 추가적으로 다수의 데이터 레지스터를 포함하는데, 이들을 각기 상기 메모리 모듈 유니트들 중 상이한 유니트, 및 버스에 결합시키고, 상기 최소 유효 자리수 어드레스 비트를 나타내는 신호 및 그 보수를 수신하도록 결합된 제1쌍의 게이트와 2이 제1쌍의 게이트에다 결합시킨 제2쌍의 게이트를 상기 타이밍 수단에다 포함시킴에 따라, 상기 단일 버스 사이클동작을 행하는 동안 순차적으로 어드레스 지정되는 다수의 워어드가 상기 버스로 판독 가능하여지게 신호들을 상기 다수의 데이터 레지스터로 인가될 수 있도록 상기 제2쌍의 게이트가 상기 타이밍 신호의 다른 것들의 상이한 것에 의해 조절되는 특징을 지닌 서브시스템.
  5. 제4항에 있어서, 서브시스템에다 추가적으로 다수의 멀티플렉서를 구성시켰는데, 이들 멀티플렉서는 최소 유효 자리수 어드레스 비트 및 그 보수를 수신할 수 있도록 상기 버스, 이 버스의 상이한 워어드부 그리고 상기 다수의 데이터 레지스터에 결합시킴에 따라, 기수 또는 우수 워어드로부터 리이드 동작을 시동하게 하는 상기 최소 유효 자리수 어드레스 비트의 상기 코딩기능에 따라 상기 버스의 상이한 워어드부에 상기 다수의 워어드 중 상이한 것들을 인가할 수 있게 상기 다수의 멀티 플렉서가 조절되는 특징을 지닌 서브시스템.
  6. 제3항에 있어서, 상기 선택회로가 상기 최소 유효 자리수 횡렬 어드레스 비트를 수신할 수 있게 버스에 결합된 일단의 제1입력 단자, 상기 증분 회로에서 접속시킨 일단의 제2입력단자, 그리고 상기 일단의 최소 유효자리수 어드레스 라인에 접속시킨 일단의 출력단자를 지닌 멀티플렉서의 회로를 포함하고, 이 멀티플렉서 회로에다 추가적으로 상기 규정된 순서의 타이밍 신호 중 한 신호를 수신하게 상기 타이밍 수단에 접속된 제어단자를 포함시키며, 이 멀티플렉서 회로가 상기 모듈 중 규정된 것의 상기 최소 유효 자리수의 드레스라인에 상기 횡렬 어드레스 및 종렬 어드레스 비트를 연속적으로 인가시킬 수 있도록 상기 규정 순서의 타이밍 신호 중 한 신호의 상태 변화에 의해 조절되는 특징을 지닌 서브시스템.
  7. 제6항에 있어서, 상기 증분 회로에다 상기 1개의 최소 유효 자리수 어드레스 비트를 수신하게 결합된 캐리 입력단자를 포함시킴에 따라, 이 증분회로가 상기 선택회로에 인가된 어드레스 비트를 하나씩 증가시키도록 상기 최소 유효 자리수 어드레스 비트의 규정된 값 각각에 반응하여 동작하는 특징을 지닌 서브시스템.
  8. 제6항에 있어서, 상기 유효 자리수 어드레스 비트의 규정차가 상기 순차적인 워어드 저장 위치점들의 어드레스 지정을 행하는 동안 발생하는 부차 영역 어드레스 상태를 나타내며, 상기 증분회로가 상기 규정치 각각에 반응 동작하여 다음의 순차적인 워어드 위치의 어드레스를 지정가능케하는 상기 최소 유효 자리수 종렬 어드레스 비트를 증분시키는 특징을 지닌 서브시스템.
  9. 제8항에 있어서, 상기 규정치가 "1"에 해당하는 특징을 지닌 서브시스템.
  10. 제8항에 있어서, 상기 제1 및 제2 어드레스 레지스터가 각기 동일하게 규정된 수의 단계를 포함하고, 상기 증분회로가 추가적으로 상기 종렬어드레스의 최소 유효 자리수 어드레스 부분을 저장하는 n개의 레지스터 단계를 통해 버스에 병렬로 결합된 n개의 입력단자를 포함하며, 상기 증분회로가 실제적인 경계 어드레스 상태를 나타내는 출력어드레스 합을 발생할 때까지 상기 부차 영역 어드레스 상태 발생 각각에 반응하여, 상기 n개의 최소 유효 자리수 종렬 어드레스 비트를 1만큼 증분시키게 동작하는 특징을 지닌 서브시스템.
  11. 제10항에 있어서, 상기 실제적인 영역 어드레스 상태가 상기 부차영역 어드레스 상태 발생 주파수의 2n배인 값에 해당하고, 여기서 상기 메모리 서브시스템이 성능에 영향을 주지 않도록 상기 영역 어드레스 상태를 연장시키는 값을 갖게 n을 선택한 특징을 지닌 서브시스템.
  12. 제11항에 있어서, 상기 부차영역 어드레스 상태 발생 주파수가 상기 최소 유효자리수 어드레스 비트의 값 "1"에 의해 특정된 2인 특징을 지닌 서브시스템.
  13. 제12항에 있어서, n이 3이고, 단일 사이클 동작을 행하는 동안 짝으로 호출될 수 있는 순차적인 워어드 위치점의 수를 나타내는 규정치의 배수인 값을 지닌 메모리 요구 어드레스에 반응하여 상기 영역 어드레스 상태가 일어나는 특징을 지닌 서브시스템.
  14. 제13항에 있어서, 상기 규정된 수의 값이 16개의 순차적인 워어드 위치점가지 호출울 허용할 수 있도록 상기 영역 어드레스 상태를 연장시키는 15의 배수인 특징을 지닌 서브시스템.
  15. 제10항에 있어서, 추가적으로 상기 메모리 요구 어드레스의 규정된 어드레스 비트를 수신하게 결합된 영역 회로를 포함하고, 상기 규정된 어드레스 비트들의 규정치가 상기 어드레스 합과 일치할 때 상기 영역 어드레스 상태를 나타내는 출력 영역상태 신호 발생용 수단을 포함하는 특징을 지닌 서브시스템.
  16. 제15항에 있어서, 상기 영역 회로를 상기 타이밍 수단에 결합시키고 이 타이밍 수단에다 상기 어드레스 레지스터로부터 최소 유효 자리수 비트를 나타내는 신호와 그 보수를 수신하도록 결합시킨 제1쌍의 게이트를 포함시킴에 따라, 상기 제1쌍의 게이트가 1쌍의 상기 다른 타이밍 신호를 발생하도록 논리적으로 상기 출력 영역 상태 신호를 상기 최소 유효 자리수 어드레스 비트 및 상기 보수와 결합시키며, 상기 제1쌍의 게이트가 상기 최소 유효 자리수 어드레스 비트이 코딩에 의해 특정된 상기 짝을 이룬 타이밍 신호중 한 신호를 발생하도록 상기 영역 상태신호에 의해 조절되어 상기 짝을 이룬 순차적인 워어드 위치점중 처음 위치를 호출하는 상기 짝을 이룬 메모리 모듈 유니트의 하나의 칩의 횡렬에 상기 횡렬 및 종렬 어드레스를 저장하는 특징을 지닌 서브시스템.
  17. 전이사이클 동작을 행하는 동안 정보를 전이하게 서브시스템과 공통으로 다수 워어드 버스에 결합되어 호출될 메모리 서브시스템 내의 저장 위치를 특정하게 코드된 횡렬 및 종렬 어드레스들을 내포한 버스 상의 다수 워어드 어드레스 메모리 요구 신호를 발생시키게 동작하는 중앙처리장치를 포함한 시스템에 사용하기 위한 메모리 서브시스템이, 일단의 입력어드레스 라인이 결선된 메모리 유니트를 각각 독립적으로 상기 다수 워어드 버스에 결합시키고, 이들 메모리 유니트 각각에 횡렬을 이루게 다수의 RAM칩을 내장시키며, 다수의 횡렬 및 종렬로 분할시킨 다수의 어드레스 지정 가능한 메모리 저장 디바이스 어레이를 이들 RAM칩에 내장시켜 독립적으로 어드레스 지정 가능케 한 1쌍의 메모리 모듈 유니트와; 상기 버스로부터 메모리 요구 각각의 상기 다수 비트어드레스를 수신하게 결합된 어드레스 지정수단으로 구성되는데; 이어 드레스 지정수단이, 서브시트템의 처리 계속 시간동안 적어도 상기 메모리 요구 어드레스 각각의 최소 유효 자리수 횡렬 및 종렬 어드레스를 비트를 저장하기 위한 다수 워어드 어드레스 레지스터와, 상기 메모리 요구 어드레스의 상기 횡렬 및 종렬 어드레스를 각기 저장하기 위해 상기 버스에 결합시킴과 동시에 상기 메모리 모듈유니트의 일단의 라인과 공통으로 접속시킨 제1, 제2 다수 워어드 3상태 레지스터와, 상기 제2의 3상태 레지스터에 병렬로 인가되는 최소 유효 자리수 종렬 어드레스 비트를 수신할 수 있도록 상기 다수 비트 어드레스 레지스터에 결합시킴에 따라 상기 횡렬 어드레스를 상기 짝을 이룬 메모리 유니트로 전이시키는 동안 상기 최소 유효 자리수 어드레스 비트 중 적어도 하나의 코딩 기능에 따라 상기 종렬 어드레스 비트를 1만큼 증분시키게 동작하는 가산기 회로와, 상기 최소 유효 자리수 횡렬 어드레스 비트를 수신하기 위한 상기 다수 비트 어드레스 레지스터, 상기 가산기 회로, 그리고 상기 메모리모듈 유니트 중 규정된 것의 일단의 어드레스 라인 중 최소 유효 자리수 어드레스 라인으로 결합시킴에 따라, 단일버스 사이클 동작을 행하는 동안 최소 시간 내에 상기 다수의 어드레스 지정 가능한 메모리 모듈 유니트 어레이 내의 다수의 순차적인 저장위치를 동시에 호출할 수 있도록 최소 유효 자리수 횡렬 어드레스 비트 및 증분된 유효 자리수 종렬 어드레스 비트를 연속 간격을 유지하는 동안 상기 메모리 모듈 유니트 중 상기 규정된 것으로 인가시키게 동작하는 선택회로로 구성된 메모리 서브시스템.
  18. 제17항에 있어서, 추가적으로 메모리 요구 각각에 반응하여 규정된 순서의 타이밍 신호를 발생시키도록 상기 제1, 제2의 3상태 레지스터, 상기 선택회로, 그리고 상기 1쌍의 메모리 모듈 유니트로 결합시킨 타이밍 수단을 포함하는데, 상기 제1레지스터 및 상기 선택회로는 상기 연속적인 간격중 제1간격 동안 상기 일단의 어드레스 입력라인에 상기 횡렬 어드레스를 인가시키도록 상기 규정 순서의 타이밍 신호 중 1신호의 제1 상태에 의해 조절되고, 상기 선택회로 및 제2레지스터는 상기 연속적인 간격 중 제2간격 동안 상기 일단의 어드레스 입력라인에 상기 종렬 어드레스를 인가시키도록 상기 규정 순서의 타이밍 신호중 상기 1신호의 다른 상태에 의해 조절되며, 상기 다수의 메모리 모듈유니트는 상기 다수의 메모리 모듈 유니트의 RAM칩의 횡렬에 상기 횡렬 및 종렬 어드레스를 연속 저장하기 위해 상기 타이밍 신호 중 다른 신호에 의해 조절되는 특징을 지닌 서브시스템.
  19. 제18항에 있어서, 추가적으로 각 어드레스의 최대 유효 자리수 비트 부분에 반응하여 횡렬 어드레스 선택신호들을 발생하도록 횡렬 어드레스 선택 수단을 상기 버스에다 결합시키는데, 상기 횡렬 어드레스 선택수단은 상기 최대유효 자리수 비트부분을 수신하게 접속한 다수의 셀렉트 입력과 상기 메모리 모듈 유니트의 상이한 것들에 결합시킴 다수의 출력을 지닌 디코더를 포함하고, 이 디코더는 상기 최대 유효자리수 비트부분의 조절에 따라 상기 출력 중 규정된 것에서 디코딩 출력신호를 발생시켜 상기 다수의 순차적인 저장 위치점을 동시 호출할 수 있도록 상기 짝을 이룬 상기 메모리 모듈유니트 내의 상기 횡렬 어드레스 저장을 가능케하는 특징이 있는 서브시스템.
  20. 제19항에 있어서, 추가적으로 각기 상기 메모리 모듈유니트의 상이한 것에 결합되고 상기 타이밍 수단 및 상기 버스에도 결합시킨 다수의 데이터 레지스터를 포함하는데, 상기 타이밍 수단은 상기 최소 유효자리수 어드레스 비트를 나타내는 신호 및 그 보수를 수신하게 결합된 제1쌍의 게이트와 이 제1쌍의 게이트에 결합된 제2쌍의 게이트를 포함하고, 상기 제2쌍의 게이트가 상기 단일 버스 사이클 동작을 행하는 동안 상기 버스로 다수의 어드레스 지정된 워어드의 판독이 가능해지도록 상기 다수의 데이터 레지스터에 인가할 수 있게 타이밍 신호 중 상기 다른 것들의 상이한 것에 의해 조절되는 특징을 지닌 서브시스템.
  21. 제20항에 있어서, 최소 유효 자리수 어드레스 비트 및 그 보수를 나타내는 신호를 수신할 수 있도록 상기 버스, 이 버스의 상이한 워어드 부분, 그리고 상기 다수의 데이터 레지스터에 결합시킨 다수의 멀티플렉서 회로를 포함하는데, 상기 다수의 멀티플렉서 회로가 기수 또는 우수워어드로부터 리이드 동작을 가능케하는 상기 최소 유효 자리수 어드레스 비트의 코딩 기능에 따라 상기 버스의 상기 상이한 워어드 부분에 상기 다수의 워어드 중 상이한 것들을 인가하도록 조절되는 특징을 지닌 서브시스템.
  22. 제19항에 있어서, 상기 선택회로가 상기 최소 유효 자리수 횡렬 어드레스 비트들을 수신하게 상기 어드레스 레지스터에 결합된 일단의 제1입력단자, 상기 가산기 회로에 접속시킨 일단의 제2입력단자, 그리고 상기 최소 유효 자리수 어드레스 라인들에 접속한 일단의 출력단자를 포함하고, 이 선택회로가 추가적으로 상기 규정 순서의 타이밍 신호의 상기 신호를 수신하도록 상기 타이밍 수단에 접속시킨 제어단자를 포함하여, 이 선택회로가 상기 모듈 중 규정된 것의 상기 최소 유효자리수 어드레스 라인에 연속적으로 상기 횡렬 어드레스 및 상기 종렬 어드레스 비트를 인가할 수 있도록 상기 규정 순서의 타이밍 신호의 상기 1신호의 상태 변화에 따라 조절되는 특징을 지닌 서브시스템.
  23. 제22항에 있어서, 상기 가산기 회로가 상기 1개의 최소 유효 자리수 어드레스 비트를 수신하도록 케리 입력 단자를 포함하고, 상기 선택회로로 인가되는 종렬 어드레스 비트를 1만큼 증가시키기 위해서 상기 최소 유효 자리수 어드레스 비트의 규정값 각각에 반응하여 동작하는 특징을 지닌 서브시스템.
  24. 제22항에 있어서, 상기 최소 유효 자리수 어드레스의 상기 규정치가 상기 순차적인 워어드 저장 위치의 어드레스 지정을 행하는 동안 발생하는 부차영역 어드레스 상태를 나타내며, 상기 가산기 회로가 상기 규정치 각각에 반응하여 다음의 순차적인 워어드 위치의 어드레스 지정을 가능케하는 상기 최소 유효 자리수 종렬 어드레스 비트를 중분시키게 동작하는 특징을 지닌 서브시스템.
  25. 제24항에 있어서, 상기 규정치가 "1"에 해당하는 특징을 지닌 서브시스템.
  26. 제24항에 있어서, 상기 제1, 제2 어드레스 레지스터가 각기 규정된 수의 동일한 단계를 포함하고, 상기 가산기 회로가 추가적으로 상기 종렬 어드레스의 상기 최소 유효 자리수 어드레스 부분을 저장하는 n개의 단계를 지닌 상기 제2레지스터와 함께 상기버스에 병렬로 접속된 n개의 입력단자를 포함하고, 상기 가산기 회로가 실제적인 영역 어드레스 상태를 나타내는 출력 어드레스 합을 발생할 때까지 상기 부차 영역 어드레스 상태 발생 각각에 반응하여 n개의 최소 유효 자리수 종렬 어드레스 비트를 1만큼 증분시키게 동작하는 특징을 지닌 서브시스템.
  27. 제26항에 있어서, 상기 실제 영역 어드레스 상태가 상기 부차영역 어드레스 상태 발생 주파수의 2n배인 값에 해당하는데, 여기서 상기 메모리 시스템의 성능에 영향을 주지 않도록 상기 영역 어드레스 상태를 연장시키는 값을 갖게 n을 선택하는 특징을 지닌 서브시스템.
  28. 제27항에 있어서, 상기 부차영역 어드레스 상태 발생 주파수가 상기 최소 유효 자리수 어드레스 비트값 "1"에 의해 특정된 2인 특징을 지닌 서브시스템.
  29. 제28항에 있어서, n이 3이고 단일 사이클 동작을 행하는 동안 짝으로 호출할 수 있는 순차적인 워어드 위치의 수를 나타내는 규정 값의 배수인 값을 지닌 메모리 요구 어드레스에 응답하여 상기 영역 어드레스 상태가 발생하는 특징을 지닌 서브시스템.
  30. 제29항에 있어서, 상기 규정수의 값이 15의 배수이고 16개의 순차적인 워어드 위치까지 호출을 허용하도록 상기 영역 어드레스 상태를 연장시키는 값인 특징을 지닌 서브시스템.
  31. 제26항에 있어서, 추가적으로 상기 메모리 요구 어드레스의 규정된 어드레스 비트를 수신하게 결합된 영역 회로 수단을 포함하고, 상기 규정된 어드레스 비트가 상기 어드레스 합에 해당하는 규정값을 지닐 때 상기 영역 어드레스 상태를 나타내는 출력 영역 상태 신호 발생용 수단을 상기 영역회로 수단이 포함하는 특징을 지닌 서브시스템.
  32. 제31항에 있어서, 상기 영역 회로수단을 상기 타이밍 수단에 결합하였고 또 이 타이밍 수단에다 상기 어드레스 레지스터 수단으로부터 최소 유효 자리수 어드레스 비트를 나타내는 신호와 그 보수를 수신하게 결합된 제1쌍의 게이트를 포함시켰는데, 상기 제1쌍의 게이트는 상기 출력 영역상태 신호를 1쌍의 상기 다른 타이밍 신호 발생용 상기 보수 및 상기 최소 유효 자리수 어드레스 비트와 논리적으로 결합시키며, 상기 제1쌍의 게이트가 상기 영역 상태 신호에 의해 조절됨에 따라 상기 최소 유효 자리수 어드레스 비트의 코팅에 의해 특정화 된 상기 짝을 이룬 타이밍 신호 중 하나를 발생시켜 상기 짝을 이룬 메모리 모듈 유니트의 하나의 칩의 횡렬에 상기 횡렬 및 종결 어드레스를 저장시킴으로서 상기 짝을 이룬 순차적인 워어드 위치중 첫 번째 것을 호출할 수 있게 한 특징이 있는 서브시스템.
  33. 전이사이클 동작을 행하는 동안 정보를 전이하게 서브시스템과 공통으로 다수 워어드 버스에 결합되어 횡렬 및 종렬 어드레스들을 내포한 버스상의 다수 워어드 어드레스 메모리 요구 신호를 발생시키게 동작하는 중앙처리장치를 포함한 시스템에 사용하기 위한 메모리 서브시스템으로, 일단의 입력 어드레스 라인들을 지닐 뿐만 아니라 데이터 워어드 저장 제공용 RAM칩을 다수개 횡렬로 포함하는 메모리 유니트 각각을 상기 다수 워어드 버스에 독립적으로 결합시키는데, 이 때 1개의 모듈 유니트는 우수 어드레스를 지닌 저장위치를 내포한 우수개의 횡렬을 포함하고, 기타 모듈유니트는 기수 어드레스를 지닌 저장 위치를 내포한 기수개의 횡렬을 포함하며, 상기 RAM칩이 다수의 횡렬 및 종렬로 나누어진 다수의 어드레스 지정 가능한 메모리 저장 디바이스 어레이를 포함하여 독립적으로 어드레스 지정가능케 하는 다수의 메모리 모듈유니트와; 상기 메모리 요구 어드레스 각각의 다수의 최소 유효 자리수 어드레스 비트를 저장케 하기 위한 어드레스 레지스터와; 상기 메모리 요구 어드레스 각각의 상기 횡렬 및 종렬 어드레스를 각기 저장하기 위해 버스에 결합시키고 상기 메모리 모듈 유니트의 상기 일단의 라인과 공통으로 접속시킨 횡렬 및 종렬 다수 비트 3상태 레지스터와; 상기 종렬 3상태 레지스터에 병렬로 인가된 최소 유효 자리수 종렬 어드레스 비트를 수신하도록 상기 어드레스 레지스터에 결합시키고, 상기 횡렬 어드레스를 상기 짝을 이룬 메모리 유니트로 전이시키는 동안 상기 최소 유효 자리수 어드레스 비트 중 적어도 1개의 코딩기능에 따라 상기 종렬 어드레스 비트들을 1만큼 증분시키게 동작하는 가산기 회로와; 상기 종렬 어드레스 레지스터, 상기 종렬 어드레스 비트의 증분결과 수신용 상기 가산기 회로, 그리고 상기 우수 데이터 어드레스를 지닌 데이터 워어드를 내포한 상기 메모리 모듈 유니트의 상기 일단의 어드레스 라인들의 최소 유효자리수 어드레스 비트에 병렬로 인가된 상기 최소 유효 자리수 횡렬 어드레스 비트를 받기 위해 상기 어드레스 레지스터에 결합된 선택회로와; 상기 메모리 요구 각각에 반응하여 규정 순서의 타이밍 신호를 발생하기 위해, 상기 횡렬 및 종렬 3상태 어드레스 레지스터의 규정 입력 및 선택회로에 결합시킴에 따라, 상기 횡렬 3상태 레지스터 및 선택회로가 상기 규정 순서의 타이밍 신호 중 하나의 제1상태에 따라 조절됨으로서 상기 1개의 타이밍 신호의 상기 제1상태에 의해 정의되는 횡렬 어드레스 간격동안 상기 횡렬 어드레스가 상기 메모리 유니트로 전이되고, 상기 종렬 3상태 레지스터 및 선택회로가 상기 규정 순서의 타이밍 신호중 상기 1신호의 다른 상태에 의해 조절됨으로서 상기 1개의 타이밍 신호의 상기 다른 상태에 의해 정의되는 종렬 어드레스 간격동안 증분되지 않고 또 중분된 상기 종렬 어드레스가 상기 메모리 유니트로 전이하게 되어 최소 시간내에 상기 다수의 어드레스 지정 가능한 메모리 모듈 유니트 어레이 내의 짝을 이룬 우수 및 기수 워어드 위치들을 동시에 호출할 수 있게 하는 타이밍 수단으로 구성된 메모리 서브시스템.
  34. 제33항에 있어서, 추가적으로 어드레스 각각의 최대 유효 자리수 비트 부분에 반응하여 횡렬 어드레스 선택 신호를 수신하기 위해 횡렬 어드레스 선택수단을 버스에 결합시키고, 이 횡렬 어드레스 선택수단에다가 상기 최대 유효 자리수 비트 부분을 수신하게 접속한 다수의 셀렉트 입력과 상기 메모리 모듈 유니트의 상이한 것에 결합시킨 다수의 출력을 지닌 디코더를 내장하는데, 이 때 디코더는 상기 최대 유효 자리수 비트 부분에 의해 조절되어 상기 출력 중 규정된 것에 디코딩 출력신호를 발생시킴에 따라 짝을 이룬 상기 메모리 모듈 유니트 내에 상기 횡렬 어드레스 저장을 가능케 하여 상기 다수의 순차적인 저장 위치를 동시 호출할 수 있게 한 특징이 있는 서브시스템.
  35. 제33항에 있어서, 상기 최소 유효 자리수 횡렬 어드레스 비트 수신용 상기 어드레스 레지스터에 결합된 일단의 제1입력단자, 상기 가산기 회로에 접속시킨 일단의 제2입력단자, 그리고 상기 최소 유효 자리수 어드레스 라인에 접속시킨 일단의 출력단자를 지닌 멀티플렉서 회로를 상기 선택회로에다 내장시킴에 따라, 상기 멀티플렉서 회로가 상기 규정 순서의 타이밍 신호의 상기 1신호의 상태 변화에 따라 조절되어 횡렬 및 종렬 어드레스 간격동안 상기 횡렬 어드레스 및 상기 종렬 어드레스 신호를 연속적으로 상기 우수 어드레스를 지닌 데이터 워어드를 내포한 상기 모듈 유니트의 상기 최소 유효 자리수 어드레스 라인에 인가하는 특징을 지닌 서브시스템.
  36. 제35항에 있어서, 상기 가산기 회로가 상기 1개의 최소 유효 자리수 어드레스 비트를 수신하게 결합된 캐리 입력단자를 포함하고 있어, 이 가산기 회로가 상기 최소 유효 자리수 어드레스 비트의 규정값 각각에 반응하여 동작함으로서 상기 횡렬 어드레스 간격동안 상기 선택회로에 인가되는 종렬 어드레스 비트를 1만큼 증가시키는 특징을 지닌 서브시스템.
  37. 제35항에 있어서, 상기 최소 유효 자리수 어드레스 비트의 상기 규정치가 상기 메모리 모듈 유니트의 상이한 종렬에 따라 상기 순차적인 워어드 저장 위치들의 어드레스를 지정하는 동안 일어나는 부착영역 어드레스 상태를 가리키고, 이 규정치에 상기 가산기 회로가 반응하여 다음의 순차적인 워어드 위치의 어드레스를 지정할 수 있도록 상기 최소 유효 자리수 종렬 어드레스 비트를 증분시키는 특징을 지닌 서브시스템.
  38. 제37항에 있어서, 상기 규정치가 "1"에 해당하는 특징을 지닌 서브시스템.
  39. 제38항에 있어서, 상기 횡렬 및 종렬 어드레스 레지스터가 각기 규정수의 동일한 단계들을 포함하고, 상기 가산기 회로가 추가적으로 상기 종렬 어드레스의 상기 최소 유효 자리수 어드레스 부분을 저장하는 상기 종렬 어드레스의 n개의 단계와 함께 상기 버스에 병렬로 결합된 n개의 입력단자를 포함함에 따라, 상기 가산기 회로가 실제적인 영역 어드레스 상태를 나타내는 출력 어드레스 합을 발생할 때까지 상기 부차영역 어드레스 상태의 발생 각각에 반응하여 상기 n개의 최소 유효 자리수 종렬 어드레스 비트를 1만큼 증분시키게 동작하는 특징을 지닌 서브시스템.
  40. 제39항에 있어서, 상기 실제 영역 어드레스 상태가 상기 부차영역 어드레스 상태 발생 주파수의 2n배인 값에 해당하고, 여기서 상기 메모리 시스템의 성능에 영향을 주지 않도록 상기 영역 어드레스 상태를 연장시키는 값을 갖도록 n을 선택한 특징을 지닌 서브시스템.
  41. 제40항에 있어서, 상기 부차 영역 어드레스 상태 발생부파수가 상기 최소 유효 자리수 어드레스 비트의 값 "1"에 의해 특정된 2인 특징을 지닌 서브시스템.
  42. 버스 사이클 동작 동안 데이터 워어드를 전이시키도록 서브시스템과 공통으로 다수 워어드 버스에 결합시킴에 따라, 호출된 메모리 서브시스템 내의 저장위치를 특정화하게 코트화된 횡렬 및 종렬 어드레스를 지닌 다수 비트 어드레스를 포함한 버스 상의 메모리 요구 신호 각각을 서브시스템 쪽으로 발생시키도록 동작하는 중앙처리장치를 포함한 시스템에 사용하기 위한 메모리 서브시스템으로; 일단의 어드레스 입력라인을 지닐 뿐만 아니라 데이터 워어드 저장용의 다수의 RAM칩을 횡렬을 이루게 포함하는 메모리 유니트 각각을 개별적으로 상기 다수 워어드 버스와 상이한 워어드 부분에 접속시키는데, 이 때 N/2개의 모듈 유니트는 우수 어드레스들을 지닌 저장위치들을 내포한 우수 횡렬을 포함하게 하고, N/2개의 모듈 유니트는 기수 어드레스들을 포함하게 하며, 상기 RAM칩이 다수의 횡렬 및 종렬로 분할된 다수의 어드레스 지정 가능한 메모리 저장 디바이스 어드레스를 포함하게 하는 독립적으로 어드레스 지정가능한 N개의 메모리 모듈 유니트와; 어드레스 메모리 요구 어드레스 각각의 다수의 최소 유효 자리수 어드레스 비트를 저장하기 위한 어드레스 레지스터와 : 다수의 입력이 상기 횡렬 및 종렬 어드레스들을 각기 저장할 수 있도록 상기 버스에 결합되고, 다수의 출력 중 해당하는 것들이 상기 일단의 어드레스 라인들과 공통으로 접속되게, 각기 상기 다수 입력 및 출력을 지닌 제1, 제2 다수 비트 3상태인 어드레스 레지스터와; 상기 제2의 3상태 어드레스 레지스터에 병렬로 인가되는최소 유효 자리수 종렬 어드레스 비트들을 수신할 수 있도록 각기 상기 어드레스 레지스터로 결합되고, 상기횡렬 어드레스를 상기 N개의 메모리 모듈 유니트로 전이시키는 동안 상기 최소 유효 자리수 어드레스 비트 중 적어도 하나의 코딩 기능에 따라 상기 종렬 어드레스 비트를 1만큼 증가시키게 동작하는 N개의 가산기 회로와; 상기 제1레지스터에 병렬로 인가된 상기 최소 유효 자리수 횡렬 어드레스 비트를 수신할 수 있도록 상기 어드레스 레지스터에 결합시키고, 상기 종렬 어드레스 비트들을 증분시킨 결과를 수신할 수 있도록 상기 N개의 가산기 회로의 해당하는 것에 결합시키며, 상기 우수 어드레스들을 지닌 데이터 워어드를 내포한 상기 N/2개의 메모리 모듈 유니트의 상기 어드레스 입력 라인 중 최소 유효 자리수 비트 어드레스 라인과직렬로 결합시킴에 따라, N/2개의 선택회로가 연속적인 시간 간격동안 상기 최소 유효 자리수 어드레스 라인들로 상기 횡렬 및 증분된 종렬 최소 유효 자리수 어드레스 비트들을 인가하게 동작함으로 최소 시간 내에 상기 다수의 어드레스 지정 가능한 메모리 모듈 어레이 내의 다수의 순차적인 우수 및 기수위치점들을 동시에 호출 가능케하는 N개의 선택회로로 구성된 서브시스템.
  43. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5146572A (en) * 1980-11-17 1992-09-08 International Business Machines Corporation Multiple data format interface
US4604695A (en) * 1983-09-30 1986-08-05 Honeywell Information Systems Inc. Nibble and word addressable memory arrangement
GB2164767B (en) * 1984-09-25 1988-08-24 Sony Corp Video data storage
US5168558A (en) * 1986-01-29 1992-12-01 Digital Equipment Corporation Apparatus and method for providing distributed control in a main memory unit of a data processing system
US4954946A (en) * 1986-01-29 1990-09-04 Digital Equipment Corporation Apparatus and method for providing distribution control in a main memory unit of a data processing system
JPH01175649A (ja) * 1987-12-29 1989-07-12 Oki Electric Ind Co Ltd マイクロプロセッサ
US5051894A (en) * 1989-01-05 1991-09-24 Bull Hn Information Systems Inc. Apparatus and method for address translation of non-aligned double word virtual addresses
US5117428A (en) * 1989-11-22 1992-05-26 Unisys Corporation System for memory data integrity
US5241663A (en) * 1990-05-31 1993-08-31 Sony Corporation Hierarchically pairing memory blocks based upon relative storage capacities and simultaneously accessing each memory block within the paired memory blocks
GB9018990D0 (en) * 1990-08-31 1990-10-17 Ncr Co Register control for workstation interfacing means
US5325500A (en) * 1990-12-14 1994-06-28 Xerox Corporation Parallel processing units on a substrate, each including a column of memory
US5295255A (en) * 1991-02-22 1994-03-15 Electronic Professional Services, Inc. Method and apparatus for programming a solid state processor with overleaved array memory modules
JP2960560B2 (ja) * 1991-02-28 1999-10-06 株式会社日立製作所 超小型電子機器
US5537564A (en) * 1993-03-08 1996-07-16 Zilog, Inc. Technique for accessing and refreshing memory locations within electronic storage devices which need to be refreshed with minimum power consumption
US5689680A (en) * 1993-07-15 1997-11-18 Unisys Corp. Cache memory system and method for accessing a coincident cache with a bit-sliced architecture
US5566312A (en) * 1994-05-23 1996-10-15 Advanced Micro Devices Processimg unit with programmable mis-aligned byte addressing
EP1050818A1 (en) * 1999-05-03 2000-11-08 STMicroelectronics SA Computer memory access
US6944087B2 (en) * 2001-02-24 2005-09-13 Intel Corporation Method and apparatus for off boundary memory access
EP1281120A1 (en) * 2000-05-04 2003-02-05 Koninklijke Philips Electronics N.V. Processor architecture having an alu, a java stack and multiple stackpointers
CN104731525B (zh) * 2015-02-06 2017-11-28 北京航天自动控制研究所 一种兼容不同位宽支持非对齐访问的fpga片内存储控制器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1774259A1 (de) * 1968-05-13 1971-10-07 Elektronische Rechenmasch Ind Verfahren zur Adressierung eines Speichers
US3602896A (en) * 1969-06-30 1971-08-31 Ibm Random access memory with flexible data boundaries
JPS4996638A (ko) * 1973-01-13 1974-09-12
US3997896A (en) * 1975-06-30 1976-12-14 Honeywell Information Systems, Inc. Data processing system providing split bus cycle operation
US4000485A (en) * 1975-06-30 1976-12-28 Honeywell Information Systems, Inc. Data processing system providing locked operation of shared resources
US4181974A (en) * 1978-01-05 1980-01-01 Honeywell Information Systems, Inc. System providing multiple outstanding information requests
US4236203A (en) * 1978-01-05 1980-11-25 Honeywell Information Systems Inc. System providing multiple fetch bus cycle operation
US4185323A (en) * 1978-07-20 1980-01-22 Honeywell Information Systems Inc. Dynamic memory system which includes apparatus for performing refresh operations in parallel with normal memory operations
JPS5916354B2 (ja) * 1978-10-17 1984-04-14 日本電信電話株式会社 記憶装置
US4247920A (en) * 1979-04-24 1981-01-27 Tektronix, Inc. Memory access system
DE2948159C2 (de) * 1979-11-29 1983-10-27 Siemens AG, 1000 Berlin und 8000 München Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen
US4323965A (en) * 1980-01-08 1982-04-06 Honeywell Information Systems Inc. Sequential chip select decode apparatus and method
US4376972A (en) * 1980-01-08 1983-03-15 Honeywell Information Systems Inc. Sequential word aligned address apparatus
EP0032136B1 (en) * 1980-01-08 1990-10-10 Honeywell Bull Inc. Memory system

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Publication number Publication date
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AU564230B2 (en) 1987-08-06
EP0076155A3 (en) 1986-03-05
US4432055A (en) 1984-02-14
CA1183963A (en) 1985-03-12
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JPS5868168A (ja) 1983-04-22

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