KR880001171B1

KR880001171B1 - 순차적인 워어드가 정열된 어드레스 지정장치

Info

Publication number: KR880001171B1
Application number: KR8204397A
Authority: KR
Inventors: 알.살라스 에드워드; 엠.니비 2 세 체스터; 비.존슨 로버트
Original assignee: 니콜라스 프레지노스; 허니웰 인포오메이숀 시스템즈 인코오포레이티드
Priority date: 1981-09-29
Filing date: 1982-09-29
Publication date: 1988-07-02
Also published as: DE3280043D1; EP0076155B1; AU564230B2; KR840001731A; EP0076155A3; US4432055A; CA1183963A; JPH0248934B2; AU8811082A; EP0076155A2; JPS5868168A

Abstract

내용 없음.

Description

순차적인 워어드가 정열된 어드레스 지정장치

제1도는 본 발명의 장치를 포함하는 메모리 시스템을 포함한 시스템을 다이어그램 형태로 도시한 도면.

제2도는 제1도의 메모리 서브시스템에 접촉하는 시스템버스(10)의 라인들을 상세히 도시한 도면.

제3도는 제1도의 메모리 서브시스템(20-1)을 블럭 다이어그램 형태로 도시한 도면.

제4a도 내지 제4c도는 제3도에 도시한 메모리 서브시스템(20-1)의 다른 부분들을 보다 더 상세히 도시한 도면.

제5도는 본 발명의 동작을 설명하는데 사용되는 타이밍도.

제6a도는 제1도의 메모리 서브시스템에 인가되는 어드레스 포오맷을 예시한 도면.

제6b도는 제1도에 도시한 메모리 모듈의 구성을 예시한 도면.

제6c도는 제1도에 도시한 메모리 모듈들의 구성을 예시한 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 다선 버스 20-1~20-n : 메모리 서브시스템

40 : 중앙처리장치(CPU) 200-1 : 제어기

204 : 타이밍부 205 : 리프레시 제어부

206 : 데이타 제어부 206-8, 206-10 : 데이타 레지스터

206-16, 206-18 : 멀티플렉서회로 207 : 어드레스부

208 : 리이드/라이트 제어부 210 : 메모리부

210-2, 210-4 : 256K 워어드 메모리 모듈

210-20 : 짝수 메모리 유니트 또는 짝수 스택 유니트

210-40 : 홀수 메모리 유니트 또는 홀수 스택 유니트

210-22~210-26, 210-42~210-46 : 어드레스 버퍼회로

211 : 버스 제어부 212 : 메모리 초기화부

213 : 버스 드라이버/수신기회로부 215 : 큐(queue)제어부

본 발명은 반도체 메모리 시스템에 관한 것으로서, 특히 그에 대한 어드레스 지정장치에 관한 것이다.

다수의 메모리 모듈을 사용하여 메모리 시스템을 구성하는 것은 이미 잘 알려져 있다. 종래 기술의 시스템에 있어서는, 메모리 모듈들이 함께 쌍을 이루도록 구성되게 하여 2중 워어드 페치 액세스(double word fetch access)능력을 제공하고 있다.

여기서 사용된 "2중 워어드 페치 액세스"란 용어는 1사이클 동작 동안 메모리 시스템으로부터 한번에 한쌍의 워어드를 액세스할 수 있는 능력을 가리킨다. 이러한 유형이 시스템은 Jhon L. Curley, Robert B. Johnson, Richard A.Lemay 및 Chester M.Nibby, Jr., 에 의해 발명되어, 1980년 11월 25일자로 특허 된 다음, 본 양수인에게 양도된 "System Providing Multiple Fetch Bus Cycle Operation"이란 제하의 미합중국 특허 제4,236,203호에 기재되어 있다.

상기 종래 기술의 시스템에서는 메모리 시스템을 비동기적으로 동작되는 단일 워어드폭 버스에 접속되게 한다. 이러한 시스템에서는, 다수 워어드에 대한 요구가 단일 버스 사이클로 이루어지고 그 요구된 정보 워어드는 일련의 응답 사이클을 통해 버스로 전송된다. 이와 같은 시스템은 시스템 전반에 대한 능력을 개선시키지만, 단일 버스 사이클을 통해 동시에 2종 워어드 액세스를 제공할 수 있게 되어 있다.

이와 같이 쌍을 이루는 메모리 모듈 시스템에 있어서는 쌍메모리 모듈을 액세스할 수 있도록 짝수 및 홀수 어드레스를 발생시키는 것이 필요하다. 이러한 어드레스 발생을 위한 시스템은 Robert B.Johnson 및 Chester M.Nibby, Jr., 에 의해 발명되어, 1980년 1월 22일자로 특허된 다음 본 양수인에게 양도된 "A Dynamic Memory System Which Includes Apparatus for Performing Refersh Operations in Parallel with Normal Memory Operations"란 제하의 미합중국 특허 제 4,185,323호에 기재되어 있다.

상기 시스템에 있어서, 메모리 요구가 제공되는 어드레스에 대한 하위비트는 액세스되고 있는 기억위치를 특정하는 반면, 상위 비트는 RAM칩의 행이 선택되고 있음을 특정한다. 액세스된 쌍의 2워어드를 추출해 내기 위해서는, 메모리 요구 어드레스를 1만큼 증분시킨후 그 증분된 어드레스를 해독하는 것이 필요하다. 이것은 메모리 어드레스장치로 하여금 카운터로서도 제공되는 1차 어드레스 레지스터와 이 1차 어드레스 레지스터로부터 수신된 초기 어드레스 및 증분된 어드레스를 기억시키기 위한 2개의 병렬 2차 어드레스 레지스터를 포함하게 하는데 필요하다. 이러한 장치는 어떤 워어드 경계상에서 개시하는 메모리요구의 처리를 가능케 한다(즉, 짝수 또는 홀수 워어드를 호출할 수 있게 한다). 상기 장치는 어드레스 레지스터의 기억량과 더블어, 어느 한쪽 모듈로서 개시하는 쌍메모리 모듈을 액세스하기 위해 짝수 및 홀수 어드레스를 발생시키는데 있어서의 지연을 증가시킨다.

독립적으로 어드레스 지정 가능한 한쌍의 메모리 모듈과 조합하여 사용되는 다른 어드레스 지정장치는 Robert B.Johnson, Chester M.Nibby, Jr. 및 Dana W.Moore에 의해 발명되어, 1980년 1월 8일자로 출원된후, 본 양수인에게 양도된 "Sequential Word Aligned Address Apparatus"란 제하의 공동계류 특허 출원 제 110,521호에 기재되어 있다. 어드레스들을 발생시킴에 있어서는 지연을 감소시키기 위하여, 상기 장치는 RAM칩의 어느 행이 액세스될 제1워어드 위치를 포함하는지를 특정하도록 메모리 요구 어드레스의 최하위 또는 하위 어드레스 비트를 활용한다. 이러한 어드레스 비트에 응답하여, 디코딩회로가 한쌍의 모듈로부터 한쌍의 워어드를 동시에 선택하기 위해 한쌍의 출력신호를 발생한다. 상기 어드레스회로는 메모리 요구 어드레스의 행 및 열 어드레스부분을 기억시키기 위해 3상태로 동작되는 한쌍의 어드레스 레지스터와 다수 비트 가산기회로를 포함한다. 최하위 어드레스 비트가 부경계 조건을 나타내는 값을 가질때마다, 상기 가산기회로는 소망된 쌍의 워어드위치 액세스를 가능케하는 하위행 어드레스 비트를 1만큼 증분시킨다.

상술한 증분동작으로서 메로리의 전체 성능을 지연시킬 수 있는데, 그 이유는 각각의 어드레스 지정동작에 할당되는 시간이 어드레스 증분을 위해 요구되는 시간을 포함하여야 하기 때문이다.

상기한 어드레스 지정장치내의 디코딩회로는 부경계 조건이 아닌 동안 어드레스를 증분시킬 필요성을 제거함으로써 메모리 성능을 증가시키는데, 이러한 잇점은 다른 메모리조직에 기인하여 부경계 조건이 자주 발생하는 상황에서는 줄어든다.

따라서, 본 발명의 목적은 한쌍의 메모리 모듈로부터 한쌍의 워어드를 판독해내기 위한 어드레스들을 발생시키는 메모리 시스템을 제공하는 것이다.

본 발명의 다른 목적은 다수 워어드 버스에 결합된 메모리 시스템으로부터 적어도 한쌍의 워어드를 판독해내기 위한 어드레스들을 제공하기 위해 회로망 및 지연을 최소화시키는 방법 및 장치를 제공하는 것이다.

상술한 목적 및 기타 목적들은 동작상 별개의 데이타 레지스터회로들을 통해 다수 워어드 버스에 결합되어 독립적으로 어드레스 지정 가능한 적어도 한쌍의 메모리 모듈 유니트를 포함하는 본 발명의 메모리 서브 시스템의 양호한 실시예로부터 달성된다. 이 각각의 메모리 모듈 유니트는 다수행의 램덤 액세스 메모리(RAM)칩을 포함한다.

본 발명에 의하여, 메모리 서브 시스템에 의해 수신된 각각의 메모리 요구와 결합된 어드레스는 최상위 또는 상위 어드레스 비트로 하여금 RAM 칩의 어느 행이 액세스될 제1워어드를 포함하는지를 특정하도록 부호화된다. 다음의 보다 낮은 순위 또는 하위 어드레스 비트들은 액세스될 제1워어드 위치의 RAM칩 어드레스들을 특정한다.

메모리 서브 시스템은 공통 어드레스 지정회로 및 공통 타이밍회로를 포함한다. 상기 어드레스 회로는 버스로부터 수신된 메모리 요구 어드레스의 칩 어드레스에 대한 행 및 열 어드레스부분을 기억시키기 위해 3상태로 동작되는 한쌍의 어드레스 레지스터와 다수 비트 가산기를 포함하고 있다. 상기 두 레지스터의 출력단자들은 어드레스를 다중화시키기 위해 다른 메모리 모듈 유니트에 인가된 어드레스 라인들과 공통으로 접속된다. 아울러, 짝수 메모리 어드레스들이 할당된 열 어드레스 부분 유니트를 기억하고 있는 레지스터에 인가된 하위 어드레스 라인들은 상기 가산회로와 병렬로 인가된다. 상기 가산회로의 출력은 또한 상기 행 어드레스부분을 기억하고 있는 레지스터에도 인가된 하위 행 어드레스 비트를 수신하도록 접속되는 멀티 플렉서회로에 인가된다. 이러한 멀티 플렉서회로의 출력은 짝수 어드레스들이 할당된 메모리 모듈 유니트에 대한 하위 어드레스 비트 소오스로서 접촉된다.

메모리 요구 응답하며, 상기 타이밍회로는 다수의 시퀸스 워어드 위치를 액세싱하기 위하여 행 및 열 어드레스들을 메모리 모듈 유니트의 어드레스 라인들에 연속적으로 인가하도록 어드레스 레지스터 및 멀티 플렉서회로를 조절하는 일련의 타이밍 신호를 발생시킨다. 즉, 하위의 행 어드레스 비트들이 멀티 플레서회로를 통해 짝수 메모리 모듈로 전송된다. 이러한 이송과는 병렬로, 변경되거나 혹은 변경되지 않은 하위 열 어드레스 비트가 가산회로를 통해 통과되고 그 후 멀티 플렉서회로 통해 짝수 메모리 모듈로 전송됨과 동시에, 열 어드레스 부분의 어드레스 비트가 메모리 모듈 유니트의 어드레스 라인들에 인가된다.

메모리 판독 요구의 경우에 있어서, 다수의 워어드는 출력 멀티 플렉서회로를 통해 다수 워어드 버스로 된 워어드 라인들에 접속된 데이타 레지스터 회로로 동시에 판독된다. 상기 멀티 플렉서회로들은 최하위 어드레스 비트의 상태에 따라 단일 버스 사이클 동작 동안 다수의 워어드를 선택적으로 일단의 워어드 라인에 인가한다.

즉, 짝수 또는 홀수 워어드는 최하위 어드레스 비트 값의 함수로서 각각의 워어드 라인에 인가될 수 있다. 마찬가지로, 데이타 레지스터 회로 및 다수 워어드 버스에 접속된 멀티 플렉서회로는 버스로부터 수신된 워어드들을 라이트 동작 동안 데이타 레지스터회로를 거쳐 정확한 메모리 모듈 유니트내에 라이트되게 한다.

행 어드레스 부분의 전송 동안, 최하위 어드레스 비트가 부경계 어드레스 상태를 가리키는 소정의 값을 가질때마다, 상기 가산기회로는 메모리 모듈유니트내에서의 소망하는 순차쌍의 워어드 위치를 액세스시키는 하위 열 어드레스 비트를 1만큼 증분시킨다.

그러나, 메모리 요구가 실제 경계 어드레스 조건을 나타내는 어드레스를 특정하때마다, 그 경계회로는 어드레스 조건을 검출하자마자 타이밍회로로 하여금 다수의 제1워어드 위치를 액세싱하기 위한 타이밍신호만을 발생되게 한다.

상술한 장치는 최소한도로 지연되는 단일 버스 사이클 동작 동안 다수의 메모리 모듈 유니트에서 다수의 순차적인 워어드 위치를 동시에 액세싱하는데 필요한 어드레스들을 제공할 수 있다.

이것은 시스템 성능에 나쁜 영향을 주지 않고 달성된다. 즉, 정상적으로 메모리 모듈 유니트에 먼저 전송되는 행 어드레스 부분을 증분시키는 대신, 본 발명의 어드레스 지정장치는 행 어드레스부분을 메모리 모듈 유니트로 전송시키는 동안 열 어드레스 부분을 증분시키거나 변경시키도록 동작한다. 따라서, 열 어드레스부분은 증분 동작의 결과가 이미 종료되었기 때문에 어떤 지연없이도 전송될 수 있다.

바람직한 실시예에 있어서는, 3비트 가산회로가 매 다른 워어드마다 칩 어드레스를 1만큼 증분시킨다(예컨데, 최하위 비트가 값"1"을 갖는 경우). 따라서, 경계조건은 워어드 15 또는 모듈로 16을 기초로 하여 발생한다. 가산기 크기를 증대시킴으로써, 상기 경계조건은 더욱 확장될 수 있다.

본 발명의 추가의 목적 및 잇점과 함께 그 구성 및 동작방법에 대한 특성이라 할 수 있는 신규한 특징은 첨부한 도면과 관련한 다음의 상세한 설명으로부터 보다 잘 이해될 수 있을 것이다. 그러나, 유의할 것은 첨부한 각각의 도면은 예시 및 설명의 목적을 위해 주어진 것이뿐, 본 발명을 제한하도록 해석되어서는 안된다는 점이다.

제1도의 시스템에 대한 일반적인 설명

제1도의 본 발명의 장치를 포함하는 데이타처리 시스템을 예시한 것이다. 제1도의 시스템은 n개의 메모리 서브 시스템(20-1) 내지 (20-n) 및 중앙처리장치(CPU) (40)에 결합된 다선 버스(10)를 포함하고 있다. 제1도의 시스템에서는 단지 메모리 제어기들만이 도시되어 있으마, 통상의 1976년 12월 28일자로 특허된 미합중극 특허 제 4,000,485호에 기재된 것과 같은 기타의 장치도 포함한다.

상기 메모리 서브 시스템은 각각 A 내지 D로 표시된 4개의 메모리 모듈 유니트의 어드레스를 지정하는 메모리 제어기(즉, 200-1 내지 200-n)를 포함한다.

중앙처리장치(40)는 본 발명의 목적을 위해 통상의 셀계도로 고려될 수 있는 마이크로프로그램된 처리장치이다. 이에 대한 좀 더 상세한 설명은 상술된 공동계류 특허 출원과, 아울러 Richard A.Lemay 및 John L.Curley에 의해 발명되어, 1978년 1월 5일자로 출원된후, 본 양수인에게 양도된 "System Providing Multiple Outstanding Information Requests" 란 제하의 미합중국 특허 출원 제 867,266호를 참조할 수 있다. 또한, George J.Barlow 씨 등에 의한 "Interface for Controlling Information Transfers between Main Data Processing Systems Units and a Central Subsystem"이란 제하의 관련 특허 출원도 참조할 수 있다.

중앙처리장치(40)는 물론 각각의 제어기 및 메로리 서브 시스템들은 미합중국 특허 제 4,000,485호에 설명된 바와 같은 소정의 방식으로 버스(10)를 통해 통신한다. 간략히 말해서, 통신하기를 원하는 유니트가 버스 사이클을 요구하여 버스 사이클이 허용된 경우, 상기 유니트는 "마스터"상태로 되어 시스템내의 어떤 다른 유니트를 "슬레이브"로서 어드레스 지정할 수 있게 된다. 응답(예를 들어, 메모리 판독동작)을 필요로 하는 버스 교환의 경우에는, "마스터"로서의 요구 유니트가 스스로 식별하여 "슬레이브"유니트에게 응답이 요망된다는 것을 지시한다. 슬레이브가 응답할 준비가 되었을때(예를 들어 요망된 정보를 얻을 준비가 되었을때), 이것은 "마스터"의 역할을 요구 유니트로의 정보 전송을 개시한다.

따라서, 버스 사이클 수는 실행될 동작 유형에 따라 변동한다.

제2도와 관련하여 설명할 제어 라인에 인가되는 신호들의 상태를 변경시킴으로써 어떤 유니트는 다른 유니트로 사이클의 유형 또는 개시되거나 실행될 동작을 지정할 수 있게 된다.

분산된 다이 브레이킹 회로망(tie-breaking network)은 버스 사이클을 허용하여 버스(10)의 사용을 위한 동시 요구를 해결한다. 그 우선 순위는 버스(10)상의 물리적인 위치를 기초로 하여 허용되며, 최상위 우선 순위은 버스상의 제1유니트에 주어진다. 통상의 시스템에 있어서, 메모리 서브 시스템은 최상위 우선순위를 허용되게 하며, 중앙처리장치는 다른 유니트가 그 성능 요건을 기초로하여 위치되도록 최하위 우선순위를 허용되게 한다.

메모리 서브 시스템 인터페이스 라인

명령 설명

어드레스 라인

BSAD00-BSAD23 버스 어드레스 라인들은 버스 메모리 참조 라인 BSMREF과 관련하여 사용된 24비트폭 통로를 구성하여, 24비트 어드레스를 제어기(200)로 전송하거나 혹은 16비트 식별자를 제어기(200)에서 버스로 전송한다(슬레이브 유니트에 의한 수신을 위해). 메모리의 어드레스 지정을 위해 사용되는 경우에는, 라인(BSAD00-BSAD03)에 인가된 신호들이 특정 512K워어드 모듈을 선택하고, 라인(BSAD04-BSAD22)으로 인가된 신호들은 그 모듈내의 512K워어드 중 하나를 선택하는 반면, 라인(BSAD23)에 인가된 신호는 선택된 워어드 내의 바이트 중 하나를 선택한다(즉, BSAD23=1=우측 바이트 ; BSAD23=0=좌측 바이트). 식별을 위해 사용될때는, 라인(BSAD00-BSAD07)은 사용되지 않는다. 라인(BSAD08-BSAD23)은 선 메모리 요구동안 제어기(200)에 송신되는 수신 유니트의 식별기호를 캐리한다.

BSAP00 이 버스 어드레스 패리티 라인은 라인(BSAD00-BSAD07)에 인가된 어드레스 신호를 위해 홀수 패리티신호를 공급하는 양방향성 라인이다.

데이타 라인

BSDT00-BSDT15, BSDT16-BSDT31 일단의 버스 데이타 라인들은 수행된 동작 사이클 함수로서 제어기(200) 및 버스간에 데이타 또는 식별 정보를 전송하기 위한 32비트 또는 2워어드 폭의 양방향성 통로를 구성한다. 라이트 사이클 동작 동안, 이들 버스 데이타 라인은 라인(BSAD00-BSAD23)에 인가된 어드레스 신호에 의해 특정되는 위치에 있는 메모리내에 라이트될 정보를 전송한다. 리이드 사이클 동작의 제1반 사이클동안, 데이타 라인(BSDT00-BSDT15)은 식별정보(채널번호)를 제어기(200)로 전송한다. 리이드 사이클의 제2반 사이클 동안, 이들 데이타 라인은 메모리로 부터 판독된 정보를 전송한다.

BSDP00, BSDP08 BSDP16, BSDP24 이들은 버스 데이타 패리티 라인들로서, 다음과 같이 부호화된 홀수 패리티 신호를 공급하는 2세트의 양방향성 라인들이다.

BSDP00 = 라인(BSDT00-BSDT07)에 인가된 신호에 대한 홀수 패리티(좌측 바이트) ;

BSDP08 = 라인(BADT08-BSDT15)에 인가되는 신호에 대한 홀수 패리티(우측 바이트) ;

BSDP16 = 라인(BSDT16-BSDT23)에 인가되는 신호에 대한 홀수 패리티

BSDP24 = 라인(BSDT24-BSDT31)에 인가되는 신호에 대한 홀수 패리티 신호.

제어 라인

BSMREF 이것은 버스 메로리 참조 라인으로서, 버스에서 메모리 제어기(200)까지 연장된다. 참상태로 세트될때, 이 라인은 라인(BSAD00-BSAD23)이 완전한 메모리 제어기 어드레스를 내포하고 특정 위치에 대한 라이트 또는 리이드 동작을 실행하고 있다는 것을 제어기(200)에 알린다.

거짓 상태로 리세트될때, 이 라인은 라인(BSAD00-BSAD23)이 제어기(200)가 아닌 다른 유니트로 전송된 정보를 내포하고 있다는 것을 제어기(200)에 알린다.

BSWRIT 버스 대기 라인은 버스에서 메로리 제어기(200)까지 연장되는데 이 라인은 참 상태로 세트될때, 참인 라인(BSMREF)과 관련하여 제어기(200)로 하여금 라이트 사이클 동작을 실행하게 한다. 거짓 상태로 리세트 될때, 이 라인은 참인 라인(BSMREF)와 관련하여 판독 사이클 동작을 실행하도록 제어기(200)에 신호한다.

BSBYTE 이것은 버스 바리트 라인으로서, 버스에서 제어기(200)까지 연장되는데, 이 라인은 참 상태로 세트될때 제어기(200)로 하여금 워어드 동작보다는 바아트 동작을 실행하게 한다.

BSLOCK 이것은 버스에서 제어기(200)로 연장된 버스 록 라인이다. 참 상태로 세트될때, 이 라인은 제어기(200)에게 시험을 실행되게 하거나 제어기(200)내에 포함된 메모리 폭 플립플롭의 상태를 변화시키도록 하는 요구 신호를 전송한다.

BSSHBC 이것은 제2하프 버스 사이클 라인으로서, 제어기(200)에 의해 버스로 인가된 현재 정보가 선 판독 요구에 요청된 정보라는 것을 유니트에 신호하는데 사용 된다. 이 경우에, 제어기(200) 및 정보 수신 유니트는 초기화 사이클이 시작될때부터 제어기(200)가 전송을 완료할때가지 모든 유니트들에게 바쁘게 통신한다. 이 라인은 (BSLOCK)라인과 관련하여 그 메모리 폭 플립플롭을 세트 또는 리세트시키는데 사용된다. 유니트가 리이드 또는 라이트할 것을 요구하고 라인(BSLOCK)이 참인 경우, 라인(BSSHBC)은 제어기(200)에게 그 록 플립플롭을 리세트시키도록 신호한다. 거짓 상태에 있을때, 이것은 제어기(200)에게 그 록 플립플롭을 시험 및 세트시키도록 신호한다.

BSMCLR 이것은 버스에서 제어기(200)까지 연장된 버스 마스터 클리어 라인이다, 이 라인이 참 상태로 세트되었을때, 이것은 제어기(200)에게 어떤 버스 회로을 제로로 클리어 시키도록 한다.

BSDBWD 이것은 제어기(200)로 부터 버스(10)로 연장된 단일방향 라인인 2중 워어드 라인이다. 이 라인은 (BSDBPL)라인과 함께 리이드 요구동안 메모리 제어기(200)에 의해 얼마나 많은 데이타 워어드가 있는지 또는 어떤 포오맷이 제공되는지를 가리키도록 사용된다. 메모리 제어기(200)로 부터의 판독 응답 사이클동안 라인(BSDBWD)의 상태은 데이타의 1개 또는 2개의 워어드가 버스(10)에 인가되고 있는지의 여부를 가리킨다.

라인(BSDBWD)이 2진수 1상태로 되었을때, 이것은 2워어드가 전송되고 있음을 가리키고, 단지 1개의 워어드만 전송될때는 라인(BSDBWD)은 2진수 O으로 된다.

BSDBPL 이것은 제어기(200) 및 버스(10)간에 연장된 양방향성 라인인 2중 풀라인이다. 이 라인은 라인(BSDBWB) 과 함께 응답이 요구된 데이타의 처음(마지막 아님)인지 또는 마지막 유니트 인지를 가리킨다.

버스 핸드 세이크/타이밍 라인

BSREQT 이것은 버스와 제어기(200)간에 연장된 양방향성 라인인 버스 요구 라인이다. 참 상태로 세트된 경우, 이것은 제어기(200)로 하여금 다른 유니트가 버스 사이클을 요구하고 있다는 것을 가리킨다. 거짓 상태로 리세트 되었을때, 이것은 제어기(200)에게 버스 요구를 체류시키는 버스가 전혀 없다는 것을 알린다. 이 라인은 제2하프 버스 판독 사이클을 요구하기 위해 제어기(200)에 의하여 참 상태로 된다.

BSDCNN 이것은 버스 및 제어기(200)간에 연장된 양방향성 라인은 데이타 사이클 라인이다. 참 상태로 되었을때, 이 라인은 제어기(200)에게 어떤 유니트가 요구했었던 버스 사이클을 허용받아 버스상의 정보를 다른 유니트로 전송 한다. 제어기(200)는 라인을 참 상태로 되게하여 요구된 데이타를 어떤 유니트로 다시 전송하고 있음을 알린다. 이에 앞서 제어기(200)가 버스 사이클을 요구하여 허용 받는다.

BSACKR 이것은 버스와 제어기(200)간에 연장된 양방향성 라인인 버스 긍정응답 라인이다. 제어기(200)에 의해 2진수 1로 세트된 경우, 상기 라인은 제어기(200)에게 리이드 제1하프버스 사이클 또는 리이트 사이클동안 버스 전송을 받아들이고 있음을 신호한다. 리이드 제2하프 버스 사이클동안, 이 라인은 요구 개시하였던 유니트에 의해 2진수 1로 세트된 경우 제어기(200)에게 그 전송의 수령을 신호한다.

BSWAIT 이것은 버스 및 제어기(200)간에 연장된 양방향성 라인인 버스 대기 라인이다. 제어기(200)에 의해 참 또는 2진수 1상태로 세트되었을때. 이것은 요구 유니트에게 제어기(200)가 전송을 받아들일 수 없음을 신호한다. 그후, 이 유니트는 제어기(200)가 그 전송에 긍정긍답할때까지 연속적인 재시도를 개시한다. 제어기(200)는 다음의 조건하에서는 BSWAIT라인을 참상태로 설정한다.

1. 내부의 리이드 또는 라이트 동작 사이클을 바쁘게 실행하는 중이다.

2. 리이드 제2하프 버스 사이클을 요구하는 있는 중이다.

3. 리프레시 동작을 기대하고 있는 중이다.

4. 리프세시 동작을 실행하고 있는 중이다.

5. 초기화 모우드에 놓였을때 바쁘다.

BSWAIT라인이 어떤 유니트에 의해 참 또는 2진수의 1의 상태로 세트되었을때, 이것은 제어기(200)에게 요구 유니트가 데이타를 받아들이지 않아 현재의 버스 사이클 동작을 종료할 것을 신호한다.

BSNAKR 이것은 버스 및 제어기(200)간에 연장된 양방향성 라인인 버스 부정응답 라인이다. 이 라인이 제어기(200)에 의해 참 또는 2진수 1상태로 세트될때 이것은 특정화된 이송을 거부하고 있음을 신호한다. 제어기(200)는 라인(BSNAKR)을 다음과 같이 참 상태로 설정한다.

1. 메모리 록 플립 플롭이 2진수 1 상태로 설정되고,

2. 요구가 록 플립플롭을 시험 및 설정한다. (BSLOCK는 참, BSSHBC는 거짓).

모든 경우에 있어서, 메몰 : 록 플립플롭이 세트된 경우, 제어기(200)는 BSACKR라인 또는 BSWAIT라인을 거쳐 응답을 발생하거나 무응답을 초래한다.

SNAKR라인이 어떤 유니트에 의해 참으로 되었을때, 이것은 제어기(200)에게 어떤 유니트가 데이타를 받아들이지 않아 그 사이클 동작을 종료할 것을 신호한다.

타이 브레이킹 제어라인

SAUOK-BSIUOK 이것은 버스에서 제어기(200)까지 연장된 타이 브레이킹 회로망 라인이다. 이들 라인은 높은 상위 우선 순위의 유니트들이 버스 요구를 했는지를 제어기(200)에게 신호한다. 이들 라인상의 모든 신호가 2진수 1일때, 이것은 제어기(200)에게 BSDCNN라인을 2진수 1상태로 만들 수 있는 시간에 버스 사이클이 허용되었다는 것을 신호한다. 라인상의 신호중 어떤 신호가 2진수 0일때, 이것은 제어기(200)에게 버스 사이클이 허용되지 않아 라인(BSDCNN)이 2진수 1로 되는 것을 억제하였다는 사실을 알린다.

BSMYOK 이것은 제어기(200)에서 버스까지 연장된 타이 브레이킹 회로망 라인이다. 제어기(200)는 이 라인을 거짓 또는 2진수 0상태로 되게 하여 보다 낮은 우선순위의 버스 요구를 다른 유니트에게 알린다.

제1도의 메모리 서브시트템에 대한 일반적인 설명

제3도는 본 발명의 원리를 사용하여 구성된 제어기(200-1)를 포함하는 메모리 서브시스템(200-1)의 양호한 실시예를 도시한 것이다 제1도를 참조하면, 제어기(200-1)는 메모리부(210)의 2개의 256K 워어드 메모리 모듈 유니트(210-2), (210-4)를 제어한다는 것을 알 수 있다. 블록(210-2), (210-4)의 모듈 유니트 블록(210-20), (210-40)에 대응하는 고속도 MOS RAM이 직접화된 회로와. 블록(210-22) 내지 (210-26)과 그리고 (210-42) 내지 (210-46)에 대응하는 어드레스 버퍼 회로를 포함하고 있다. 256K메모리 유니트는 제4c도에 상세히 예시된 1비트 다이나믹 MOS RAM칩에 의한 64K워어드로부터 구성된다. 제4c도를 참조하여 구체적으로 설명하면, 각각의 256×22비트 메모리 모듈은 88,65,534(64K)워어드×1 비트 칩을 포함하는데, 그 각각의 칩 내에는 기억 셀의 256행×22열의 메트릭스로 구성된 다수의 기억 어레이가 있다.

제어기(200-1)는 메모리 타이밍 신호를 발생하여. 리프세시 동작, 제어동작, 데이타 전송동작, 어드레스 분산 및 디코딩동작, 그리고 버스 인터페이스 동작을 실행하는데 필요한 회로들을 포함한다. 이들 회로는 제3도의 다른 부들의 일부분으로서 포함되어 있다.

상기 다른 부들은 타이밍부(204), 리프레시 제어부(205), 데이타 제어부(206), 어드레스부(207), 리이드/라이트 제어부(208), 데이타인부(209), 버스제어회로부(211), 메모리 초기화 회로부(212) 및 버스 드라이버/수신기 회로부(213)이다.

버스 제어부(211)든 단일 및 2중 워어드 동작용 버스 사이클 요구를 발생시켜 채택시켜 채택하기 위한 신호를 발생하는 회로들을 포함한다. 제3도로부터 알 수 있는 바와 같이, 이들 회로들 뿐만 아니라 다른 부의 회로들은 통상의 설계로된 드라이버/수신기회로(213)를 통해 버스로 접속된다. 버스제어회로부(211)는 버스상의 유니트의 물리적인 위치를 기초로하여 요구 우선순위를 해결하는 타이 브레이킹 회로망을 포함한다. 버스(10)의 가장 좌측 또는 최하측 위치에 위치된 제1도의 메모리 제어기(200-1)에는 최상의 우선순위가 할당되어 있는 반면, 버스의 가장 높은 곳 또는 최상위 위치에 위치된 중앙처리장치(40)에는 최하위 우선순위가 할당되어 있다. 버스 동작에 대한 추가의 정보에 대해서는 1976년 12월 28일자로 특허된 미합중국 특허 제4,000,485호를 참조하면 된다.

제4a도에서 상세히 도시된 타이밍부(204)는 메모리 리이드 및 라이트 동작으로부터 요구된 타이밍 신호 시퀸스를 발생시키는 회로를 포함한다. 제3도에서 알 수 있듯이, 이 타이밍부(204)는 리프레시 제어부(205), 데이타 제어브(206), 어드레스부(207), 리이드/라이트 제어부(208), 버스제어회로부(211), 버스 드라이버 수신기 회로(213)로부터 신호를 송수신한다.

제4b도에 상세히 도시된 어드레스부(207)는 리프레시 동작, 초기화 동작 및 리이드/라이트 선택에 필요한 신호를 해독, 발생 및 분산하는 회로들을 포함한다. 이 어드레스부(207)는 라인(BSMREF)으로부터 메모리 참조 제어 신호르 수신할 뿐만 아니라 라인(BSAD00-BSAD23) 및 (BSAP00)으로부터 어드레스 신호들을 수신하다. 아울러. 상기 어드레스부(207)는 타이밍부(204), 리프레시 제어부(205), 메모리 초기화부(212) 및 제어부(215)로부터 제어 및 타이밍 신호들을 수신한다.

메모리 초기화부(212)는 제어기 회로들을 초기화 또는 소정의 상태로 클리어 시키기위해 통상의 회로들을 포함한다.

리이드/라이트 제어부(208)는 통상의 레지스터 회로 및 제어 논리회로를 포함한다. 상기 레지스터 회로들은 라인 (BSWRIT)(BSBYIE)(BSDBPL)(BSDBWD)및 (BSAD23)의 상태에 대응하는 신호들을 수신 및 기억한다. 또, 상기 제어논리회로는 레지스터회로들로부터 인입된 신호를 해독하여 제어기(200)가 리이드. 라이트, 또는 라이트 동작 사이클(즉, 바이트 명령에 대한)에 의해 수반되는 리이드를 실행하는지의 여부를 설정하기 위해 타이밍(204), 어드레드부(207) 및 메모리부(210)에 인가되는 신호들을 발생시킨다.

리프레시 제어부(205)는 메모리의 내용을 주기적으로 리프레시 하기 위한 회로들을 포함한다. 이 리프레시 제어부(205)는 타이밍부(204)로부터 타이밍 및 제어신호들을 수신하여 타이밍부(204), 어드레스부(207), 리이드/라이트 제어부(208), 그리고 메모리 초기화부(212)에 리프레시 명령 제어신호들을 공급한다. 이것에 대한 추가의 정보에 대해서는 리프레서 명령(REFCOM)신호를 발생시키기 위한 회로들을 기재하고 있는 미합중국 특허 제 1,185,323호를 참조하면 된다.

데이타 부(209)에 구성된 블록(209-4)은 데이타 제어부(206)로부터의 신호들을 수신하도록 접속된 1쌍의 멀티플렉서 및 어드레스 레지스터를 포함한다. 통상의 멀티플렉서 회로들은 2세트의 버스 라인(BSDT00-15) 및 (BSDT16-31)으로부터 데이타 워어드를 수신하여 라이트 동작 사이클 동안 일단의 출력 라인(MDIE000-015) 및 (MDIO 000-15)을 통해 적절한 워어드를 정확한 메모리 모듈들에 인가한다. 즉, 메모리 초기화부(212)로부터 나온 초기화 신호(LNITTM310)가 2진수 0일때(즉, 초기화 모드가 아닐때)AND게이트(209-10)에 의해 발생된 신호(MOWTES000)에 의해 멀티플렉서회로들이 선택적으로 인에블된다. AND게이트(209-10)는 버스 어드레스 비트 22(즉, 신호 BSAD22)의 함수와 그리고 제어기(200)가 라이트 동작을 행하는지의 여부(즉, 신호 BSWRIT)에 따라 신호(MOWTES 000)를 발생한다. 라이트 동작동안, 상기 신호(MOWTES000)는 정확한 메모리 유니트에 인가될 정확한 데이타 워어드(즉, 버스라인 BSDT00-15 또는 BSDT16-31에 인가될 신호)를 선택한다. 이에 따라, 어떤 워어드 경계에 대한 라이트 동작의 개시를 가능하케 한다.

리이드 동작동안, 상기 멀티플레서 회로들이 버스 라인(BSDT00-15)으로 부터 수신된 모듈 식별 정보를 어드레스 버스라인(BSAD08-23)에 재인가하도록 조절된다. 이것은 라인(BSDT00-15)에 인가될 신호들을 데이타 제어부(206)의 짝수 데이타 레지스터(206-8)에 로우딩 함으로써 행해진다. 이에따라, 블록(209-4)의 어드레스 레지스터 래치들을 버스 라인들(BSDT00-15)을 통해 전송된 모듈 식별 정보와 일치되게 한다. 이러한 동작은 본 발명의 이해와는 무관하기 때문에 추가의 설명은 생략한다.

데이타 제어부(206)은 3상태로 동작되는 데이타 레지스터(206-8), (206-10)와, 제어회로들과 연합하여 메모리부(210)의 짝수 및 홀수 메모리 유니트(210-20), (210-40) 에 데이타를 기록하거나 또는 이것들로 부터 데이타를 판독할 수 있게 하는 멀티플렉서 회로(206-16), (206-18)를 포함한다. 예를들어, 2중폭 리이드 사이클 동작을 행하는 동안, 오퍼란드 또는 명령신호들이 메모리 유니트(210-20) 및 (210-40)로 부터 판독되어 짝수 및 홀수 출력 레지스터(206-8) 및 (206-10)으로 들어온다. 라이트 동작 사이클 동안에는, 신호(MDIE000-15) 및 (MDI0000-15)가 데이타인 부(209-4)를 통해 버스로 부터 1쌍의 레지스터(206-8), (206-10)의 가장좌측부로 로우드되어 메모리부(210)의 홀수 또는 짝수 유니트에 기록된다.

제어기(200-1)는 에러 검출 및 교정(EDAC)장치를 포함하는데, 그 각각의 워어드는 데이타 워어드의 단일 비트 에러를 검출하고 교정할 수 있게 그리고 교정없이 데이타 워어드의 2중 비트 에러를 검출하여 신호할 수 있게 사용되는 16개의 데이타 비트 및 6개의 체크비트를 포함한다. 이러한 EDAC장치는 2세트의 EDAC엔코더/디코더 회로(206-12)(206-14)를 포함한다. 이들 회로는 1978년 2월 7일자로 특허된 미합중국 특허 제4,072,853호에 기재된 회로이다. 아울러, 데이타 제어부(206)는 데이타 라인(BADT00-15)으로 부터 수신되고 어드레스 라인(BSAD08-23)을 통해 레지스터(209-4)에 기억된 식별 정보의 복귀를 가능케한다.

큐 제어부(215)도 역시 제어부(200-1)의 일부분으로서 포함되어 있다. 이 큐 제어부(215)는 다수의 메모리 요구 신호들을 동시에 처리하기 위해 어드레스 및 제어정보 기억용 회로들을 포함한다. 제3도에서 알수 있는 바와 같이 큐 제어부(215)는 타이밍부(204), 리프레시 제어부(205), 어드레스 제어부(207), 버스제어 회로부(211) 및 메모리 초기화부(212)로 부터 나온 제어 신호들을 수신한다. 이 큐 제어부(215)는 타이밍부(204), 데이타 제어부(206), 어드레스 제어부(207), 리이드/라이트 제어부(208)로 인가되는 신호를 제어한다. 이 회로의 동작은 본 발명의 이해에 그다지 필요하지 않으므로, 상세한 설명은 생략한다.

이제, 상술한 부들의 관련 부분들에 대해서는 제4a도 내지 제4c도를 참조하여 상세히 설명한다.

제기 부들의 상세한 설명

본 발명의 이해에 필요하다고 생각되는 부들에 대해서만 여기서 설명된다. 나머지 부들에 대한 추가의 정보에 대해서는 관련된 특허 출원 또는 미합중국 특허 4,185,323호를 보면 될 것이다.

타이밍 회로부(204) 및 어드레스 회로부(206)

제4도는 타이밍부(204)를 보다 더 상세히 도시한 것이다. 이 회로는 통상의 지연선 타이밍 발생기회로(도시생략)로 부터 입력 타이밍 펄스 신호(DLYINN 010), (TTAP01010) 및 (TTAP02010)을 수신한다. 이러한 회로는 미합중국 특허 제4,185,323호에 도시된 타이밍 발생기 회로의 구성으로 부터 얻어진 것이다. 타이밍 발생기 회로는 2진수 1로 절환된 신호(MYACKR010)에 응답하여 1쌍의 직렬 연결된 200(ns)의 지연선들을 통해 직렬 타이밍 펄스를 발생한다. 이들 펄스 어드레스 회로부(204)의 회로와 함께 메모리 동작 사이클 동안 나머지 부들에 대한 타이밍을 설정한다.

아울러, 타이밍 회로부(204)의 회로들은 어드레스 회로부(207)로 부터 어드레스 신호(LSAD 22200)(LSAD22210) 및 경계신호(MYBNDY 010)을 수신한다. 또한 메모리 초기화부(212)는 타이밍부(204)에 초기화신호(INITMM100)를 인가한다. 신호(MYBNDY 010)는 2진수 1일때 신호(RASINH010)를 2진수 0으로 되게 하는 NOR게이트 (204-5)에 인가된다. 직렬 접속된 AND RPDLXM(204-7)는 초기화 신호(INITMM 100) 및 리프레시 제어부(205)내로 회로에 의해 발생된 리프레시 명령신호(REFCOM 100)를 논리적으로 결합하여 신호(RASINH 000)를 생성한다. NAND 게이트 (204-8)는 신호(RASINH 000) 및 어드레스 신호(LSAD 22210)를 결합하여 짝수행 스토로브 금지 신호(ERASIH 000)를 생성한다. 이 신호는 AND게이트(204-1)를 거쳐 신호(DLYINN 010)로 부터 유도된 타이밍신호(MRASTT 010)와 결합하기 위하여 AND 게이트(204-10)에 인가된다. 여기서나온 출력 신호(MRASTE 010)는 짝수 스택 유니트(210-20) RAS 타이밍 입력에 인가된다.

NAND게이트(204-14)는 신호 (RASINH 010) 및 (LSAD22200)을 결합시켜 홀수 행 금지 신호(ORASIH 000)를 생성한다. 이 신호는 AND게이트(204-17)에서 타이밍 신호(MRASTT 010) 와 결합되어 행 타이밍 신호(MRAST 0010)를 발생시킨다. 이 신호는 또한 홀수 스택 유니트(210-40)의 RAS 타이밍 결합에 인가된다.

제4a도에서 알 수 있는 바와 같이, AND 게이트(204-11)는 리프레시 명령의 부재시(즉, 신호 REFCOM 000=1)짝수 데이타 레지스터(206-8)와 중간부분의 G 입력 단자에 타이밍 신호 (MDOECT 000)를 인가한다. 마찬가지로, AND게이트(204-15)는 홀수 데이타 레지스터(206-10)의 중간 부분의 G입력 단자에 타이밍 신호(MDOOCT 000)를 인가한다. AND 게이트(204-3)는 신호(MRASTT 010)(REFCOM 100) 및 (TTADO 1010)을 결합시켜 타이밍 신호(MCASTT 010)를 발생시킨다. 이 신호(MCASTS 010)는 AND 게이트(204-18)를 통해 짝수 및 홀수 스택 유니트(210-20), (210-40)의 CAS타이밍 입력에 인가된다.

마찬가지로, AND게이트 (204-19)는 타이밍 어드레스 신호(MCASAD 010)를 발생한다.신호(MCASAD 110)는 AND게이트(204-20)를 통해 어드레스 회로부(207)의 어드레스 회로에 인가된다.

짝수 및 홀수 데이타 레지스터(206-8) 및 (206-10)는 3상태로 동작된다. 구체적으로 말하자면, 이들 레지스터는 텍사스인트루먼츠사에 의해 제조된 SN74S373형과 같은 D형 투명 래치 회로들을 구성한다. 이들 레지스터 회로ㄷ르이 투명하다는 의미는 G입력에 인가된 신호가 2진수 1인 동안, Q출력 단자에서의 신호가 D입력단자에 인가되는 신호를 뒤따른다는 것이다. 즉, G입력단자에 인가된 신호가 로우드 될때, Q출력단자에서의 신호는 래치된다. 레지스터(206-8) 및 (206-10)의 출력단자들은 데이타 워어드 신호쌍의 다중화를 가능케하는 OR배열과 공통으로 접속된다. 이러한 다중화는 제3도에 도시한 레지스터(206-8)(206-10)의 상이한 출력제어(OC) 입력단자에 인가되는 신호(MQ2ELB000)(MQ1ELB000)(MDOTSC000) 및 (MDRELB000)의 상태를 제여함으로서 달성된다. 이러한 동작은 G입력단자에 인가된 신호에 응답하여 일어나는 레지스터 플립플롭의 래칭 작용과는 독립적이다.

직렬접속된 일단의 게이트(204-22) 내지 (204-26)은 신호(MDOTSC100) 및 (MDOTSC010)의 상태를 제어한다. 게이트(204-22)는 버스로 부터 인입된 식별 기억을 가능케 하기 위하여 리이드 또는 라이트 사이클의 시작시에 타이밍 신호(DLYINN010) 및 (DLY020100)을 수신한다. 이것을 본 발명의 이해에 별반 필요치 않으므로, 신호(PULS20210)가 2진수 0의 상태에 있는 것으로 생각할 수 있다. 리이드 동작동안은, 리이드 명령 신호(READCM000)가 2진수 0으로 되어 신호(MDOTSC100)를 AND게이트(204-26)에 의해 2진수 0으로 되게 한다.

신호(MDOTSC100)는 2진수 0일때 레지스터(206-8) 및 (206-10)의 중간부분을 인에이블시켜 그들의 내용을 그 출력 단자에 출력시킨다. 라이트 동작동안에는, 리이드 명령신호(READCM000)가 2진수 1로 될때, AND게이트 (204-26)는 신호(MDOTSC100)를 2진수 1로 되게 한다. 이에 따라, 상술한 것과는 반대의 결과가 발생한다. 즉, 신호(MODTSC100는 레지스터(206-8)(206-10)의 중간 부들을 금지되게하여 그들의 내용을출력단자에 출력시키기 않도록 한다.

레지스터(206-8)(206-10)의 가장좌측 부분들은 신호(MDRELE000)가 2진수 0일때 그들 내용을 출력단자에 인하하도록 인에블된다. 본 발명의 목적상, 신호(MDRELB000)는 2진수 1상태에 있는 것으로 생각한다.

따라서, 레지스터들의 가장우측 부들은 그들 내용을 출력단자로 인가하는 것을 금지되게 한다.

레지스터(206-8)(206-10)의 최좌측 2개 부분은 큐 제어부(215)에서 발생되는 신호(MQ1ELB000) 및 (M12ELB000)의 상태에 따라 제어된다. 신호(MDOTSC000)는 그 논리가 2진수 0일때 큐 제어부(215)로 부터 나온 신호(Q1TRST010)(Q2TRST000) 상태의 함수로서 레지스터(206-8) 또는 (206-10)중 어느 한쪽의 가장 좌측 2개 부들중 하나의 인에이블한다. 신호(Q1TRST010)가 2진수 1일때 신호(Q2TRST000)는 2진수 0이고, 큐 제어부(215)는 신호(MQ1ELB000)를 2진수 상태로 되게한다. 이것은 레지스터(206-8) 및 (206-10)의 Q1부를 인에이블하여 그 내용을 출력단자로 인가되게 한다. 역으로, 신호(Q1TRST010)가 2진수 0일때, 신호(Q2TRST000)는 2진수 1이고, 큐 제어부(215)는 신호(MQ1ELB000)를 2진수 0으로 되게 한다. 이것은 레지스터(206-8)(20-10)의 Q2부분은 인에이블하여 그 내용을 출력단자로 인가되게 한다.

어드레스 회로부(207)

제4b도는 어드레스 회로부(207)의 다른 부들을 예시한 것이다. 도시한 바와 같이, 어드레스 회로부(207)는 입력 어드레스부(207-1), 어드레스 디코딩부(207-2), 그리고 어드레스 레지스터부(207-4)를 포함한다.

어드레스부(207-1) 및 어드레스 디코딩부(207-2)

입력 어드레스부(207-1)는 최하위 버스 어드레스 비트 22 및 상위 칩 선택 어드레스 비트 4, 5를 기억하기 위한 레지스터(207-12)를 포함한다. 이들 3개의 신호들은 어드레스 스트로브 신호(ADDSTR000)가 2진수 0으로 될때 레지스터(207-12)내로 로우드 된다. 이것은 메모리가 비지상태일 때(즉, 버스 사이클/메모리 요구를 받아들일 때)일어난다.

이들 3개의 어드레스 신호들은 설명의 편의상 버스 드라이버 수신기회로(213)를 거쳐서 버스(10)로 부터 수신되는 것으로 도시 하였다. 즉, 이들 어드레스 신호들은 소오스로서 어드레스부(207)의 일부로서 포함된 큐 어드레스 레지스터들을 가질 수 있다. 이러한 큐 회로에 대한 추가의 정보에 대해서는, 1980년 10월 31일자 출원된 미합중국 특허원 제202,821호를 참조하면 된다.

입력 어드레스부(207-1) 또한 블록(207-15)인 경계 검출 회로들을 포함할 수도 있다. 이들 회로들은 AND게이트(207-18)를 통해 D형 플립플롭(207-19)의 D 입력단자 접속되는 NAND 게이트(207-16)를 포함한다. NAND게이트(207-16)는 버스(10)로 부터 메모리 요구 어드레스 비트22-19를 수신한다. 게이트(207-16)는 어드레스 비트22-19가 모두 2진수 1일때 그 출력 검출된 경계 신호(DBSA 16000)를 2진수 0으로 되게 한다. 모든 다른 경우에 있어서는, 신호(DBSA 16000)가 2진수 1이다. 신호(BSDBWD 110)는 2중 워어드 전송이 수행되고 있는 경우에는 2진수 1이다. 신호(DBSA 16000)는 그 논리가 2진수 1일때, AND 게이트(207-18)로 하여금 그 출력신호(BOUNDY 100)를 2진수 1로 되게하여 플립플롭(207-19)을 2진수 1로 절환시킨다. 이에따라, 신호(MYBNDY 110)가 2진수 1로 되어 어떤 경계 조건이 없음을 가리킨다. 신호(DBSA 16000)이 2진수 0으로 절환될 때, 이것은 신호(BOUNDY 110)를 2진수 0으로 되게하여 플립플롭(207-19)을 2진수 1에서 2진수 0으로 전환시킨다. 신호(MYBNDY 110)는 타이밍부(204)의 입력으로 인가된다.

도시된 바와 같이, 상위 어드레스 비트 신호(LSAD 05210) 및 (LSAD 04210)가 2진 디코더 회로(207-20)의 입력단자에 인가된다. 최하위 비트 어드레스 신호(LSAD 22210) 및 인버터회로(207-22)에 의해 발생되는 그 보수 신호(LSAD 22200)는 타이밍회로부(204) 및 데이타 제어부(206)에 인가된다.

2진 디코더(207-20)는 게이트(G)단자의 접지에 의한 동작을 위해 인에이블된다. 4개의 디코딩출력(DECOD0000) 내지 (DECOD 3000)의 각각의 NAND게이트(207-24) 내지 (207-30)에 접속된다. 이때, 제로 디코딩 신호(DECOD 0000)가 0행 어드레스 스트로브 신호(DRAST 0010)을 발생시키는 NAND 게이트(207-24)의 입력에 접속되었음을 유의해야 한다. 마찬가지로 1디코딩 신호(DECOD 1000)는 1행 어드레스 스트로브 신호(DRAST 1010)를 발생시키는 NAND게이트(207-26)의 입력에 접속되어 있다. 다음의 순차적인 디코딩 신호(DECOD 2000)는 다음의 순차 행 어드레스 스트로브 신호(DRAST 2010)를 발생시키는 NAND 게이트(207-28)에 접속된다. 끝으로, 마지막 디코딩 신호(DECOD 3000)는 3행 어드레스 스트로브 신호(DRAST 3010)를 발생시키는 NAND게이트(270-30)에 접속된다.

또한, 이들 게이트 AND 게이트(207-32)로 부터 신호(OVRDEC 000)를 수신한다. 신호(OVRDEC 000)가 2진수 0일때, 이것은 (REFCOM 100) 또는 (INITMM 100)중 어느 한쪽이 0상태일때 신호(DRAST 0010) 내지 (DRAST 3010)의 각각을 2진수 1상태로 되게 한다.

도시하였듯이, 짝수 및 홀수 행 어드레스 스트로브 신호들은 짝수 및 홀수 스택 유니트(210-20)(210-40)의 RAM 칩에 인가된다.

어드레스 레지스터부(207-4)

제4도에 도시된 바와 같이, 어드레스 레지스터부(207-4)는 행 어드레스 레지스터(207-40), 열 어드레스 레지스터(207-42) 및 가산기 회로(207-54)의 입력으로서 어드레스부(207)의 큐 어드레스 레지스터들을 통해 인가되는 버스 어드레스 신호(BSAD 06210) 내지 (BSAD 22210)을 수신한다.

레지스터(207-40)(207-42)의 게이트 입력 단자들은 타이밍부(204)로 부터 메모리 비지 신호(MEMBUZ 010)를 수신하도록 접속되어 있다. 행 어드레스 레지스터(207-40)의 OC 입력단자는 신호(IMTMM 000)(REFCOM 000)(MCASAD 110)에 응답하여 AND게이트(207-44), 인터버회로(207-46) 및 NAND 게이트(207-47)에 의해 발생된 타이밍 신호(MRASCT 000)를 수신하도록 접속되어 있다. 또, 열 어드레스 레지스터(207-42)의 OC입력단자는 신호(INTEREF 000)(MCASAD 110)에 응답하여 NAND게이트(207-50)에 의해 발생된 타이밍 신호(MCASCT 000)를 수신하도록 접속된다. 신호(INTREF 000)는 신호(INITMM 00) 및 (REFCOM 000)을 수신하는 AND 게이트(207-44)에 의해 발생된다.

어드레스 레지스터(207-40)(207-42)의 각각은 이미 설명한 바 있는 SN74S373형과 같은 D형의 투명 래치회로로 구성할 수 있다. 제4b도에서 알 수 있는 바와 같이, 각 세트의 레지스터의 다른 어드레스 출력 단자는 이들 어드레스 신호들의 승산을 가능케 하기 위하여 OR배열과 공통으로 접속되어 있다. 이미 설명한 바와 같이, 이러한 승산은 레지스터(207-40)(207-42)이 출력제어(OC)입력 단자들에 인가되는 신호의 상태를 제어함으로써 달성된다.

보다 상세히 말하자면, 출력제어(OC) 단자들은 회로(207-44) 내지 (207-50)에 의해 제어되는 소위 3상태 동작을 가능케한다. 신호(MRASCT 000)(MCASCT 000)의 각각이 2진수 1상태에 있을때, 이것은 어떤 어드레스 신호들이 그와 관련된 레지스터 Q출력 단자에 인가되는 것을 금지시킨다. 또한, 이미 언급한 바와 같이 이러한 동작은 레지스터 플립플롭의 래칭 동작과는 독립적이다.

아울러, 본 발명의 바람직한 실시예에 있어서, 어드레스 레지스터부(207-4)는 어드레스 레지스터(207-40)(207-42)와 병렬 접속된 통상의 3비트 2진 풀 가산기 회로(207-54)를 포함한다. 이 가산기 회로(207-54)는 하위의 어드레스 비트 19 내지 21을 1만큼 증분시키도록 접속된다. 보다 더 상세히 말하면, 입력단자 A1-A4는 어드레스부(207)의 큐 어드레스 레지스터들로 부터 버스 어드레스 신호(BSAD 21210)(BSAD 20210)(BSAD 19210)를 수신한다. 2진수 0의 신호는 입력단자 A8 및 B1-B8에 인가된다. 최하위 어드레스 신호(BSAD 22210)는 도시된 바와 같이 신호의 캐리로서 가산기 단자(CO)에 인가된다. 이미 언급하였듯이, 버스어드레스 신호들은 그 소오스로서 어드레스부(207)의 큐 어드레스 레지스터들을 가질 수 있다.

가산기 합성 단자(S1-S4)에 나타나는 증분된 출력신호(MADD 00111) 내지 (MADD 12111)는 멀티플렉서회로( 207-56)의 입력단자의 1세트에 인가된다. 입력단자 멀티플렉서(207-56)의 제2세트는 어드레스부(207)의 큐 어드레스 레지스터들로 부터 어드레스 신호(BSAD 11210)(BSAD 12210)(BSAD 13210)을 수신하도록 접속되어 있다. 이것은 레지스터 지연을 제거한다. 멀티플렉서 회로(207-56)는 인에이블(EN)단자를 접지에 접속시킴으로써 인에이블 된다. 게이트(GO/G1) 단자에 인가되는 타이밍부(204)의 신호(MCASAD 110)는 멀티플렉서(207-56)의 출력단자들에 인가되는 신호들의 소오스 선택을 제어한다. 즉, 신호(MCASAD 110)가 2진수 0일때, 어드레스 신호(BSAD 11210)(BSAD 12210)(BSAD 13210)는 신호(MADD 00211) 내지 (MADD 02211)의 소오스이다. 신호(MCASAD 110)가 2진수 1일때, 가산기 신호(MADD 00111) 내지 (MADD 02111)는 신호(MADD 00211) 내지 (MADD 02211)의 소오스이다.

제4c도의 홀스 스택 RAM은 어드레스 버퍼신호(210-46)를 통해 어드레스 신호(MADD 00101) 내지 (MADD 07010)를 수신하도록 접속되어 있다. 제4c도의 짝수 스택 RAM은 신호(MCASAD 110)가 2진수 0일때 어드레스 버퍼신호(210-26)를 통해 어드레스 신호(MADD 0010) 내지 (MADD 07010)은을 수신하도록 접속되어 있다. 신호(MCASAD 110)가 2진수 1일때, 증분된 출력신호(MADD 00111) 내지 (MADD 02111)가 신호(MADD 03010) 내지 (MADD 07010)과 함께 신호 (MADD 00010)대신에 짝수 스택 RAM칩에 인가된다.

메모리 유니트(210-10)(210-40) (제4c)도

이미 언급하였듯이, 짝수 워어드 및 홀수 워어드 스택(210-20, 210-40)은 제4c도에 보다 더 상세히 도시되어 있다. 이들 스택은 도시된 바와 같이 4횡렬의 22, 64K 1비트 RAM칩을 포함한다. 이 64K칩 각각은 2개의 32,768비트 기억 어레이를 포함한다. 이 각각의 어레이는 128행×256열 매트릭스로 구성되어 있고, 일단의 256개의 감지 증폭기에 접속되어 있다. 다른 64K칩 구성도 사용될 수 있음을 알 수 있다. 이들 칩 및 관련 게이팅 회로들은 도터 보오드(doughter board)상에 설치되어 있다.

도터 보오드는 각기 리이드/라이트 제어부(208)로 부터 리이드/라이트 명령 신호중 대응하는 하나의 신호를 수신하도록 접속된 2개의 인버터(도시되지 않음)와 타이밍부(204)로 부터 행 및 열타이밍 신호를 수신하고 어드레스부(207)로 부터 열 디코딩 신호를 수신하도록 접속된 4개의 2입력 게이크(예를들어, 210-200 내지 210-206 및 210-400 내지 210-406)를 포함하고 있다. 여기서는 본 발명의 이해에 적합한 칩 단자만 도시하였다. 도시되지 않은 나머지 단자들은 통상의 방법에 따라 접속된다. 이에 대한 추가의 정보에 대해서는 1978년 3월 3일자로 출원된 미합중국 특허 제912,292를 참조하면 된다.

동작설명

이제, 제1도 내지 제6c도를 참조하여 본 발명의 양호한 실시예의 동작을 설명하는데, 특히 제5도의 타이밍 다이어그램을 참조하여 설명한다. 유니트(210-2)(210-4)의 각각은 제1도, 제4c도, 제6c도에 도시된 4개의 128K 모듈을 포함한다. 각각의 유니트(210-2)(210-4)는 또한 동일수의 스택 유니트를 포함할 수도 있다.

제5도를 참조하여 동작의 이례를 설명하기에앞서, 우선 제6a도, 제6b도를 참조한다. 제6도는 메모리 리이드 또는 라이트 요구의 일부분으로써 메모리 서브시스템에 인가되는 메모리 어드레스들의 포오멧을 예시한 것이다. 상위/최상위 비트 위치들은 메모리 모듈/제어기를 식별하도록 코우드화되어 요구 신호들을 처리한다. 어드레스 비트4는 제어기 메모리의 256K의 반(즉, 상부 또는 하부의 반)이 액세스되고 있다는 것을 선택하는데 사용된다. 아울러, 어드레스 비트 4 및 어드레스 비트 5는 코우드화 되어 호출용으로 선택된 칩들의 행을 특정한다. 이들 어드레스 비트는 메모리 서브시스템(20-1)의 회로들에 의해 처리되고, RAM칩들에는 제공되지 않는다.

어드레스 비트 6-21은 어드레스 지정되고 있는 한쌍의 모듈의 RAM칩내의 22비트 위치쌍의 어드레스를 특정한다. 여기서 보다 더 상세히 설명되는 바와 같이, 이들 16개의 어드레스 비트는 8개의 어드레스 입력으로 승산되어 버퍼회로(210-26)(210-46)를 통해 제4c도의 RAM칩의 어드레스 입력단자(A0-A7)로 인가된다. 도시된 바와 같이 최하위 어드레스 비트 22는 어드 워어드 인지를 특정하고 비트 23은 지정된 워어드 내에서 바이트를 특정한다.

제6d도는 제6c도의 모듈 각각의 기본적인 워어드 구성을 예시한 것이다. 16진수 형태의 순차적인 어드레스들은 도시된 바와 같이 상이한 워어드 기억위치에 할당된다. 즉, 제6c도에서 알 수 있듯이, 어드레스(0000)는 행 0, 열 0에서의 워어드 위치에 할당되어 있다. 다음의 순차적인 어드레스(0001)는 행 0, 열 1에서의 워어드 위치에 할당되어 있다. 따라서 어드레스 지정은 칩 어레이의 행을 따라서 진행되기 보다는 열에 따라서 순차적으로 진행된다. 여기서, 설명된 바와 같이 이것은 어드레스 증분을 어드레스 지정과 나란히 진행되게 한다.

제6c도는 제1도에 도시한 모듈 A 내지 D의 워어드 메모리 구성을 예시하고 있다. 도시하였듯이, 처음 256K워어드는 모듈 A,C에 의해 제공된다. 또, 다음 256K 워어드는 모듈 B,D에 의해 제공된다. 이들 쌍의 모듈들은 이미 언급된 것처럼 어드레스 비트 4의 상태 함수에 따라 선택된다. 제6b도, 제6c도는 본 발명의 장치가 부경계 조건들의 존재시 순차적인 워어드 어드레스 지정을 행하는 것을 설명하는데 참조될 것이다.

제5도는 단일 메모리 사이클 동작동안 어드레스부(207) 및 타이밍부(204)의 회로에 의해 발생되는 상이한 타이밍 및 제어신호들간의 관계를 나타낸 것이다. 제5도에서 알수 있듯이, 도시된 여러 신호들은 메모리 사이클 동작을 개시하는 신호(MYACKR 010)에 대해 참조된다. 서브시스템(20)은 제6a도의 포오맷을 갖는 어드레스를 포함하는 메모리 명령을 수신한다. 이에 따라, 신호(MYACKR 010)는 2진수 1로 절환된다. 신호(MYACKR 010)에 따라, 타이밍부(204)의 회로는 메모리 비지 신호(MEMBUZ 010)를 2진수 1로 되게 하여 메모리 서브시스템이 메모리 사이클 동작을 시작하고 있음을(즉, 메모리가 비지상태임)을 가리킨다.

메모리 비지 신호(MEMBUZ 010) 에 응답하여, 버스 어드레스 신호(BSAD) 내지 (BSAD 21210)는 행 어드레스 레지스터(207-40) 및 열 어드레스 레지스터(207-42)로 로우드된다. 즉, 신호(BSAD 07210) 내지 (BSAD 13210)와 그리고 신호(BSAD 18210)은 행 어드레스 레지스터(207-40)로 로우드된다. 신호(BSAD 14210) 내지 (BSAD 17210), 신호(BSAD 19210) 내지 (BSAD 21210)과 그리고 신호(BSAD 06210)는 열 어드레스 레지스터(207-42)로 로우드된다. 또한, 신호(MEMBUZ 101)가 제4b도의 신호(ADDSTR 00)를 2진수 0으로 절환시킨다. 이에 따라, 최하위 어드레스 비트(BSAD 22110) 및 칩 선택 어드레스 신호(BSAD 04110) 및 (BSAD 05110)이 레지스터(207-212)로 로우드된다.

제4도에서 알 수 있는 바와같이, 기억된 어드레스신호(LSAD 04210) 및 (LSAD 05210)는 디코더 회로(207-20)에 의해 해독된다. 예로써, 어드레스 비트 4-21이 모두 0이라 가정한다. 따라서, 디코더 회로(207-20)는 제로 디코딩 신호(DECOD 0000)를 2진수 0으로 되게 한다. 이 신호를 NAND게이트(207-24)를 조절하여 신호(DRAST 0010)를 2진수 1로 되게 한다.

제4c도에서 알 수 있듯이, 신호(DRAST 0010)가 짝수 워어드 스택(210-20)의 NAND 게이트(210-206)의 한입력으로서 인가된다. 동일한 신호(DRAST 0010)는 또한 워어드 스택(210-40)의 NAND 게이트(210-406)의 한 입력으로서도 인가된다. 타이밍 신호(MRASTE 010)(MRAST 0010)가 발생될 때, NAND게이트(210-206) 및 (210-406)은 그들 출력을 2진수 0으로 되게 한다. 이어서, 행 어드레스 레지스터(207-40)로 부터 어드레스 버퍼회로들을 통해 스택(210-20)(210-40)에 내장된 RAM칩의 양 행단자(A0-A7)에 인가되는 행 어드레스 신호의 기억이 초래된다.

보다 상세히 언급하면, 신호(MYACKR 010)에 응답하는 제4a도의 타이밍 회로들은 타이밍신호(DLYINN 010) (TTAD 01010) 및 (TTAD 02010)이 발생되는 동안 사이클 동작을 시작한다. 이들 신호에 따라, 게이크(204-1)(204-3)(204-10)(204-17)(204-19) 및 (204-20)는 제5도에 도시한 시간에서 각기 신호(MRASTT 010)(MCASTT 010)(MRASTE 010)(MRAST 0010) 및 (MCASAD 010)를 발생한다. 언급된 바와같이, 행 타이밍 신호(MRASTE 010)(MRAST 0010)는 행 디코딩 신호(DRAST 0010)와 함께 RAM칩 의 행 양쪽의 RAM단자들에 인가되는 짝수 및 홀수 행 어드레스 스트로브 신호들을 발생한다. 이때, 열 어드레스 신호(MCASTT 010)(MCASAD 010)은 2진수 0이다.

제4b도에서 알 수 있듯이, NAND 게이트(207-47)에서 나온 출력신호(MRASCT 000)는 이때(즉, 신호 MCASAD 010이 2진수 0일때) 2진수는 0이다. 이것은 행 어드레스 레지스터(207-40)가 그 입력에 있는 모든 제로 버스 어드레스 신호들을 그 출력단자로 인가할 수 있도록 조절된다. 거기서부터, 어드레스 신호(MADD 00010-MADD 07010)가 홀수 스택 어드레스 버퍼 회로(210-46)로 인가된다.

제4b도에서 알 수 있는 바와같이, 상위의 3개의 행 어드레스 비트들은 또한 짝수 스택 어드레스 버퍼회로(210-26)에도 인가된다. 즉, 열 어드레스 신호(MCASAD 110)가 2진수 0이기 때문에, 이들 신호는 멀티플렉서 회로(207-56)를 통해 인가된다. 나머지 어드레스 신호(MADD 03010-MADD 07010)는 도시한 바와같이 짝수 스택어드레스 버퍼회로(210-26)로 직접 인가된다. 따라서, RAM칩의 양행은 단자(A0-A7)에 인가되는 8비트인 모든 제로 행 어드레스 신호를 래치 또는 기억시킨다.

RAS시간 동안, 가산기 회로(207-54)는 최하위 어드레스 비트 22의 상태함수에 따라 하위의 3개의 어드레스 비트(즉, 최하위 칩 어드레스 비트 A0-A2)를 받자마자 적절한 증분 동작을 수행한다. 비트 22가 2진수 0이기 때문에, 하위의 3개의 어드레스 비트는 증분되지 않은 가산기 회로(207-54)를 통해 통과한다. 따라서, CAS시간전에, 가산기(207-54)에 의해 발생된 결과가 멀티플렉서 회로(207-56)의 입력에서 나타난다.

제4a도에서 알 수 있는 바와 같이, 신호(MACASAD 010)에 따라 게이트(204-20)는 제5도에서 도시된 시간에 신호(MCASAD 110)를 발생시킨다. 이신호(MCASAD 110)는 NAND 게이트(207-50) 및 멀티 플렉서 회로(207-56)로 인가된다. 2진수 1신호(MCASAD 110)는 멀티플렉서 회로(207-56)로 하여금 입력단자의 2세트에 인가된 어드레스 신호들을 선택하게 한다.

상세히 말하자면, 신호(MCASD 010)가 2진수 1로 전환될때, 신호(MCASAD 110)는 2진수 1로 절환된다. 이에 따라, 버스 어드레스 신호(BSAD 0602) 및 (BSAD 14210) 내지 (BSAD 21210)이 레지스터(207-42)의 출력단자에 인가된다. 동시에, 레지스터(207-40)는 그 출력 단자에 버스 어드레스 신호들을 인가하는 것을 금지되게 한다. 이에따라, 열 어드레스 신호(MADD 00010) 내지 (MADD 07010)이 홀수 버퍼회로(210-46)에 인가된다. 증분된 하위의 어드레스 비트는 멀티플렉서 회로(207-56)를 통해 짝수 버퍼회로(210-26)로 인가된다. 나머지 열 어드레스 신호(MADD 0310-MADD 07101)는 짝수 버퍼회로(210-26)로 직접 인가된다.

제4a도에서 알 수있는 바와 같이, 타이밍 신호(MCASTT 010)에 따라 게이트(204-18)가 제5도에서 도시된 시간에서 신호(MCASTS 010)를 발생되게 한다. 이 신호(MCASTS 010)는 NAND 게이트(210-200)(210-204)(210-400) 및 (210-406)을 통해 인가된다. 이에 따라, 열 어드레스 스트로브 신호가 RAM칩의 열들의 CAS단자에 인가된다. 따라서, RAM 칩은 모두 단자(A0-A7)에 인가되는 모두 0인 8비트 열 신호를 기억한다.

이 상태에서, 메모리 어드레스 신호가 모두 0임에 따라 워어드 0 및 워어드 1을 기억하는 0행 및 열 값에 의해 정의되는 제6c도의 메모리 모듈 A, C도의 기억 위치에 내용이 액세스 될 것이다. 이것은 워어드 0 및 워어드 1이 제5도의 신호 (MDECT 000) 및 (MDOCT 000)의 신호에 응답하여 짝수 데이타 및 홀수 데이타 레지스터(206-8) 및 (206-10)에 각기 로우드될 것이다. 이 짝수 및 홀수 데이타 레지스터(206-8) 및 (206-10)은 2진수 0인 신호(MDOTSC 100)에 의해 인에이블되어 그 출력단자에 입력 데이타 신호를 인가한다.

그후 워어드 0 및 워어드 1이 최하위 어드레스 비트 LSAD22의 상태기능에 따라 데이타 아웃 멀리플렉서회로(206-16)(206-18)를 통해 제3도의 라인(MUXD00-15)(MUXD 16-31)에 인가된다. 즉, 신호(LSAD 22210)가 2진수 0일때, 짝수 데이타 레지스터(206-8)의 내용은 멀티플렉서 회로(206-16)에 의해 라인(MUXD00-15)으로 인가된다. 또, 멀티 플렉서 회로(206-18)는 홀수 데이타 레지스터 내용을 라인(MUXD16-31)으로 인가한다. 이것의 역은 어드레스 비트(LSAD22210)가 2진수 1일때 일어난다. 이러한 방식으로서, 메모리 모듈유니트 양쪽에 대한 호출이 워어드 영역에 관계없이 일어난다. 제5도에서 알 수 있듯이, 메모리 사이틀 동작은 타이밍부(204)의 회로가 메모리 비지 신호(MEMBUZ 010)를 2진수 0으로 절환할 때 왼료된다.

최하의 어드레스 비트 22의 값이 0인 경우에 대해서도, RAM칩 어드레스 비트 6-21도 동일하다. 그러나, 최하위 어드레스의 값이 "1"일때, 이것은 부경게 어드레스 상태를 발생시킨다. 즉, 메모리 요구 어드레스가 위치 1이 액세스됨을 특정할 때, 다시 모든 0어드레스가 행 및 열 어드레스 레지스터(207-40)(207-42)에 기억될 것이다. 가산기(207-54)가 없으면, 워어드 1 및 0이 액세스 된다. 그러나, 모듈 C, A로 부터 워어드 1, 2가 액세스되어 다수 버스(10)로 판독되어 지는 것이 바람직하다. 소망의 워어드 쌍의 액세스를 완료하기 위하여, 가산기 회로(207-54)가 짝수 메모리 유니트(210-20)의 RAM칩에 인가되는 열 어드레스를 1만큼 증분시키도록 조절된다.

상세히 말하자면, 신호(RSAD 04110) 및 (BSAD 05110)이 2진수 0일때, 디코더 회로(207-20)는 "0"디코드 출력신호(DECOD 0000)를 2진수 0으로 되게 한다. 그후, 이에 따라 NAND게이트(207-24)가 신호(DRAST 0010)를 2진수 1도 되게 한다.

따라서, 신호(DRAST 0010)는 타이밍 신호(MRAST 0010) 및 (MRASTE 010)에 따라 단자(AO-A7)에 인가된 행 어드레스 신호들을 제4c도에 도시된 메모리 유니트(210-20)(210-40)이 열 0의 RAM칩으로 로우드되게 한다. 그러나, RAS시간동안, 단자(OA-A7)로 인가되는 열 어드레스는 신호들은 최하위 어드레스 비트 22의 값이 "1"때 가산기 회로(207-54)에 의해 1만큼 증분됨을 유의해야 한다. 증분된 열 어드레스는 멀레플렉서(207-56)를 통해 RAM칩의 짝수 행에 인가된다. 홀수 메모리 유니트(210-40)의 열 모두의 RAM칩은 증분되지 않은 열 어드레스 신호들을 수신한다.

따라서, 제6c도에 도시한 모듈 C,A의 워어드 1 및 2가 최하위 어드레스 비트 22의 상태 함수에 따라 액서스되어 멀티플렉서 회로(206-16) 및 (206-18)를 통해 버스(10)에 판독되어진다. 제6b도에서 알 수 있듯이, 행0, 열0에 위치된 제1워어드는 모듈 C로부터 액세스되는 반면, 행0, 열1에 위치된 제2워어드는 모듈 A로 부터 액세스된다. 제6b도로 부터 알 수 있는 바와 같이, 버스(10)로 부터 수신된 홀수 메모리 요구 어드레스를 증분시킴으로써 모듈 A내에서 다른 열 어드레스를 갖는 소망의 워어드가 액세스된다. 어드레스 지정은 메모리 요구 어드레스가 워어드 15를 특정할 때까지 이와 같이 진행한다. 이러한 점에서, 가산기 회로(207-54)의 영역은 초과된다. 정확한 열 어드레스들을 제공하는 것은 가능하지 않기 때문에, 블록(207-15)으로 도시한 경계 회로들은 경계 어드레스 상태를 검출하도록 동작하고 신호(MYBNDY 010)를 2진수 0으로 절환한다. 즉, 버스 어드레스 비트 22-19의 값이 모두 1임을 따라 NAND 게이트(207-16)는 2진수 0으로 절환한ㄷ다. 이에 따라, 플립플롭(207-18)은 2진수 0의 상태로 절활한다.

제4a도로부터 알수 있듯이, 신호(MYBNDY 010)는 신호(RASINH 000)를 2진수 1로 되게 한다. 이에따라, NAND 게이트(204-8)(204-14)는 최하위 어드레스 비트22의 상태 함수에 의거, 열 어드레스 스트로브 금지 신호(ERASIH 000)(ORASIH 000)를 발생시킨다. 비트 22가 2진수 1이기 때문에, 신호(LSAD 222000)는 2진수 0이 되어 NAND 게이트(204-10)는 신호(ORASIH 00)를 2진수 1로 전환시킨다. 동시에, NAND 게이트(204-8)는 신호(ERASIH 000)를 2진수 0으로 절환시킨다. 이에 따라, 타이밍부(204)는 홀수 메모리 모듈(210-40)을 액세싱하는데 필요한 타이밍 신호만을 발생한다. 즉, AND 게이트(204-17)는 행 어드레스가 메모리 모듈 C의 RAM 칩의 행으로 래치되게 하는 타이밍 신호(MRAST 0010)를 발생한다. 이것을 열어드레스의 래칭에 의해 수반된다. 그후, 행 및 열 어드레스에 의해 정의되는 기억 위치 15의 내용이 AND 게이트(204-15)에 의해 발생된 타이밍 신호(MDOCT 000)에 응답하여 액세스되어 홀수 데이타 레지스터(206-10)에 기억된다. 이때, 모듈 C의 워어드 15가 라인(MUXD 00-15)에 인가되어, 아무런 새로운 데이타 라인(MUXD 16-31)에 인가되지 않는다. 신호(MYBNDY 010)의 상태도 중앙처리장치(40)에 경제조건의 발생을 신호하는데 사용될수 있음을 알수 있을 것이다.

어드레스 시퀀싱 및 어드레스 디코딩은 256K에 대응하는 위치가 도달될때까지 상술한 방식대로 진행한다. 그점으로부터 계속하여, 버스 어드레스 비트 4는 2진수 1로 절환된다. 제6c도 에서 알수 있는 바와 같이, 이에 따라 디코더(207-20)는 다음의 256K 위치를 액세스하기 위한 신호(DRAST 2010) 및 (DRAST 3010)를 발생한다. 매 16워어드 마다 어드레스 경계조건의 검출 및 각각의 부경계 어드레스 조건의 연장은 이미 언급한 대로 진행한다. 유일한 차이점은 모듈 B, D의 RAM칩의 행이 신호(DRAST 0010)(DRAST 1010) 대신에 신호(DRAST 2010) (DRAST 3010)를 사용하여 모듈 A, C대신 인에블된다는 점이다.

전술한 바에 의해 본 발명의 어드레스 지정 장치가 단일 버스 사이클 동작동안 다수의 순차적인 워어드 위치에 대한 동시 액세스를 어떻게 제공할수 있는지를 알수 있다. 메모리 요구 어드레스의 행 어드레스 부분이 전송되어 다수의 메모리 모듈내의 동일 행 칩내에 기억되는 간격동안, 각 요구의 최하위 어드레스 비트의 함수에 따라 어드레스지정장치가 각각의 홀수열 어드레스를 증분되게 함으로써 액세스가 달성될수 있다. 이에 따라, 데이타 워어드가 최소 시간내에 요구 장치로 전달된다. 본 발명의 어드레스 지정장치는 최소한의 기억 레지스터를 포함하여, 메모리 시스템의 성능에 어떤 악영향을 줌이 없이 동작한다. 본 발명의 구성은 또한 2중 워어드 액세스가 리이드/라이트 동작의 경우에 짝수 또는 홀수 워어드 어드레스에 따라 최소의 회로를 사용하여 개시할 수 있게 한다.

이 기술분야에 숙련된 자는 상술한 실시예에 여러가지 변경이 이루어질수 있음을 알수 있을 것이다. 예를들어, 본 발명의 구성은 Robert B.Johnson씨 등에 의해 발명된 "순차적인 워어드 정열 어드레스 장치"란 제하의 특허 출원의 어드레스 지정 장치와 함께 활용될수 있다. 이경우, 어드레스 증분지연이 감소된다. 따라서, 어드레스 경계조건은 가산기 회로(207-54)의 크기를 변경시키고 블록(207-15)의 경계 회로들을 수정함으로써 조정될 수 있다.

따라서, 본 발명은 대응하는 갯수의 메모리 모듈 유니트 내에서 어떤 갯수의 기억위치를 액세스 하는데 사용될수 있다.

지금까지는 본 발명의 양호한 실시예에 대해서만 예시 및 설명하였지만, 첨부된 특허청구 범위에서 알수 있는 바와 같은 본 발명의 사상으로부터 벗어남이 없이 여러가지 변경이 이루어질수 있다.

Claims

버스 전송 사이클 동작동안 정보를 전송시키도록 다선 버스와 공통으로 결합되고, 각각 행 및 열 어드레스를 내포한 다수 비트코드화된 어드레스를 갖는 메모리요구 어드레스들을 발행시키도록 동작하는 중앙처리장치를 포함하는 시스템에서 사용하기 위한 메모리 서브시스템에 있어서, 각각 상기 다선버스(10)에 개별적으로 결합되어 한세트의 입력 어드레스 라인을 가지며, 다수행의 RAM 칩을 포함하고, 이 RAM 칩은 메모리 기억장치의 다수의 어드레스 지정가능한 배열을 포함하며, 상기 어드레스 지정가능한 배열들은 다수의 행 및 열로 분할되도록 하는 독립적으로 어드레스 지정가능한 다수의 메모리 모듈유니트(제6c도의 A 내지 D)와 ; 상기 각각의 메모리 요구 어드레스를 상기 메모리 모듈유니트로 전송시키기 위해 상기 행 및 열 어드레스를 각기 기억하도록 상기 버스에 결합되고, 또한 상기 메모리 모듈유니트의 입력 어드레스 라인의 각각에 접속되는 제1 및 제2의 다수 비트 3상태 레지스터(207-40, 207-42)와 ; 상기 제2의 3상태 레지스터에 병렬로 인가된 최하위 행 어드레스 비트을 수신하도록 버스에 결합되고, 상기 행 어드레스의 상기 메모리 유니트로의 전송동안 상기 최하위 어드레스 비트 중 적어도 하나의 비트에 응답하여 상기 최하위 열 어드레스 비트를 수정하도록 동작하는 증분회로수단(207-54, 207-56)과 상기 제1의 레지스터와, 상기 증분회로 수단과, 그리고 상기 메모리 모듈유니트 중 소정 유니트의 입력 어드레스 라인들에 병열로 인가된 최하위 행 어드레스 비트를 수신하기 위해 상기 버스에 결합되고, 단일 버스 사이클 동작동안 최소한의 시간내에 상기 다수의 어드레스 지정가능한 메모리 모듈유니트 배열내의 다수의 순차 기억 위치를 동시 액세스 시킬수 있도록 상기 제1 및 제2 레지스터로부터 각기 인가되는 상기 행 및 열 어드레스와 병렬도 상기 메모리 모듈 유니트들중 소정의 유니트에 상기 증분회로수단에 의해 생성된 상기 최하위 행 어드레스 비트 및 최하위 열 어드레스 비트를 연속적으로 인가하도록 동작하는 선택회로(207-56)를 구비한 것을 특징으로 하는 메모리 서브시스템.
제1항에 있어서, 상기 서브시스템은 어드레스 각가의 최상위 비트 부분에 응답하여 행 어드레서 선택 신호를 발생하도록 상기 버스에 결합된 행 어드레스 선택수단(206-16)을 추가로 포함하는데, 상기 행 어드레스 선택수단은 상기 메모리 모듈유니트들중 다른 유니트에 결합된 다수의 출력과 최대 유효 자리수 비트 위치를 수신하도록 접속된 다수의 선택 입력을 지닌 디코더를 포함하며, 상기 디코더는 상기 최상위 비트에 의해 조절되어 1쌍의 메모리 모듈유니트내에 상기 행 어드레스를 기억할수 있도록 상기 다수의 출력중 소정의 출력에서 디코딩 출력신호를 발생함에 따라 상기 다수의 순차 기억위치에 대한 동시 액세스를 제공하는 것을 특징으로 하는 서브시스템.
제1항에 있어서, 상기 서브시스템은 각각의 메모리 요구에 응답하여 소정 시퀸스의 타이밍 신호를 발생시키는 타이밍 수단(204)을 추가로 포함하는데, 이 타이밍 수단은 상기 제1 및 제2의 3상태 레지스터와, 상기 선택회로 수단과, 그리고 상기 다수의 메모리 모듈유니트에 결합되고, 상기 제1레지스터 및 선택회로수단은 상기 입력 어드레스 라인에 상기 행 어드레스를 인가할 수 있도록 상기 소정 시퀀스의 타이밍 신호중 한 신호의 제1 상태에 의해 조절되며, 상기 선택회로수단 및 제2 레지스터는 상기 입력 어드레스라인에 상기행 어드레스를 인가할 수 있도록 상기 조정 시퀸스의 타이밍 신호중 한 신호의 다른 상태에 의해 조절되고, 상기 다수의 메모리 모듈유니트는 상기 행 및 열 어드레스를 상기 다수의 메모리 모듈유니트의 RAM 칩의 행내에 연속적으로 기억할 수 있도록 상기 타이밍 신호들중 다른 신호에 의해 조절되는 것을 특징으로 하는 서브시스템.
제3항에 있어서, 상기 서브시스템은 다수의 데이타 레지스터(206-8, 206-10)를 추가로 포함하고 있는데, 이들은 각기 상기 메모리 모듈유니트들중 다른 유니트와, 상기 타이밍 수단과, 그리고 상기 버스에 결합되고, 상기 타이밍 수단은 최상위어드레스 비트와 그 보수를 나타내는 신호를 수신하도록 결합된 제1쌍의 게이트와 제1쌍의 게이트에 결합된 제2쌍의 게이트를 포함하며, 상기 제2쌍의 게이트는 상기 단일 버스 사이클 동작동안 순차적으로 어드레스 지정되는 다수의 워어드의 판독을 상기 버스로 행하기 위해 상기 다수의 데이타 레지스터에 신호를 인가하도록 상기 타이밍 신호들중 다른 한 신호에 의해 조절되는 것을 특징으로 하는 서브시스템.
제4항에 있어서, 상기 서브시스템은 다수의 멀티플렉서회로(206-10, 206-18)를 추가로 포함하는데, 이 멀티플렉서 회로는 최하위 어드레스 비트 및 그 보수를 나타내는 신호를 수신할 수 있도록 상기 다수의 데이타 레지스터와, 상기 버스의 다른 워어드와, 그리고 상기 버스에 결합되고, 또한 홀수 또는 짝수 워어드로서 판독 동작을 개시하는 상기 최하위 어드레스 비트의 부호화 함수에 따라 상기 버스의 다른 워어드부에 상기 다수의 워어드중 다른 한 워어드를 인가할 수 있도록 조절되는 것을 특징으로 하는 서브시스템.
제3항에 있어서, 상기 선택회로수단은 상기 최하위 행 어드레스 비트를 수신할수 있도록 상기 버스에 결합된 제1세트의 입력단자와, 상기 증분회로수단에 접속된 제2세트의 입력단자와, 그리고 상기 최하위 입력 어드레스 라인에 접속된 한 세트의 출력단자를 지닌 멀티플렉서 회로(207-56)를 추가로 포함하는데, 이 멀티플렉서회로는 상기 소정 시퀸스의 타이밍 신호중 한 신호를 수신하도록 상기 타이밍 수단에 접속된 제어단자를 추가로 포함하며, 또한 상기 모듈들 중 소정 모듈의 상기 최하위 어드레스 라인에 상기 행 어드레스 및 열 어드레스 비트를 연속적으로 인가시키도록 상기 타이밍 신호들중 한 신호의 상태 변화에 의해 조절되는 것을 특징으로 하는 서브시스템.
제6항에 있어서, 상기 증분회로수단은 상기 하나의 최하위 어드레스 비트를 수시하도록 결함된 캐리입력단자를 포함하며, 상기 증분회로수단은 또한 상기 선택회로수단에 인가된 어드레스 비트를 1만큼 증분시키도록 상기 최하위 어드레스 비트의 각각의 소정값에 응답하여 동작하는 것을 특징으로 하는 서브시스템.
제6항에 있어서, 상기 최하위 어드레스 비트의 소정값은 상기 순차적인 워어드 기억위치의 어드레스 지정동안 발생하는 부경계 어드레스 조건을 나타내며, 상기 증분회로수단은 다음의 순차 워어드 위치를 어드레스 지정하는 상기 최하위 열 어드레스 비트을 증분시키도록 상기 각각의 소정값에 응답하여 동작하는 것을 특징으로 하는 서브시스템.
제8항에 있어서, 상기 규정값은 "1"인 것을 특징으로 하는 서브시스템.
제8항에 있어서, 상기 제1및 제2 어드레스 레지스터는 각기 동일한 소정수의 단계를 포함하고, 상기 증분회로수단은 상기 열 어드레스의 최하위 어드레스 부분을 기억하는 n개의 레지스터 단계를 통해 버스에 병렬로 결합된 n개의 입력단자를 추가로 포함하며, 상기 증분회로수단은 실제적인 경계 어드레스 조건을 나타내는 출력 어드레스 합을 발생시킬 때까지 상기 부경계 어드레스 조건 발생신호 각각에 응답하여 상기 n개의 최하위 열 어드레스 비트를 1만큼 증분시키도록 동작하는 것을 특징으로 하는 서브시스템.
제10항에 있어서, 상기 실제 경계 어드레스 조건은 상기 부경계 어드레스 조건 발생 주파수인 2n배인 값에 해당하고, 이 n은 메모리 서브시스템의 성능에 영향을 주지 않도록 상기 경계 어드레스 조건을 연장시키는 값을 갖도록 선택되는 것을 특징으로 하는 서브시스템.
제11항에 있어서, 상기 부경계 어드레스 조건 발생 주파수는 상기 최하위 어드레스 비트의 값 "1"에 의해 특정된 2인 것을 특징으로 하는 서브시스템.
제12항에 있어서, 상기 n은 3이고, 상기 경계 어드레스 조건은 단일 사이클 동작 동안 쌍으로 액세스 될수 있는 순차적인 워어드 위치의 갯수를 나타내는 소정값의 배수인 값을 지닌 메모리 요구 어드레스에 응답하여 발생하는 것을 특징으로 하는 서브시스템.
제13항에 있어서, 상기 소정의 갯수는 16개의 순차적인 워어드 위치까지 액세스를 허용할수 있도록 상기 경계 어드레스 조건을 연장시키는 15의 배수인 값을 갖는 것을 특징으로 하는 서브시스템.
제10항에 있어서, 상기 서브시스템은 상기 메모리 요구 어드레스의 소정의 어드레스 비트를 수신하도록 결합된 경계회로수단(207-15)을 추가로 포함하고, 상기 경계회로수단은 상기 조정의 어드레스 비트들이 상기 어드레스합에 대응하는 소정의 값을 가질때 상기 경계 어드레스 조건을 나타내는 출력 경계 조건 신호발생용 수단을 포함하는 것을 특징으로 하는 서브시스템.
제15항에 있어서, 상기 경계회로수단은 상기 타이밍 수단에 결합시키고, 이 타이밍 수단은 상기 어드레스 레지스터로 부터 최하의 비트와 그 보수를 나타내는 신호를 수신하도록 결합된 제1쌍의 게이트를 포함하며, 상기 제1쌍의 게이트는 한쌍의 상기 다른 타이밍신호를 발생시키기 위해 상기 출력경계 조건신호를 상기 최상위 어드레스 비트 및 상기 보수 신호와 논리적으로 결합시키고, 상기 제1쌍의 게이트는 상기 최하위 어드레스 비트의 코딩에 의해 특정된 상기 타이밍 신호쌍중 한신호를 발생하도록 상기 경계조건신호에 의해 조절되어 상기 순차적인 워어드 위치쌍중 제1위치를 액세스하는 상기 메모리 모듈 유니트중 하나의 칩행에 상기 행 및 열 어드레스를 기억하는 것을 특징으로 하는 서브시스템.
버스 전송 사이클 동작동안 정보를 전송시키도록 다선버스와 공통으로 결합되고, 액세스될 메모리 서브시스템내의 기억위치를 특정하도록 코드화된 행 및 열 어드레스들을 내포한 다수 비트 코드화된 어드레스를 갖는 메모리 어드레스를 발생시키도록 동작하는 중앙처리장치를 포함하는 시스템에서 사용하기 위한 메모리 서브시스템에 있어서, 각각 상기 다선 버스(10)에 개별적을 결합되어 한세트의 입력 어드레스 라인을 가지며, 다수 행의 RAM 칩을 포함하고, 이 RAM 칩은 메모리 기억장치의 다수의 어드레스 지정가능한 배열를 포함하며, 상기 어드레스 지정가능한 배열들을 다수의 행 및 열로 분되도록 하는 독립적으로 어드레스 지정가능한 한쌍의 메모리 모듈 유니트(제6c도의 A 내지 D)와; 상기 버스로부터 메모리 요구 각각의 상기 다수 비트 어드레스를 수신하도록 결합된 어드레스 지정 수단을 구비하는데 ; 상기 어드레스 지정수단은, 서브 시스템의 처리 지속 시간동안 상기 메모리 요구 어드레스 각각의 행 및 열 어드레스 비트를 기억하기 위한 다수 비트 어드레스 레지스터(206-8, 206-10)와, 상기 각각의 메모리 요구 어드레스를 상기 메모리 모듈 유니트로 전송시키기 위해 상기 행 및 열 어드레스를 각기 기억하도록 상기 버스에 결합되고, 또한 상기 메모리 모듈 유니트의 입력 어드레스 라인의 각각의 접속되는 제1 및 제2의 다수 워어드 2상태 레지스터(207-40, 207-42)와, 상기 제2의 3상태 레지스터에 병렬로 인가된 최하위 열 어드레스 비트를 수신하도록 상기 다수 비트 어드레스 레지스터에 결합되고, 상기 행 어드레스의 메모리 유니트 쌍으로의 전송동안 상기 최하위 어드레스 비트중 적어도 하나의 코딩 함수에 따라 상기 열 어드레스 비트를 1만큼 증분시키도록 동작하는 가산기 회로(207-54)와, 상기 최하위 행 어드레스 비트를 수신하기 위한 상기 다수 비트 어드레스 레지스터와, 상기 가신기 회로와, 그리고 상기 메모리 모듈 유니트들중 소정 유니트의 어드레스 라인들 중의 최하위 어드레스 라인에 결합되고, 단일 버스 사이클 동작동안 최소한의 시간내에 상기 다수의 어드레스 지정가능한 메모리 모듈 유니트에 배열내의 다수의 순차적인 기억위치를 동시 액세스하는 연속간격 동안에 최하위 행 어드레스 비트 및 증분된 최하위 어드레스 비트를 상기 메모리 모듈 유니트들중의 소정의 한 유니트에 인가하도록 동작하는 선택회로(207-56)를 구비한 것을 특징으로 하는 메모리 서브시스템.
제17항에 있어서, 상기 서브시스템은 각각으 메모리 요구에 응답하여 소정 시퀸스의 타이밍 신호를 발생시키도록, 상기 제1 및 제2의 3상태 레지스터와, 상기 선택회로와, 그리고 상기 한쌍의 메모리 모듈 유니트에 결합되는 타이밍 수단(204)을 추가로 포함하는데, 상기 제1 레지스터 및 상기 선택회로는 상기 연속적인 간격중의 제1간격동안 상기 입력 어드레스 라인에 상기 행 어드레스를 인가시키도록 상기 소정 시퀀스의 타이밍 신호중 한 신호의 제1상태에 의해 조절되고, 상기 선택회로 및 제2레지스터는 상기 연속적인 간격중의 제2간격동안 상기 입력 어드레스 라인에 상기 열 어드레스를 인가시키도록 상기 소정 시퀀스의 타이밍 신호중 한 신호의 다른 상태에 의해 조절되며, 상기다수의 메모리 모듈 유니트는 상기 다수의 메모리 모듈 유니트의 RAM 칩의 행에 상기 행 및 열 어드레스를 연속 기억시키도록 상기 타이밍 신호중 다른 신호에 의해 조절되는 것을 특징으로 하는 서브시스템.
제18항에 있어서, 상기 서브시스템은 각 어드레스의 최상위 비트부분에 응답하여 행 어드레스 선택신호들을 발생시키도록 상기 버스에 결합된 행 어드레스 선택수단(206-16)을 추가로 포함하는데, 상기 행 어드레스 선택수단은 상기 최대 유효 자리수 비트 부분을 수신하도록 접속된 다수의 선택 입력과 상기 메모리 모듈 유니트들의 다른 모듈 유니트에 결합된 다수의 출력을 지닌 디코더를 포함하고, 이 디코더는 상기 최상위 비트 부분에 의해 조절되어 상기 출력들중 소정의 출력에서 디코딩 출력 신호를 발생시켜 상기 다수의 순차적인 기억 위치에 대한 동시 액세스를 제공하도록 상기 한쌍의 상기 메모리 모듈 유니트내의 상기 행 어드레스를 기억하는 것을 특징으로 하는 서브시스템.
제19항에 있어서, 상기 서브시스템은 각기 상기 메모리 모듈 유니트들중 다른 하나의 모듈유니트와, 상기 타이밍 수단과, 그리고 상기 버스에 결합된 다수의 데이타 레지스터(206-8, 206-10)를 추가로 포함하는데, 상기 타이밍 수단은 상기 최하위 어드레스 비트와 그 보수를 나타내는 신호를 수신하도록 결합된 제1쌍의 게이트와 이 제1쌍의 게이트에 결합된 제2쌍의 게이트를 포함하고, 상기 제2쌍의 게이트는 상기 단일 버스 사이클 동작동안 다수의 어드레스 지정된 워어드를 상기 버스에 판독될 수 있게 하기 위해 상기 다수의 데이타 레지스터에 신호들을 인가할수 있도록 타이밍 신호들중 상기 다른 것들의 상이한 신호에 의해 조절되는 것을 특징으로 하는 서브시스템.
제20항에 있어서, 상기 서브시스템은최하위 어드레스 비트 및 그 보수를 나타내는 신호를 수신할 수 있도록 상기 버스와, 이 버스의 상이한 워어드 부분과, 그리고 상기 다수의 데이타 레지스터에 결합된 다수의 멀티플렉서 회로(206-16, 206-18)를 추가로 포함하는데, 상기 다수의 멀티플렉서 회로는 홀수 또는 짝수 워어드로 부터 판독동작을 가능케하는 상기 최하위 어드레스 비트의 코딩 함수에 따라 상기 버스의 상기 상이한 워어드 부분에 상기 다수의 워어드중 다른 워어드를 인가하도록 조절되는 것을 특징으로하는 서브시스템.
제19항에 있어서, 상기 선택회로는 상기 최하위 행 어드레스 비트들을 수신하도록 상기 어드레스 레지스터에 결합된 제1입력단자와, 상기 가산기회로에 접속된 제2입력단자와, 그리고 상기 최하위 어드레스 라인들에 접속된 출력단자를 포함하고, 상기 선택회로는 상기 소정시퀀스의 타이밍 신호를 수신하도록 상기 타이밍 수단에 접속된 제어단자를 추가로 포함하는데, 상기 선택회로는 상기 모듈중 소정 모듈의 상기 최하위 어드레스 라인에 연속적으로 상기 행 어드레스 및 상기 열 어드레스 비트를 인가할 수 있도록 상기 타이밍 신호 시퀀스중 한 신호의 상태 변화에 따라 조절되는 것을 특징으로 하는 서브시스템.
제22항에 있어서, 상기 가산기 회로는 적어도 하나의 최하위 어드레스 비트를 수신하도록 결합된 캐리 입력 단자를 포함하고, 또한 상기 선택회로로 인가된 열 어드레스 비트를 1만큼 증가시키기 위해 상기 최하위 어드레스 비트의 각각의 소정값에 응답하여 동작되는 것을 특징으로 하는 서브시스템.
제22항에 있어서, 상기 최하위 어드레스 비트의 상기 소정의 값은 상기 순차적인 워어드 기억위치의 어드레스 지정 동안 발생하는 부경계 어드레스 조건을 나타내며, 상기 가산기 회로는 상기 각각의 소정의 값에 응답하여 다음의 순차적인 워어드 어드레스 지정을 가능케하는 상기 최하위 열 어드레스 비트를 증분시키도록 동작되는 것을 특징으로 하는 서브시스템.
제24항에 있어서, 상기 소정의 값은 "1"인 것을 특징으로 하는 서브시스템.
제24항에 있어서, 상기 제1및 제2어드레스 레지스터는 각기 동일한 소정 갯수의 단계를 포함하고, 상기 가산기 회로는 상기 열 어드레스의 상기 최하위 어드레스 부분을 기억하는 n개의 단계를 지닌 상기 제2레지스터와 함께 상기 버스에 병렬로 접속된 n개의 입력단자를 추가로 포함하는데, 상기 가산기 회로는 실제 경계 어드레스 조건을 나타내는 출력 어드레스 합을 발생시킬 때까지 상기 부경계 어드레스 조건 발생에 응답하여 n개의 최하위 열 어드레스 비트를 1만큼 증분시키도록 동작되는 것을 특징으로 하는 서브시스템.
제26항에 있어서, 상기 실제 경계 어드레스 상태는 상기 부경계 어드레스 조건발생 주파수의 2n배인 값에 해당하는데, 여기서 상기 n은 상기 메모리 시스템의 성능에 영향을 주지 않도록 상기 경계 어드레스 조건을 연장시키는 값을 갖도록 선택되는 것을 특징으로 하는 서브시스템.
제27항에 있어서, 상기 부경계 어드레스 조건 발생 주파수는 상기 최하위 어드레스 비트 값 "1"에 의해 특정된 2인 것을 특징으로 하는 서브시스템.
제28항에 있어서, 상기 n은 3이고, 상기 경계 어드레스 조건은 단일 사이클 동작동안 쌍으로 액세스 될수 있는 순차적인 워어드 위치의 갯수를 나타내는 소정값의 배수인 값을 갖는 메모리 요구 어드레스에 응답하여 발생하는 것을 특징으로 하는 서브시스템.
제29항에 있어서, 상기 소정의 갯수는 15의 배수이고, 16개의 순차적인 워어드 위치까지 액세스를 허용하도록 상기 경계 어드레스 조건을 연장시키는 값을 갖는 것을 특징으로 하는 서브시스템.
제26항에 있어서, 상기 서브시스템은 상기 메모리 요구 어드레스의 소정의 어드레스 비트를 수신하도록 결합된 경계회로수단(207-54)을 추가로 포함하는데, 이는 상기 소정의 어드레스 비트가 상기 어드레스 합에 해당하는 소정값을 지닐때 상기 경계 어드레스 조건을 나타내는 출력 경계 조건 신호 발생용 수단을 포함하는 것을 특징으로 하는 서브시스템.
제31항에 있어서, 상기 경계 회로수단은 상기 타이밍 수단에 결합하고, 상기 타이밍 수단은 상기 어드레스 레지스터 수단으로부터 최하위 어드레스 비트와 그 보수를 나타내는 신호를 수신하도록 결합된 제1쌍의 게이트를 포함하는데, 상기 제1쌍의 게이트는 상기 출력 경계 조건 신호를 한쌍의 상기 다른 타이밍 신호를 발생시키도록 상기 보수 및 상기 최하위 어드레스 비트와 논리적으로 결합하며, 상기 제1쌍의 게이트는 또한 상기 경계조건신호에 의해 조절되고, 상기 최하위 어드레스 비트의 코팅에 의해 특정화된 상기 타이밍 신호쌍중 하나를 발생시켜 상기 메모리 모듈 유니트쌍중 하나의 칩행에 상기 행 및 열 어드레스를 기억시킴으로써 상기 순차적인 워어드 위치쌍중 첫번째 것을 액세스하는 것을 특징으로 하는 서브시스템.
버스전송 사이클 동작동안 정보를 전송시키도록 다선버스와 공통으로 결합되고, 행 및 열 어드레스들을 내포한 다수 비트코드화된 어드레스를 갖는 메모리 요구 어드레스를 발생시키도록 동작하는 중앙처리장치를 포함하는 시스템에서 사용하기 위한 메모리 서브시스템에 있어서, 각각 상기 다선버스(10)에 개별적으로 결합되어 한세트의 입력 어드레스 라인을 가지며, 데이타 워어드의 기억을 위해 다수행의 RAM칩을 포함하고, 하나의 모듈유니트는 짝수 어드레스를 가진 기억 위치를 내포한 짝수개의 행을 포함하고, 다른 모듈유니트는 홀수 어드레스를 지닌 기억위치를 내포한 홀수개의 행을 포함하며, 상기 RAM칩은 다수의 행 및 열로 분할된 다수의 어드레스 지정 가능한 메모리 기억장치 배열을 포함하도록 하는 독립적으로 어드레스 지정가능한 다수의 메모리 모듈 유니트(제6(c)도의 A 내지 D)와 ; 상기 각각의 메모리 요구 어드레스의 다수의 최하위 어드레스 비트를 기억하기 위한 어드레스 레지스터(207-4)와 ; 상기 각각의 메모리 요구 어드레스를 상기 메모리 모듈 유니트로 전송시키기 위해 상기 행 및 열 어드레스를 각각 기억하도록 상기 버스에 결합되고, 또한 상기 메모리 모듈유니트의 라인들과 공통으로 접속되는 다수 비트 3상태 레지스터(207-40, 207-42)와 ; 상기 열 3상태 레지스터에 병렬로 인가된 최하위 열 어드레스 비트를 수신하도록 상기 어드레스 레지스터에 결합되고, 상기 행 어드레스를 상기 메모리 유니트쌍으로 전송시키는 동안 상기 최하위 어드레스 비트중 적어도 1개의 코딩함수에 따라 상기 열 어드레스 비트들을 1만큼 증분시키도록 동작하는 가산기 회로(207-54)와 ; 상기 행 어드레스 레지스터와 병렬로 인가된 상기 최하위 행 어드레스 비트를 수신하기 위한 어드레스 레지스터와, 상기 열 어드레스 비트의 증분결과를 수신하기 위한 상기 가산기 회로와, 그리고 상기 짝수 어드레스를 지닌 데이타 워어드를 내포한 상기 메모리 모듈 유니트의 어드레스 라인들의 최하위 어드레스 라인에 결합된 선택회로(207-56)와 ; 상기 각각의 메모리 요구에 응답하여 소정시퀀스의 타이밍 신호를 발생하기 위해 상기 행 및 열 3상태 어드레스 레지스터의 소정 입력 및 선택회로에 결합되고, 상기 행 3상태 레지스터 및 선택회로는 상기 소정 시퀀스의 타이밍 신호중 하나의 제1상태에 의해 조절됨으로써 상기 한 타이밍 신호의 상기 제1상태에 의해 정의되는 행 어드레스 간격동안 상기 행 어드레스가 상기 메모리 유니트로 전송되며, 상기 열 3상태 레지스터 및 선택회로는 상기 소정 시퀀스의 타이밍 신호중 상기 1신호의 다른 상태에 의해 정의되는 열 어드레스 간격동안 비증분 및 증분된 열 어드레스가 상기 메모리 유니트로 전송되게 되어 최소 시간내에 상기 다수의 어드레스 지정가능한 메모리 모듈 유니트 배열내의 짝수 및 홀수 워어드 위치들에 대한 동시 액세스를 행하는 타이밍 수단(204)을 구비한 것을 특징으로 하는 메모리 서브시스템.
제33항에 있어서, 상기 서브시스템은 각각의 어드레스의 최상위 비트부분에 응답하여 행 어드레스 선택신호를 발생시키도록 상기 버스에 결합된 행 어드레스 선택수단(206-16)을 포함하는데, 상기 행 어드레스 선택 수단은 상기 최상위 비트 부분을 수신하도록 접속된 다수의 선택 입력과 상기 메모리 모듈유니트의 다른 모듈유니트에 결합된 다수의 출력을 지닌 디코더 회로를 포함하며, 상기 디코더 회로는 상기 최상위 비트 부분에 의해 조절되어 상기 출력중 소정의 출력에 디코딩 출력신호를 발생시킴에 따라 상기 메모리 모듈 유니트내에 상기 행 어드레스 기억을 가능케하여 상기 다수의 순차적인 기억위치에 대한 동시 액세스를 행하는 것을 특징으로 하는 서브시스템.
제33항에 있어서, 상기 선택회로는 상기 최하위 행 어드레스 비트를 수신하기 위해 상기 어드레스 레지스터에 결합된 제1입력단자와, 상기 가산기 회로에 접속된 제2입력단자와, 그리고 상기 최하위 어드레스 라인에 접속된 출력단자를 지닌 멀티플렉서 회로를 포함하며, 상기 멀티플렉서 회로를 상기 소정시퀀스의 타이밍 신호의 상기 1신호의 상태 변화에 따라 조절되어 행 및 열 어드레스 간격동안 상기 행 어드레스 및 상기 열 어드레스 신호를 연속적으로 상기 짝수 어드레스를 지닌 데이타 워어드를 내포한 상기 모듈 유니트의 상기 최하위 어드레스 라인에 인가하도록 상기 타이밍 수단에 접속된 제어단자를 추가로 포함하는 것을 특징으로 하는 서브시스템.
제35항에 있어서, 상기 가산기 회로는 상기 하나의 최하위 어드레스 비트를 수신하도록 결합된 캐리 입력단자를 포함하고, 또한 상기 최하위 어드레스 비트의 각각의 소정값에 응답하여 동작함으로써 상기 행 어드레스 간격동안 상기 선택회로에 인가되는 열 어드레스 비트를 1만큼 증분하는 것을 특징으로 하는 서브시스템.
제35항에 있어서, 상기 최하위 어드레스 비트의 상기 소정의 값은 상기 메모리 모듈유니트의 다른 열에 따라 상기 순차적인 워어드 기억위치들의 어드레스를 지정하는 동안 일어나는 부경계 어드레스 조건을 가리키고, 상기 가산기 회로는 상기 소정의 값에 응답하여 다음의 순차적인 워어드 위치의 어드레스를 지정할 수 있도록 상기 최하위 열 어드레스 비트를 증분하는 것을 특징으로 하는 서브시스템.
제37항에 있어서, 상기 소정의 값은 "1"인 것을 특징으로 하는 서브시스템.
제38항에 있어서, 상기 행 및 열 어드레스 레지스터는 각기 동일한 소정 갯수의 단계들을 포함하며, 상기 가산기 회로는 상기 열 어드레스의 상기 최하위 어드레스 부분을 기억하는 상기 열 레지스터의 n개의 단계와 함께 상기 버스에 병렬로 결합된 n개의 입력단자를 추가로 포함하고, 상기 가산기 회로는 또한 실제 경계 어드레스 조건을 나타내는 출력 어드레스 합을 발생할때까지 상기 부경계 어드레스 조건 발생 응답하여 상기 n개의 최하위 열 어드레스 비트를 1만큼 증분시키도록 동작하는 것을 특징으로 하는 서브시스템.
제39항에 있어서, 상기 실제 영역 어드레스 상태가 상기 부경계 어드레스 조건발생 주파수의 2n배인 값에 해당하고, 여기서 상기 n은 상기 메모리 시스템의 성능에 영향을 주지 않도록 상기 경계 어드레스 조건을 연장시키는 값을 갖도록 선택되는 것을 특징으로 하는 서브시스템.
제40항에 있어서, 상기 부경계 어드레스 조건 발생주파수는 상기 최하위 어드레스 비트의 값 "1"에 의해 특정도니 2인 것을 특징으로 하는 서브시스템.
버스 전송 사이클 동작동안 데이타 워어드를 전송시키도록 다선버스와 공통으로 결합되고, 액세스될 메모리 서브시스템내의 기억위치를 특정하도록 코드화된 행 및 열 어드레스를 갖는 다수 비트 어드레스를 포함한 메모리 요구 어드레스들을 발생시키도록 동작하는 중앙처리장치를 포함하는 시스템에서 사용하기 위한 메모리 서브시스템에 있어서, 각각 상기 다선버스(10)의 다른 워어드부에 개별적으로 결합되어 한세트의 입력 어드레스 라인을 가지며, 데이타 워어드의 기억을 위해 다수행의 RAM 칩을 포함하고, N/2개의 모듈 유니트는 짝수 어드레스들을 갖는 기억 위치들을 내포한 짝수행을 포함하며, 또한 상기 N/2개의 모듈유니트는 홀수 어드레스들을 포함하고, 상기 RAM 칩은 다수의 행 및 열로 분할된 다수의 어드레스 지정 가능한 메모리 기억장치 배열을 포함하도록 하는 독립적으로 어드레스 지정 가능한 n개의 메모리 모듈 유니트와 ; 각각의 어드레스 메모리 요구 어드레스의 다수의 최하위 어드레스 비트를 기억하기 위한 어드레스 레지스터(207-4)와 ; 입력 및 출력을 가지며, 이 다수의 입력은 상기 행 및 열 어드레스를 각기 기억할수 있도록 상기 버스에 결합되고, 상기 출력과 대응하는 출력들은 어드레스 라인들과 공통으로 접속되는 제1및 제2의 다수 비트 3상태 어드레스 레지스터(207-40, 207-42)와 ; 상기 제2의 3상태 어드레스 레지스터에 병렬로 인가되는 최하위 열 어드레스 비트들을 수신할수 있도록 각기 상기 어드레스 레지스터에 결합되고, 상기 열 어드레스를 상기 N개의 메모리 모듈유니트로 전송시키는 동안 상기 최하위 어드레스 비트중 적어도 하나의 코딩 함수에 따라 상기 열 어드레스 비트를 1만큼 증가시키도록 동작하는 N개의 가산기 회로와 ; 상기 제1레지스터에 병렬로 인가된 상기 최하위 행 어드레스 비트를 수신할 수 있도록 상기 어드레스 레지스터에 결합되고, 상기 열 어드레스 비트들을 증분시킨 결과를 수신할수 있도록 상기 N개의 가산기 회로중 대응하는 하나의 가산기 회로에 결합되며, 상기 짝수 어드레스들을 지닌 데이타 워어드를 내포한 상기 N/2개의 메모리 모듈 유니트의 상기 어드레스 입력 라인중 최하위 비트 어드레스 라인들과 직렬로 결합되고, N/2개의 선택회로는 연속적인 시간간격동안 상기 최하위 어드레스 라인들로 상기 행 및 증분된 열의 최하위 어드레스 비트들을 인가하도록 동작되게 하여 최소한도의 시간내에 상기 다수의 어드레스 지정 가능한 메모리 모듈 배열내의 다수의 순차적인 짝수 및 홀수 위치에 대한 동시 액세스를 가능케하는 N개의 선택회로를 구비한 것을 특징으로 하는 메모리 서브시스템.
어드레스 지정 가능한 메모리 위치들이 어드레스 지정 가능한 행 및 열로 배열된 메모리 칩의 다수의 행을 각각 내장한 다수의 메모리 모듈(A-D)과, 소망 메모리 위치의 제1어드레스 부분을 상기 메모리 칩내에 홀딩하기위한 행 어드레스 레지스터(207-40)와, 상기 어드레스의 제2어드레스 부분을 홀딩하기 위한 열 어드레스 레지스터(207-42)와, 상기 제1어드레스 부분이나 제2어드레스 부분중 한부분인 제3어드레스 부분을 수신하여 상기 제3어드레스 부분을 선택적으로 증분시키도록 인가된 2진 제어신호에 의해 제어되는 어드레스 증분기(207-54)를 구비한 메모리 시스템에 있어서, a) 상기 어드레스의 최하위 비트를 2진 제어신호로서 상기 증분기에 결합시키는 상기 증분기의 제어단자에 대한 리이드 접속부와, b) (i) 먼저 레지스터내의 어드레스 부분을 상기 메모리 칩에 전송함과 동시에 상기 최하위 비트 및 상기 제3어드레스 부분을 상기 증분기에 인가하며, 이어서 (ii) 상기 레지스터내에서 상기 증분기에 의해 선택적으로 증분되는 어드레스 부분을 상기 메모리 칩에 전송하는 어드레스 지정수단(207-56)을 포함하는 것을 특징으로 하는 메모리 시스템.