JPS5916354B2 - 記憶装置 - Google Patents
記憶装置Info
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- JPS5916354B2 JPS5916354B2 JP53127694A JP12769478A JPS5916354B2 JP S5916354 B2 JPS5916354 B2 JP S5916354B2 JP 53127694 A JP53127694 A JP 53127694A JP 12769478 A JP12769478 A JP 12769478A JP S5916354 B2 JPS5916354 B2 JP S5916354B2
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- Japan
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- address
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- cycle
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Description
【発明の詳細な説明】
本発明はデータ処理システムにおける記憶装置、特に記
憶セルを選択するのにアドレス情報を複数回に分割して
与える記憶素子を使用して高速の記憶動作を経済的にな
らしめる装置に関するものである。
憶セルを選択するのにアドレス情報を複数回に分割して
与える記憶素子を使用して高速の記憶動作を経済的にな
らしめる装置に関するものである。
半導体記憶素子は記憶容量の増大（集積度の向上）、動
作速度の短縮、消費電力の低減など著しい発展を続けて
いる。
作速度の短縮、消費電力の低減など著しい発展を続けて
いる。
とくに、ＭＯＳ記憶素子では集積度の向上が著しく、Ｉ
Ｋビットや４にビットの素子についで１６にビットや６
４にビットなどの素子開発が行なわれている。このよう
な高集積のＭＯＳ記憶素子を使用して装置を構成すると
従来の記憶素子を使用するのに比し、その数量が少なく
てすむため装置の小形化ができるが、さらに一層の小形
化にはチップを収容するケースの小形化が必要である。
これには素子製造時における微細加工技術の導入と共に
小形ケースに収容できるように回路上の工夫などが要求
される。このような実例は最近の市販ＭＯＳ記憶素子か
らもうかがえ、ＬＳＩマスクパターン寸法の縮小、１ト
ランジスタ形記憶セル回路、１記憶セルを選択するため
のアドレス情報の分割供給などがあり、これらの結果、
記憶素子は標準の１６ピンＤＩＰ（Ｄｕａｌ工ｎｌｉｎ
ｅＰａｃｋａｇｅ）に収容されることが多くなつている
。さて、このような記憶素子、とくに、１記憶セルを選
択するためにアドレス情報を分割して受取る記憶素子は
一度にアドレス情報を受取る記憶素子に比ベアドレス確
定時間が遅れるため高速動作が要求される装置には問題
があつた。
Ｋビットや４にビットの素子についで１６にビットや６
４にビットなどの素子開発が行なわれている。このよう
な高集積のＭＯＳ記憶素子を使用して装置を構成すると
従来の記憶素子を使用するのに比し、その数量が少なく
てすむため装置の小形化ができるが、さらに一層の小形
化にはチップを収容するケースの小形化が必要である。
これには素子製造時における微細加工技術の導入と共に
小形ケースに収容できるように回路上の工夫などが要求
される。このような実例は最近の市販ＭＯＳ記憶素子か
らもうかがえ、ＬＳＩマスクパターン寸法の縮小、１ト
ランジスタ形記憶セル回路、１記憶セルを選択するため
のアドレス情報の分割供給などがあり、これらの結果、
記憶素子は標準の１６ピンＤＩＰ（Ｄｕａｌ工ｎｌｉｎ
ｅＰａｃｋａｇｅ）に収容されることが多くなつている
。さて、このような記憶素子、とくに、１記憶セルを選
択するためにアドレス情報を分割して受取る記憶素子は
一度にアドレス情報を受取る記憶素子に比ベアドレス確
定時間が遅れるため高速動作が要求される装置には問題
があつた。
記憶素子の動作タイミング例と装置構成の従来例につい
て説明する。
て説明する。
第１図はアドレス情報を２回に分けて与える記憶素子の
通常動作のタイミング例である。
通常動作のタイミング例である。
ＲＡＳおよびＣＡＳはそれぞれ列アドレスストローブ（
ＲＯＷＡＤＤＲＥＳＳＳＴＲＯＢＥ）信号および行アド
レスストローブ（ＣＯＬＵＭＮＡＤＤＲＥＳＳＳＴＲＯ
ＢＥ）信号であり、ＲＡＳの印加はＣＡＳの印加よりＴ
ＲＣＤだけ先行し、ＲＡＳの印加時間ＴＲＡＳはＣＡＳ
の印加時間ＴＣＡＳを包含する。また、ＡＤＤは記憶素
子の中の１記憶セルを選択するためのアドレス情報であ
り、ＲＡＤ（列アドレス情報）およびＣＡＤ（行アドレ
ス情報）の順に２回記憶素子に与えられる。なお、同図
におけるＡＤＤの斜線部はアドレス情報の供給を保証し
なくてもよい部分である。ＲＡＤおよびＣＡＤにより１
記憶セルを選択して読み書きした記憶素子はＲＡＳの印
加を除去することにより１サイクルの動作を終了する。
ＲＯＷＡＤＤＲＥＳＳＳＴＲＯＢＥ）信号および行アド
レスストローブ（ＣＯＬＵＭＮＡＤＤＲＥＳＳＳＴＲＯ
ＢＥ）信号であり、ＲＡＳの印加はＣＡＳの印加よりＴ
ＲＣＤだけ先行し、ＲＡＳの印加時間ＴＲＡＳはＣＡＳ
の印加時間ＴＣＡＳを包含する。また、ＡＤＤは記憶素
子の中の１記憶セルを選択するためのアドレス情報であ
り、ＲＡＤ（列アドレス情報）およびＣＡＤ（行アドレ
ス情報）の順に２回記憶素子に与えられる。なお、同図
におけるＡＤＤの斜線部はアドレス情報の供給を保証し
なくてもよい部分である。ＲＡＤおよびＣＡＤにより１
記憶セルを選択して読み書きした記憶素子はＲＡＳの印
加を除去することにより１サイクルの動作を終了する。
しかしながら、次サイクルの動作の開始に当つて記憶素
子は列プリチヤージ時間ＴＲＰを要するため記憶素子の
サイクル時間ＴＲＣはＴＲＡＳとＴＲＰとを加えた時間
になる。．第２図はアドレス情報を２回に分けて与える
記憶素子において先行して与えるＲＡＤが一定の状態で
ＣＡＤのみ変化させてセルを選択する動作時のタイミン
グ例である。
子は列プリチヤージ時間ＴＲＰを要するため記憶素子の
サイクル時間ＴＲＣはＴＲＡＳとＴＲＰとを加えた時間
になる。．第２図はアドレス情報を２回に分けて与える
記憶素子において先行して与えるＲＡＤが一定の状態で
ＣＡＤのみ変化させてセルを選択する動作時のタイミン
グ例である。
この動作はページモード動作と呼ばれている。この場合
、最初にセルを選択し動作させるための信号ＲＡＳ，Ｃ
ＡＳならびに記憶素子に与えるアドレス情報ＲＡＤ，Ｃ
ＡＤｌとの時間関係は第１図に示した関係と同一である
が、次にＣＡＤのみを変化させて動作させるにはＲＡＳ
を印加した状態でＣＡＳの除去後行ブリチヤージ時間Ｔ
ｃｐを経てアドレス情報ＣＡＤ２と共に再びＣＡＳを印
加することにより実行できる。２番目に選択される記憶
セルはＲＡＤ（５ＣＡＤ２とにより定まり、ＲＡＤとＣ
ＡＤ，とにより最初に選択される記憶セルとはＲＡＤが
共通である。
、最初にセルを選択し動作させるための信号ＲＡＳ，Ｃ
ＡＳならびに記憶素子に与えるアドレス情報ＲＡＤ，Ｃ
ＡＤｌとの時間関係は第１図に示した関係と同一である
が、次にＣＡＤのみを変化させて動作させるにはＲＡＳ
を印加した状態でＣＡＳの除去後行ブリチヤージ時間Ｔ
ｃｐを経てアドレス情報ＣＡＤ２と共に再びＣＡＳを印
加することにより実行できる。２番目に選択される記憶
セルはＲＡＤ（５ＣＡＤ２とにより定まり、ＲＡＤとＣ
ＡＤ，とにより最初に選択される記憶セルとはＲＡＤが
共通である。
同様にしてフこの動作を必要に応じ繰返すことができる
。
。
さて、記憶素子をページモードとして動作させる場合の
記憶素子のサイクル時間ＴｐｃはＴＣＡＳとＴ。Ｐとを
加えた時間であり、通常動作時のサイクル時間ＴＲＣに
比し小さいのが特徴である。第３図はこのような記憶素
子を使用した従来の装置構成例であり、１は装置の入力
アドレス情報線、２はアドレス・レジスタ、３はアドレ
ス分割制御回路、４はｎ−ｂ個の記憶素子Ｍからなる記
憶モジユール、５は記憶素子選択回路、６は記憶素子ア
ドレス情報線、７はチツプセレクト情報線である。この
動作は以下の通りである。
記憶素子のサイクル時間ＴｐｃはＴＣＡＳとＴ。Ｐとを
加えた時間であり、通常動作時のサイクル時間ＴＲＣに
比し小さいのが特徴である。第３図はこのような記憶素
子を使用した従来の装置構成例であり、１は装置の入力
アドレス情報線、２はアドレス・レジスタ、３はアドレ
ス分割制御回路、４はｎ−ｂ個の記憶素子Ｍからなる記
憶モジユール、５は記憶素子選択回路、６は記憶素子ア
ドレス情報線、７はチツプセレクト情報線である。この
動作は以下の通りである。
まず、装置は情報線１を介して送られて来るアドレス情
報をレジスタ２で受取り、保持する。このアドレス情報
は内容的に記憶素子の中のセルを選択するための列アド
レス情報ＲＡＤ、行アドレス情報ＣＡＤのほか、記憶素
子を選択するためのチツプセレクトアドレス情報ＣＡＳ
からなつている。記憶素子に与えるアドレス情報ＲＡＤ
，ＣＡＤは制御回路３によりつぎのように制御される。
レジスタ２に保持されているアドレス情報はＡＮＤゲー
ト３，により、まず、列アドレスゲートタイミングＴＲ
ＡＯとの論理積がとられ、０Ｒゲート３２を介して記憶
素子アドレス情報線６にＲＡＤが供給され、つぎに行ア
ドレスゲートタイミングＴＣＡＤとの論理積がとられ、
同様に０Ｒゲート３２を介してアドレス情報線６にＲＡ
Ｄより遅れてＣＡＤが供給される。記憶モジユール４は
記憶素子Ｍｉｊをアドレス方向１に沿つてｎ個、読み書
き情報のビツト方向ｊに沿つてｂ個配置した記憶モジユ
ールである。記憶素子Ｍｉｊがｋ語・１ビツトの構成で
は、記憶モジユール容量はｎ−ｂ−ｋビツト、一度に読
み書きできる情報はｂビツト、語数はｎ−ｋ語となる０
ｎ′ｂ個の記憶素子全てはアドレス情報ＲＡＤ，ＣＡＤ
を記憶素子アドレス情報線６から受取ることができる。
選択回路５はつぎのように動作する〇レジスタ２のチツ
プセレクト・アドレス情報ＣＳＡはチツプセレクト情報
線７を介して回路５に入力される。まず回路５の構成の
一部であるデコーダ５１はＣＡＳの内容によりｎ個のう
ちから１つを選択する。つぎに、この選択された出力と
ＲＡＳ，ＣＡＳとの論理積がＡＮＤゲート５２によつて
とられ、語方向に配置されているｎ列の記憶素子のうち
１列が選択される。この際ビツト方向に配置されている
ｂ個づつの記憶素子は同一列内で同時に連結されている
。したがつて、記憶モジユールは情報線１を介して受取
つたアドレス情報をもとにｂ個の記憶素子Ｍｓｊ（ｓは
語方向に配置されたｎ列の記憶素子のうち選択回路５に
より選択された列、ｊはビツト方向に配置された素子番
号で１≦ｊ≦ｂを示す）に対して読み書き動作を行なわ
しめ、レジスタ２をりセツト信号ＴＲＥＳによりりセツ
トする。以上が１サイクルの装置動作であり、次サイク
ル以降の装置動作はこれと全く同様に繰返される。
報をレジスタ２で受取り、保持する。このアドレス情報
は内容的に記憶素子の中のセルを選択するための列アド
レス情報ＲＡＤ、行アドレス情報ＣＡＤのほか、記憶素
子を選択するためのチツプセレクトアドレス情報ＣＡＳ
からなつている。記憶素子に与えるアドレス情報ＲＡＤ
，ＣＡＤは制御回路３によりつぎのように制御される。
レジスタ２に保持されているアドレス情報はＡＮＤゲー
ト３，により、まず、列アドレスゲートタイミングＴＲ
ＡＯとの論理積がとられ、０Ｒゲート３２を介して記憶
素子アドレス情報線６にＲＡＤが供給され、つぎに行ア
ドレスゲートタイミングＴＣＡＤとの論理積がとられ、
同様に０Ｒゲート３２を介してアドレス情報線６にＲＡ
Ｄより遅れてＣＡＤが供給される。記憶モジユール４は
記憶素子Ｍｉｊをアドレス方向１に沿つてｎ個、読み書
き情報のビツト方向ｊに沿つてｂ個配置した記憶モジユ
ールである。記憶素子Ｍｉｊがｋ語・１ビツトの構成で
は、記憶モジユール容量はｎ−ｂ−ｋビツト、一度に読
み書きできる情報はｂビツト、語数はｎ−ｋ語となる０
ｎ′ｂ個の記憶素子全てはアドレス情報ＲＡＤ，ＣＡＤ
を記憶素子アドレス情報線６から受取ることができる。
選択回路５はつぎのように動作する〇レジスタ２のチツ
プセレクト・アドレス情報ＣＳＡはチツプセレクト情報
線７を介して回路５に入力される。まず回路５の構成の
一部であるデコーダ５１はＣＡＳの内容によりｎ個のう
ちから１つを選択する。つぎに、この選択された出力と
ＲＡＳ，ＣＡＳとの論理積がＡＮＤゲート５２によつて
とられ、語方向に配置されているｎ列の記憶素子のうち
１列が選択される。この際ビツト方向に配置されている
ｂ個づつの記憶素子は同一列内で同時に連結されている
。したがつて、記憶モジユールは情報線１を介して受取
つたアドレス情報をもとにｂ個の記憶素子Ｍｓｊ（ｓは
語方向に配置されたｎ列の記憶素子のうち選択回路５に
より選択された列、ｊはビツト方向に配置された素子番
号で１≦ｊ≦ｂを示す）に対して読み書き動作を行なわ
しめ、レジスタ２をりセツト信号ＴＲＥＳによりりセツ
トする。以上が１サイクルの装置動作であり、次サイク
ル以降の装置動作はこれと全く同様に繰返される。
このため、装置のサイクル時間は高々記憶素子のサイク
ル時間ＴＲＯとなる。しかしながら、実際には回路３や
５でのタイミング・スキユ一などを考慮しなければなら
ないため装置のサイクル時間はＴＲＣより大となる。一
方、記憶装置は一般にプログラムやデータを蓄積し、必
要に応じそれらを読出したり、新たに書込んだりする役
割をもつているが、これらのプログラムやデータは或る
範囲で前後関係があることが多いため記憶装置が実行す
るアドレスは部分的に或る範囲に集中する。
ル時間ＴＲＯとなる。しかしながら、実際には回路３や
５でのタイミング・スキユ一などを考慮しなければなら
ないため装置のサイクル時間はＴＲＣより大となる。一
方、記憶装置は一般にプログラムやデータを蓄積し、必
要に応じそれらを読出したり、新たに書込んだりする役
割をもつているが、これらのプログラムやデータは或る
範囲で前後関係があることが多いため記憶装置が実行す
るアドレスは部分的に或る範囲に集中する。
すなわち、局所性があることが多い。したがつて、記憶
装置の或る動作の実行アドレスに対し後続動作のアドレ
スはその近傍である可能性が強い。これは記憶素子が高
集積化されるほど同一記憶素子が集中してアクセスされ
、しかもその同一列アドレスとしてアクセスされる可能
性が大きくなることを意味している。従来のこの種装置
は前述のように実行すべき動作のアドレス情報をその直
前に実行している動作のアドレス情報との相互関連を全
く考慮していない構成であるため、記憶セルを選択する
のにアドレス情報を分割して与える記憶素子を使用する
場合には実行すべき動作のたびごとに新たに記憶素子が
セルを選択するに必要な回数の分割アドレス情報と制御
信号とを記憶素子に供給していた。このため、記憶素子
が記憶セルを選択するのに必要なアドレス確定に長時間
を要し、記憶動作に遅れがあるため、高速の記憶動作が
要求されるシステムでは大きな問題となる。従来、この
問題に対処するには高速の記憶素子に依らざるを得なか
つた。しかし、高速の記憶素子価格は一般に高価である
ため記憶装置の高速化は著しい価格上昇につながる欠点
があつた。本発明は、アドレス情報を分割して与える記
憶素子を使用する装置において、実行すべき動作のアド
レスがその直前に実行している動作のアドレスに対して
その上位アドレスが一定の時間内に一致した場合に記憶
素子をページモードとして動作させることにより通常の
動作速度より高速に動作させることを特徴とし、その目
的は経済的に高速の記憶装置を実現することにある。
装置の或る動作の実行アドレスに対し後続動作のアドレ
スはその近傍である可能性が強い。これは記憶素子が高
集積化されるほど同一記憶素子が集中してアクセスされ
、しかもその同一列アドレスとしてアクセスされる可能
性が大きくなることを意味している。従来のこの種装置
は前述のように実行すべき動作のアドレス情報をその直
前に実行している動作のアドレス情報との相互関連を全
く考慮していない構成であるため、記憶セルを選択する
のにアドレス情報を分割して与える記憶素子を使用する
場合には実行すべき動作のたびごとに新たに記憶素子が
セルを選択するに必要な回数の分割アドレス情報と制御
信号とを記憶素子に供給していた。このため、記憶素子
が記憶セルを選択するのに必要なアドレス確定に長時間
を要し、記憶動作に遅れがあるため、高速の記憶動作が
要求されるシステムでは大きな問題となる。従来、この
問題に対処するには高速の記憶素子に依らざるを得なか
つた。しかし、高速の記憶素子価格は一般に高価である
ため記憶装置の高速化は著しい価格上昇につながる欠点
があつた。本発明は、アドレス情報を分割して与える記
憶素子を使用する装置において、実行すべき動作のアド
レスがその直前に実行している動作のアドレスに対して
その上位アドレスが一定の時間内に一致した場合に記憶
素子をページモードとして動作させることにより通常の
動作速度より高速に動作させることを特徴とし、その目
的は経済的に高速の記憶装置を実現することにある。
以下、図面について詳細に説明する。第４図は本発明の
実施に当つての機能・動作の一実施例流れ図である。
実施に当つての機能・動作の一実施例流れ図である。
これについて以下詳細に説明する。まず、アクセス受付
けにともないそのアドレス情報を受付アドレスレジスタ
で保持する。つぎに、その上位アドレスが前サイクル（
実行中のサイクル）の上位アドレスと一致するか否かを
比較する。その結果、上位アドレスが一致しない場合に
ついてはじめに説明する。次サイクル動作のアドレス情
報として実行アドレス・レジスタの内容を全て受付アド
レス・レジスタの内容で置換え・更新する。これと共に
、さらに後続のアクセス受付けが可能なように受付アド
レス・レジスタをりセツトする。記憶動作の実行に際し
てはその直前のサイクルが動作を終了し、記憶モジユー
ルに対して各種の制御信号を供給してもよい時期まで待
つ必要がある。この状態になつた時、記憶モジユールを
構成する記憶素子に対して定められたタイミングの条件
のもとにアドレスを分割して与える。このタイミングは
ＴＲＡＯおよびＴＣＡＤである。また、これと共に選択
動作させるべき記憶素子に制御信号ＲＡＳおよびＣＡＳ
を印加する。これにより選択された記憶素子は動作を開
始するが、その動作を終了させるに当つては次サイクル
の動作をページモードとして動作させるか否かを判断し
、ページモード動作とする場合には当該実行サイクルの
制御信号ＣＡＳのみを除去したのち行アドレス制御タイ
ミングＴＣＡＤおよび制御信号ＣＡＳを再度発生する。
一方、次サイクルの動作をページモードとせず通常動作
とする場合には当該実行サイクルの制御信号ＣＡＳおよ
びＲＡＳを除去し動作を終了する。なお、通常動作の終
了に当つては実行サイクルの動作終了信号を発生すると
共に実行アドレス・レジスタをりセツトする。つぎに、
受付けたアクセスの上位アドレスが実行中のサイクルの
上位アドレスと一致する場合について説明する。この場
合には次サイクル動作のアドレス情報として実行アドレ
ス・レジスタの行アドレス情報（ＣＡＤ）を受付アドレ
ス・レジスタの行アドレス情報で置換え・更新し、受付
アドレス・レジスタをりセツトする。さらに、実行中の
動作が終了する以前に次の動作としてページモード動作
に移行できる時間内であるか否かを判断する。この結果
、ページモード動作に移行できる場合には実行サイクル
の制御信号ＣＡＳの終了を待つて行アドレス制御タイミ
ングＴＣＡＤおよび制御信号ＣＡＳを再度発生すること
によりページモードとして動作ならしめる。一方、ペー
ジモード動作に移行できない場合には上述の上位アドレ
スが一致しない場合の実行サイクルの動作終了を判断す
る状態に移る。第５図は第４図を具体化した本発明の実
施例であつて、１１は装置の入力アドレス情報線、１２
は実行サイクルアドレス・レジスタ、１３はアドレス分
割制御回路、１４はｎ−ｂ個の記憶素子からなる記憶モ
ジユール、１５は記憶素子選択回路、１６は記憶素子ア
ドレス情報線、１７はチツプセレクト情報線、１８は次
サイクルアドレス・レジスタ、１９はアドレス比較回路
、２０はアドレス転送制御回路、２１は次サイクル土位
アドレス情報線、２２は実行サイクル上位アドレス情報
線、２３は一致信号線、２４は不一致信号線、２５はペ
ージモード動作のためのタイミング発生回路である。
けにともないそのアドレス情報を受付アドレスレジスタ
で保持する。つぎに、その上位アドレスが前サイクル（
実行中のサイクル）の上位アドレスと一致するか否かを
比較する。その結果、上位アドレスが一致しない場合に
ついてはじめに説明する。次サイクル動作のアドレス情
報として実行アドレス・レジスタの内容を全て受付アド
レス・レジスタの内容で置換え・更新する。これと共に
、さらに後続のアクセス受付けが可能なように受付アド
レス・レジスタをりセツトする。記憶動作の実行に際し
てはその直前のサイクルが動作を終了し、記憶モジユー
ルに対して各種の制御信号を供給してもよい時期まで待
つ必要がある。この状態になつた時、記憶モジユールを
構成する記憶素子に対して定められたタイミングの条件
のもとにアドレスを分割して与える。このタイミングは
ＴＲＡＯおよびＴＣＡＤである。また、これと共に選択
動作させるべき記憶素子に制御信号ＲＡＳおよびＣＡＳ
を印加する。これにより選択された記憶素子は動作を開
始するが、その動作を終了させるに当つては次サイクル
の動作をページモードとして動作させるか否かを判断し
、ページモード動作とする場合には当該実行サイクルの
制御信号ＣＡＳのみを除去したのち行アドレス制御タイ
ミングＴＣＡＤおよび制御信号ＣＡＳを再度発生する。
一方、次サイクルの動作をページモードとせず通常動作
とする場合には当該実行サイクルの制御信号ＣＡＳおよ
びＲＡＳを除去し動作を終了する。なお、通常動作の終
了に当つては実行サイクルの動作終了信号を発生すると
共に実行アドレス・レジスタをりセツトする。つぎに、
受付けたアクセスの上位アドレスが実行中のサイクルの
上位アドレスと一致する場合について説明する。この場
合には次サイクル動作のアドレス情報として実行アドレ
ス・レジスタの行アドレス情報（ＣＡＤ）を受付アドレ
ス・レジスタの行アドレス情報で置換え・更新し、受付
アドレス・レジスタをりセツトする。さらに、実行中の
動作が終了する以前に次の動作としてページモード動作
に移行できる時間内であるか否かを判断する。この結果
、ページモード動作に移行できる場合には実行サイクル
の制御信号ＣＡＳの終了を待つて行アドレス制御タイミ
ングＴＣＡＤおよび制御信号ＣＡＳを再度発生すること
によりページモードとして動作ならしめる。一方、ペー
ジモード動作に移行できない場合には上述の上位アドレ
スが一致しない場合の実行サイクルの動作終了を判断す
る状態に移る。第５図は第４図を具体化した本発明の実
施例であつて、１１は装置の入力アドレス情報線、１２
は実行サイクルアドレス・レジスタ、１３はアドレス分
割制御回路、１４はｎ−ｂ個の記憶素子からなる記憶モ
ジユール、１５は記憶素子選択回路、１６は記憶素子ア
ドレス情報線、１７はチツプセレクト情報線、１８は次
サイクルアドレス・レジスタ、１９はアドレス比較回路
、２０はアドレス転送制御回路、２１は次サイクル土位
アドレス情報線、２２は実行サイクル上位アドレス情報
線、２３は一致信号線、２４は不一致信号線、２５はペ
ージモード動作のためのタイミング発生回路である。
この動作はつぎのとおりである。
まず、装置は情報線１１を介して送られて来るアドレス
情報をレジスタ１８で受取り、保持する。その時、もし
記憶モジユール１４が読出し、あるいは、書込みなどの
動作を実行していない場合にはレジスタ１８の各情報Ｃ
ＡＳ′，ＲＡＤ′およびＣＡＤ５は比較回路１９の結果
のもとに、直ちに転送制御回路２０を経てレジスタ１２
に保持される。レジスタ１２に保持されたアドレス情報
は第３図で説明したように、制御回路１３により記憶素
子の列アドレス情報ＲＡＤおよび行アドレス情報ＣＡＤ
にそれぞれ分割制御され、記憶素子アドレス情報線１６
を経て記憶モジユール１４を構成する各記憶素子Ｍｉｊ
（１≦ｉ≦Ｎ，ｌ≦ｊ≦ｂ）に供給される。また、レジ
スタ１２に保持されたアドレス情報の一部であるチツプ
セレクトアドレス情報ＣＳＡはチツプセレクト情報線１
７を経て選択回路１５に入力され、記憶モジユール１４
を構成する語方向に配置されたｎ列の記憶素子のうちか
ら１列を選択する信号が作成される。記憶モジユール１
４はこれらをもとにｂ個の記憶素子Ｍｓｊ（ｓは語方向
に配置されたｎ列の記憶素子のうち選択された列を示す
）に対して読み書き動作を行なう。つぎに、アドレス情
報ＣＳＡ′，ＲＡＴ）′およびＣＡＤ′をレジスタ１８
が受取り、保持した時に記憶モジユール１４が前サイク
ルの読出し、あるいは、書込みなどの動作をすでに実行
中である場合の動作について詳細に説明する。
情報をレジスタ１８で受取り、保持する。その時、もし
記憶モジユール１４が読出し、あるいは、書込みなどの
動作を実行していない場合にはレジスタ１８の各情報Ｃ
ＡＳ′，ＲＡＤ′およびＣＡＤ５は比較回路１９の結果
のもとに、直ちに転送制御回路２０を経てレジスタ１２
に保持される。レジスタ１２に保持されたアドレス情報
は第３図で説明したように、制御回路１３により記憶素
子の列アドレス情報ＲＡＤおよび行アドレス情報ＣＡＤ
にそれぞれ分割制御され、記憶素子アドレス情報線１６
を経て記憶モジユール１４を構成する各記憶素子Ｍｉｊ
（１≦ｉ≦Ｎ，ｌ≦ｊ≦ｂ）に供給される。また、レジ
スタ１２に保持されたアドレス情報の一部であるチツプ
セレクトアドレス情報ＣＳＡはチツプセレクト情報線１
７を経て選択回路１５に入力され、記憶モジユール１４
を構成する語方向に配置されたｎ列の記憶素子のうちか
ら１列を選択する信号が作成される。記憶モジユール１
４はこれらをもとにｂ個の記憶素子Ｍｓｊ（ｓは語方向
に配置されたｎ列の記憶素子のうち選択された列を示す
）に対して読み書き動作を行なう。つぎに、アドレス情
報ＣＳＡ′，ＲＡＴ）′およびＣＡＤ′をレジスタ１８
が受取り、保持した時に記憶モジユール１４が前サイク
ルの読出し、あるいは、書込みなどの動作をすでに実行
中である場合の動作について詳細に説明する。
レジスタ１８で受取り、保持したＣＳＮおよびＲＡＤ／
は、次サイクル上位アドレス情報線２１を介して比較回
路１９に入力される。また、その時実行中の記憶動作の
アドレスはレジスタ１２に保持されており、ＣＳＡおよ
びＲＡＤは実行サイクル上位アドレス情報線２２を介し
て同様に比較回路１９に入力される。比較回路１９はＣ
ＳＮとＣＳＡ，ＲＡＤ″とＲＡＤとを各ビツト対応に比
較する。その結果、それら各ビツトの全てが一致する場
合にはＡＮＤゲート１９１は一致出力ＣＯＮを′″Ｆ”
にするが、１ビツトでも一致しない場合にはＣＯＮを８
１′゛にする。さらに、一致出力ＣＯＮは第２図に示す
行アドレス制御信号の立上り時からの規定タイミングＴ
ｃｙｐとの論理積がＡＮＤゲート９２でとられ、その出
力ａが８Ｆ゛の場合には出力ＳＡＭは８１ゝになる。Ｔ
ＣＭＰはＳＡＭにより実行中の動作が次にページモード
動作に移れるに必要なタイミングであり、実行サイクル
のＣＡＳが除去されるまでの時期に設定される。一致信
号線２３を介して信号ＳＡＭはアドレス転送制御回路２
０に入力される。一方、ＡＮＤゲート１９２の出力ａが
゛Ｏ″の場合にはゲート１９１の出力ＣＯＮとの論理和
が０Ｒゲート１９３でとられ、出力ＤＥＦを″１１にす
る。不一致信号線２４を介して信号ＤＥＦもアドレス転
送制御回路２０に入力される。アドレス転送制御回路２
０の動作はつぎのとおりである。
は、次サイクル上位アドレス情報線２１を介して比較回
路１９に入力される。また、その時実行中の記憶動作の
アドレスはレジスタ１２に保持されており、ＣＳＡおよ
びＲＡＤは実行サイクル上位アドレス情報線２２を介し
て同様に比較回路１９に入力される。比較回路１９はＣ
ＳＮとＣＳＡ，ＲＡＤ″とＲＡＤとを各ビツト対応に比
較する。その結果、それら各ビツトの全てが一致する場
合にはＡＮＤゲート１９１は一致出力ＣＯＮを′″Ｆ”
にするが、１ビツトでも一致しない場合にはＣＯＮを８
１′゛にする。さらに、一致出力ＣＯＮは第２図に示す
行アドレス制御信号の立上り時からの規定タイミングＴ
ｃｙｐとの論理積がＡＮＤゲート９２でとられ、その出
力ａが８Ｆ゛の場合には出力ＳＡＭは８１ゝになる。Ｔ
ＣＭＰはＳＡＭにより実行中の動作が次にページモード
動作に移れるに必要なタイミングであり、実行サイクル
のＣＡＳが除去されるまでの時期に設定される。一致信
号線２３を介して信号ＳＡＭはアドレス転送制御回路２
０に入力される。一方、ＡＮＤゲート１９２の出力ａが
゛Ｏ″の場合にはゲート１９１の出力ＣＯＮとの論理和
が０Ｒゲート１９３でとられ、出力ＤＥＦを″１１にす
る。不一致信号線２４を介して信号ＤＥＦもアドレス転
送制御回路２０に入力される。アドレス転送制御回路２
０の動作はつぎのとおりである。
まず、比較回路１９から信号ＳＡＭを信号線２３を介し
て受取るとレジスタ１８のＣＡＤ′に対応して設置され
た０Ｒゲート２０１の論理和出力力げ１”になり、レジ
スタ１８のＣＡＤ′は転送指示信号ＴＴＮＳによりＡＮ
Ｄゲート２０２に出力され、レジスタ１２のＣＡＤを更
新する。この時、レジスタ１２のＣＳＡおよびＲＡＤは
新たにレジスタ１８のＣＳＡ′およびＲＡＤ′で更新さ
れる必要がないため、実行サイクル上位アドレスは変化
しない。また、信号ＳＡＭは回路１５にも入力されペー
ジモード動作のためのタイミングを発生させる。つぎに
、比較回路１９からの信号ＤＥＦを信号線２４を介して
制御回路２０が受取るとレジスタ１８のＣＳＡ′，ＲＡ
Ｄ′およびＣＡＤ′の各情報は転送指示信号ＴＴＮＳに
よりＡＮＤゲート２０２に全て出力され、レジスタ１２
のＣＳＡ，ＲＡＤおよびＣＡＤの各対応ビツトを更新す
る。タイミング発生回路２５にもとずくページモード動
作時の制御はつぎのとおりである。
て受取るとレジスタ１８のＣＡＤ′に対応して設置され
た０Ｒゲート２０１の論理和出力力げ１”になり、レジ
スタ１８のＣＡＤ′は転送指示信号ＴＴＮＳによりＡＮ
Ｄゲート２０２に出力され、レジスタ１２のＣＡＤを更
新する。この時、レジスタ１２のＣＳＡおよびＲＡＤは
新たにレジスタ１８のＣＳＡ′およびＲＡＤ′で更新さ
れる必要がないため、実行サイクル上位アドレスは変化
しない。また、信号ＳＡＭは回路１５にも入力されペー
ジモード動作のためのタイミングを発生させる。つぎに
、比較回路１９からの信号ＤＥＦを信号線２４を介して
制御回路２０が受取るとレジスタ１８のＣＳＡ′，ＲＡ
Ｄ′およびＣＡＤ′の各情報は転送指示信号ＴＴＮＳに
よりＡＮＤゲート２０２に全て出力され、レジスタ１２
のＣＳＡ，ＲＡＤおよびＣＡＤの各対応ビツトを更新す
る。タイミング発生回路２５にもとずくページモード動
作時の制御はつぎのとおりである。
レジスタ１２に保持された実行アドレス情報のうちＣＡ
Ｄのみが分割制御回路１３で出力され、情報線１６を介
して記憶モジユール１４の記憶素子Ｍｉｊに新たに供給
されるとともに選択回路１５に前実行サイクルでの選択
記憶素子ＭｓｉにＲＡＳの印加を維持したままの状態で
前実行サイクルのＣＡＳの除去後行プリチヤージ時間Ｔ
ｃｐを経て再びＣＡＳを印加することによりページモー
ド動作として記憶素子を動作せしめる。さらに早期にア
クセスされた後続のアドレス情報の内容が実行中のペー
ジモード動作のアドレス情報の内容と行アドレスの範囲
内での相違の場合には同様にして引続きページモード動
作を実行せしめることができる。したがつて、このよう
な構成であるため高速の記憶動作が要求されるデータ処
理システム、電子交換システムなどに応用することがで
きる。以上説明したように、記憶セルを選択するために
アドレス情報を分割して与える記憶素子を使用して装置
を構成するのに、次サイクルアドレス情報と実行サイク
ルアドレス情報との相互関係を比較し、その結果、次サ
イクル上位アドレス情報と実行サイクルアドレス情報と
が或る時間内で一致する場合には下位アドレス情報であ
るＣＡＤのみを更新させ、アドレス比較回路による上位
アドレス情報の一致信号により記憶素子を通常の動作に
比べ高速のページモード動作として動作せしめることを
特徴とするため装置の記憶動作を経済的に高速化ならし
めることができる利点がある。
Ｄのみが分割制御回路１３で出力され、情報線１６を介
して記憶モジユール１４の記憶素子Ｍｉｊに新たに供給
されるとともに選択回路１５に前実行サイクルでの選択
記憶素子ＭｓｉにＲＡＳの印加を維持したままの状態で
前実行サイクルのＣＡＳの除去後行プリチヤージ時間Ｔ
ｃｐを経て再びＣＡＳを印加することによりページモー
ド動作として記憶素子を動作せしめる。さらに早期にア
クセスされた後続のアドレス情報の内容が実行中のペー
ジモード動作のアドレス情報の内容と行アドレスの範囲
内での相違の場合には同様にして引続きページモード動
作を実行せしめることができる。したがつて、このよう
な構成であるため高速の記憶動作が要求されるデータ処
理システム、電子交換システムなどに応用することがで
きる。以上説明したように、記憶セルを選択するために
アドレス情報を分割して与える記憶素子を使用して装置
を構成するのに、次サイクルアドレス情報と実行サイク
ルアドレス情報との相互関係を比較し、その結果、次サ
イクル上位アドレス情報と実行サイクルアドレス情報と
が或る時間内で一致する場合には下位アドレス情報であ
るＣＡＤのみを更新させ、アドレス比較回路による上位
アドレス情報の一致信号により記憶素子を通常の動作に
比べ高速のページモード動作として動作せしめることを
特徴とするため装置の記憶動作を経済的に高速化ならし
めることができる利点がある。
本発明は、最近の４Ｋビツト、１６Ｋビツトさらには６
４ＫビツトなどのＭＯＳ記憶素子などにみられるアドレ
ス情報を２回に分割して与える記憶素子を使用する装置
に適用できる。２回に分割して与えられるアドレス情報
ＲＡＤおよびＣＡＤのビツト数は同数であることが多い
ため、高集積の記憶素子を使用するほど装置にアクセス
される上位アドレス情報は装置の実行サイクルの上位ア
ドレス情報と一致する度合が増大する。
４ＫビツトなどのＭＯＳ記憶素子などにみられるアドレ
ス情報を２回に分割して与える記憶素子を使用する装置
に適用できる。２回に分割して与えられるアドレス情報
ＲＡＤおよびＣＡＤのビツト数は同数であることが多い
ため、高集積の記憶素子を使用するほど装置にアクセス
される上位アドレス情報は装置の実行サイクルの上位ア
ドレス情報と一致する度合が増大する。
前記の６４Ｋビツト記憶素子を使用する場合にはＲＡＤ
およびＣＡＤは共に８ビツトとなるため、装置にアクセ
スされるアドレスは２５６語の境界内では連続して高速
のページモード動作として動作せしめることが可能であ
る。
およびＣＡＤは共に８ビツトとなるため、装置にアクセ
スされるアドレスは２５６語の境界内では連続して高速
のページモード動作として動作せしめることが可能であ
る。
第１図は記憶セルを選択するのにアドレス情報を２度に
分割して与える記憶素子の通常動作におけるタイミング
図、第２図はアドレス情報を２度に分割して与える記憶
゛素子のページモード動作におけるタイミング図、第３
図はアドレス情報を２度に分割して与える記憶素子を使
用する従来の装置構成例、第４図は本発明の実施に当つ
ての機能動作の一実施例流れ図、第５図は第４図を具体
化した本発明の実施例である。 １１・・・・・・装置の入力アドレス情報線、１２・・
・・・・実行サイクルアドレス・レジスタ、１３・・・
・・・アドレス分割制御回路、１４・・・・・・記憶モ
ジユール、１５・・・・・・記憶素子選択回路、１６・
・・・・・記憶素子アドレス情報線、１７・・・・・・
チツプセレクト情報線、１８・・・・・・次サイクルア
ドレス・レジスタ、１９・・・・・・アドレス比較回路
、２０・・・・・・アドレ又転送制御回路、２１・・・
・・・次サイクル上位アドレス情報線、２２・・・・・
・実行サイクル上位アドレス情報線、２３・・・・・・
一致信号線、２４・・・・・・不一致信号線、２５・・
・・・・ページモード動作用タイミング発生回路。
分割して与える記憶素子の通常動作におけるタイミング
図、第２図はアドレス情報を２度に分割して与える記憶
゛素子のページモード動作におけるタイミング図、第３
図はアドレス情報を２度に分割して与える記憶素子を使
用する従来の装置構成例、第４図は本発明の実施に当つ
ての機能動作の一実施例流れ図、第５図は第４図を具体
化した本発明の実施例である。 １１・・・・・・装置の入力アドレス情報線、１２・・
・・・・実行サイクルアドレス・レジスタ、１３・・・
・・・アドレス分割制御回路、１４・・・・・・記憶モ
ジユール、１５・・・・・・記憶素子選択回路、１６・
・・・・・記憶素子アドレス情報線、１７・・・・・・
チツプセレクト情報線、１８・・・・・・次サイクルア
ドレス・レジスタ、１９・・・・・・アドレス比較回路
、２０・・・・・・アドレ又転送制御回路、２１・・・
・・・次サイクル上位アドレス情報線、２２・・・・・
・実行サイクル上位アドレス情報線、２３・・・・・・
一致信号線、２４・・・・・・不一致信号線、２５・・
・・・・ページモード動作用タイミング発生回路。
Claims (1)
- 【特許請求の範囲】 １ 記憶セルを選択するのにアドレス情報を２回に分割
して与える記憶素子を使用する装置において、受付けた
アクセスのアドレス情報とその時実行中のサイクルのア
ドレス情報とを比較する回路と実行サイクル行アドレス
制御信号の立上り時からの時間を計測する回路とをもち
、アドレス情報の比較結果その上位アドレス情報と実行
サイクル上位アドレス情報とが定められた時間内に一致
しない場合には記憶素子に列アドレス情報と行アドレス
情報とを順に与え、かつ、選択動作させるべき記憶素子
にこれらの情報に対応して列アドレス制御信号と行アド
レス制御信号とを印加し、その上位アドレスと実行サイ
クル上位アドレスとが定められた時間内に一致する場合
には実行中のサイクルで使用している列アドレス情報を
そのまま記憶素子の次動作列アドレス情報として利用で
きるよう列アドレス制御信号の印加を維持させることに
より新たに列アドレス情報を記憶素子に与えるのを省略
し実行サイクルの行アドレス制御信号の除去後引続き行
アドレス情報とその制御信号を記憶素子に印加すること
により上位アドレス情報が定められた時間内に一致しな
い場合に比べ高速の記憶動作を可能ならしめることを特
徴とする記憶装置。 ２ 受付けたアクセスのアドレス情報を保持する受付け
アドレス・レジスタとその時実行中のサイクルのアドレ
ス情報を保持する実行アドレス・レジスタとの上位アド
レス情報が定められた時間内で一致する場合には実行ア
ドレス・レジスタの内容を受付けアドレス・レジスタの
行アドレス情報で置換え・更新し、上位アドレス情報が
定められた時間内で一致しない場合には実行アドレス・
レジスタの内容を受付けアドレス・レジスタの情報全て
で置換え・更新するアドレス・レジスタ群をもつ特許請
求の範囲第１項記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53127694A JPS5916354B2 (ja) | 1978-10-17 | 1978-10-17 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53127694A JPS5916354B2 (ja) | 1978-10-17 | 1978-10-17 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5553757A JPS5553757A (en) | 1980-04-19 |
| JPS5916354B2 true JPS5916354B2 (ja) | 1984-04-14 |
Family
ID=14966383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53127694A Expired JPS5916354B2 (ja) | 1978-10-17 | 1978-10-17 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916354B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4432055A (en) * | 1981-09-29 | 1984-02-14 | Honeywell Information Systems Inc. | Sequential word aligned addressing apparatus |
| JPS5891590A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | メモリシステム |
| JPS593790A (ja) * | 1982-06-30 | 1984-01-10 | Yokogawa Hokushin Electric Corp | ダイナミツクメモリ素子を用いた記憶装置 |
| JPS6142793A (ja) * | 1984-08-02 | 1986-03-01 | Seiko Instr & Electronics Ltd | 高速メモリシステム |
| JPS6288198A (ja) * | 1985-10-15 | 1987-04-22 | Nec Corp | 記憶装置 |
| JPS62149099A (ja) * | 1985-12-23 | 1987-07-03 | Toshiba Corp | メモリアクセス制御回路 |
| JP3037377B2 (ja) * | 1990-08-27 | 2000-04-24 | 沖電気工業株式会社 | 半導体記憶装置 |
-
1978
- 1978-10-17 JP JP53127694A patent/JPS5916354B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5553757A (en) | 1980-04-19 |
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