JPH04181592A

JPH04181592A - ダイナミック型半導体記憶装置

Info

Publication number: JPH04181592A
Application number: JP2309604A
Authority: JP
Inventors: Akira Yabu; 薮　彰
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-11-15
Filing date: 1990-11-15
Publication date: 1992-06-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はダイナミック半導体記憶装置のリード／ライト
動作に関し、特に出力バッファにおけるレジスタとその
レジスタから出力されるデータを制御するカラム・アド
レスのデコーダに関スル。

〔従来の技術〕

従来のダイナミック型半導体記憶装置のデータ・アクセ
スでは、カラム・アドレスの変化によってデータのアク
セスを開始し、ｔＡＡ後にデータの入出力が可能となる
。特にスタティック・カラム・モードでは、ロウ・アド
レス・ストローブ信号かつチップ・セレクト信号が引き
続きアクティブ状態である場合、カラム・アドレスが変
化するとその時点から新しいサイクルが始まり、ｔＡＡ
後に新たに選択されたメモリ・セルのアクセスが可能と
なる。以上の一連の動作を連続して行うことで、高速ア
クセス特に第１図のスタティック・カラム・モードのタ
イミング・チャートに示すような高速アクセスが可能と
なる。第２図のブロック図を用いてスタティック・カラ
ム・モードを説明する。

ロウ・アドレス・ストローブ信号の立ち下がりで取り込
まれたロウ・アドレスは、７．アドレス・バッファを経
て８．ロウ・デコーダでデコードされる。次に、チップ
セレクトの立ち下がりで取り込まれたカラム・アドレス
は、７．アドレス・バッファを経て１０．カラム・デコ
ーダでデコードされ、四つ・アドレスとカラム・アドレ
スによって選択されたメモリ・セルのデータのアクセス
が可能となる。

ロウ・アドレス・ストローブ信号かつチップ・セレクト
信号が引き続きアクティブ状態である場合、カラム・ア
ドレスが変化すると、カラム・アドレスのデータは１０
．カラム・デコーダで再びデコードされ選択されたメモ
リ・セルのアクセスが連続して出来るようになる。

第１図のような連続アクセスでは、カラム・アドレスの
ホールド時間ｔ　Ｒ２Ｏが５０ｎｓ以上となっており、
アドレス・アクセス時間ｔＡＡもそれぞれのサイクルで
５０ｎｓ程度となっている。

〔発明が解決しようとする課題〕

この従来のダイナミック型半導体記憶装置のスタティッ
ク・カラム・モードによる連続アクセスでは、取り込ま
れるそれぞれのカラム・アドレスの変位点からデータが
出力されるまでのアドレス・アクセス時間ｔＡＡが常に
５０ｎｓ程度かかる。

またリードもしくはライト動作後には、その記憶装置の
アクセス時間相当のロウ・アドレス・ストローブ信号の
プリチャージ時間ｔＲＰが必要となる。

しかし、システムの高速化を実現するためには、周波数
の高いシステム・クロックに対してＣＰＵにウェイトを
入れずに動作させるための短いサイクル時間が必要とな
る。サイクル時間の短縮は、アクセス時間ｔＡＡの高速
化、ロウ・アドレス・ストローブ信号のプリチャージ時
間ｔ□、の短縮によっても実現するが、応用回路におい
ては２つのダイナミック型半導体記憶装置を用い、片側
の記憶装置のプリチャージ時間に他方の記憶装置をアク
セスするようなインターリーブ接続により高速アクセス
の実現をはかっている場合もある。前者の場合には、記
憶装置そのものの性能に依存しているためサイクル時間
の大幅の短縮は困難であり、後者のインターリーブ接続
でも、２つの記憶装置を並行して用いるためにメモリ・
エリアに無駄が発生するという問題点があった。

〔課題を解決するための手段〕

本発明の半導体記憶装置では、カラム・デコーダの前段
に、ロウ・アドレス・ストローブ信号の１サイクル中に
おいて連続して入力されるカラム・７ＦＬ／スを比較す
るカラム・アドレス・フンパレータと、記憶装置がその
内部に外部の周辺装置に対して持っているＩ／Ｏの数の
整数倍のデータ・バスおよびそのデータ・バスの数と同
数のビットのデータを格納できるレジスタとを備えてい
る。

〔実施例〕

次に本発明について図面を用いて説明する。第３図は本
発明の一実施例の１Ｍピッ）（２５６１にワード×４ビ
ット出力）のダイナミック型半導体記憶装置のブロック
図である。まずリード動作では、ロウ・アドレス・スト
ローブ信号の立ち下がりで取り込まれたロウ・アドレス
は、７．アドレス・バッファを経て８．ロウ・デコーダ
でデコードされる。次に、チップ・セレクト信号の立ち
下がりで取り込まれたカラム・アドレスは、７．７ドレ
スバツフアを経て１０．カラム・アドレス・コンパレー
タ内にＡ２〜Ａ８のアドレス・データを書き込み、１１
．カラム・デコーダでデコードされ、ロウ・アドレスと
カラム・アドレスによって選択されたメモリ・セルより
１６ビツトのデータがｘｅ、　　レジスタに書き込まれ
、この１６．レジスタの４つのブロックのうちの１ブロ
ック分（４ビツト）のデータを、ＡＯ，Ａｌにより選択
し出力する。ロウ・アドレス・ストローブ信号かつチッ
プ・セレクト信号が引き続きアクティブ状態である場合
、カラム・アドレスが変化スると、そのカラム・アドレ
スのデータは１０．カラム・アドレス・フンパレータを
再び通過する際前サイクルでアクセスしたカラム・アド
レスのＡ２〜Ａ８と比較される。両者が同じであればＡ
Ｏ，ＡＩで選択される１６．　レジスタの４つのブロッ
クのうちの１ブロック分（４ビツト）のデータが出力す
る。両者が異なっていれば、１０．カラム・アドレス・
コンパレータより１６．レジスタに対するリセット信号
が出力され、これを受けた１６゜レジスタは前段のサイ
クルで取り込んだカラム・アドレス・データをクリアし
初段のリード・サイクルと同様にリード動作を継続する
。ライト動作においても、メモリ・セルを選択し１６ビ
ツトのデータが１６．レジスタに書き込むまではリード
動作と同じである。−旦ＡＯ，ＡＩで選択されるブロッ
クのデータを書きかえ、その後ライト・イネーブルの立
ち上がりでメモリ・セル・アレイに１６ビツトのデータ
を書き戻す。ＡＯ，Ａｌのデコーダはアウトプット・イ
ネーブルおよびライト・イネーブルのクロック・ジェネ
レータにより制御されているためＡＯ，Ａｌが取り込ま
れた後は、ロウ・アドレス・ストローブ信号の状態に左
右されない。またアウトプット・イネーブルおよびライ
ト・イネーブルのクロック・ジェネレータはカラム・ア
ドレス・ストローブ信号のアクティブ状態が保たれてい
れば、ロウ・アドレス・ストローブ信号がたとえ非活性
状態であっても連続アクセスにおけるカラム・アドレス
最終段のアクセスは可能である。

〔発明の効果〕

以上説明したように本発明の半導体記憶装置では、カラ
ム・デコーダの前段に、四つ・アドレス・ストローブ信
号の１サイクル中において連続して入力されるカラム・
アドレスを比較するカラム・アドレス・コンパレータと
、記憶装置がその内部に外部の周辺装置に対して持って
いるＩ／Ｏの数の整数倍のデータ・バスおよびそのデー
タ・バスの数と同数のビットのデータを格納できるレジ
スタとを備えている。そのため前述した１Ｍビットのダ
イナミック型半導体記憶装置では、２段目以降のカラム
・アドレスからのアクセス時間が２５ｎｓ程度となり、
４回のアクセスで従来のスタティック・カラム・モード
と比ペア５ｎｓ程アクセス時間が短くなる。またレジス
タのデータ入出力がロウ・アドレス・ストローブ信号の
アクティブ状態に左右されないため、ロウ・アドレス・
ストローブ信号のプリチャージ時間ｔＲＰをアクセスの
最終段の途中から設定することができ、次段の新たなロ
ウ・アドレスのサイクルに容易に入ることかできる。

以上により２次画像を扱う画像用メモリに本発明のダイ
ナミック型半導体記憶装置が用いられた場合、メモリを
アクセスする際のサイクル時間が従来のダイナミック型
半導体記憶装置を用いるより３０％程短くなるという効
果がある。

【図面の簡単な説明】

第１図は、本発明の実施例のブロック図。第２図は、従
来のダイナミック型半導体記憶装置のスタティック・カ
ラム・モードのタイミング図。第３図はそのブロック図
である。第１図において、１０１・・・・・・ＲＡＳ信号制御回
路、１０２・・・・・・Ｃ８信号制御回路、１０３・・
・・・・ＷＥ信号制御回路、ＯＥ信号制御回路、１０５
・・・・・・内部リフレッシュ制御回路、１０６・・・
・・・リフレッシュ・コントローラ、１０７・・・・・
・アドレス・バッファ、１０８・・・・・・ロウ・アド
レス・デコーダ、１０９・・・・・・データ・レジスタ
、１１０・・・・・・データ・バス、Ｉｌｌ・・・・・
・カラム・アドレス・フンパレータ、１１２・・・・・
・ＡＯ，ＡＩデコーダ、１１３・・・・・・カラム・ア
ドレス・デコータ、１１４・・・・・・センス・アンプ
、１１５・・・・・・メモリ・セル、１１６・・・・・
・データ入力バッファ、１１７・・・・・・データ出力
バッファ、である。第３図において、３０１・・・・・・ＲＡＳ信号制御回
路、３０２・・・・・・Ｃ８信号制御回路、３０３・・
・・・・ＷＥ信号制御回路、ＯＥ信号制御回路、３０５
・・・・・・内部リフレッシュ制御回路、３０６・・・
・・・リフレッシュ・コントローラ、３０７・・・・・
・アドレス・バッファ、３０８・・・・・・ロウ・アド
レス・デコーダ、３０９・・・・・・データ・バス、３
１０・・・・・・カラム・アドレス・デコーダ、３１１
・・・・・・センス・アンプ、３１２・・・・・・メモ
リ・セル、３１３・・・・・・データ入力バッファ、３
１４・・・・・・データ出力バッファ、である。代理人　弁理士　　内　原　　　１日

Claims

【特許請求の範囲】

カラム・デコーダの前段に、ロウ・アドレス・ストロー
ブ信号の１サイクル中において連続して入力されるカラ
ム・アドレスを比較するカラム・アドレス・コンパレー
タと、記憶装置がその内部に外部の周辺装置に対して持
っているＩ／Ｏの数の整数倍のデータ・バスおよびその
データ・バスの数と同数のビットのデータを格納できる
レジスタとを備えていることを特徴とするダイナミック
型半導体記憶装置。