JPS58105363A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS58105363A JPS58105363A JP20427081A JP20427081A JPS58105363A JP S58105363 A JPS58105363 A JP S58105363A JP 20427081 A JP20427081 A JP 20427081A JP 20427081 A JP20427081 A JP 20427081A JP S58105363 A JPS58105363 A JP S58105363A
- Authority
- JP
- Japan
- Prior art keywords
- access
- storage device
- signal
- address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は記憶装置に関し、特にアクセス元装置より起動
信号、アドレス情報等を受取り、メモリ部からの読出し
動作またはメモリ部への書込み動作を行なう記憶装置に
関する。
信号、アドレス情報等を受取り、メモリ部からの読出し
動作またはメモリ部への書込み動作を行なう記憶装置に
関する。
（２）技術の背景
一般に、データ処理システムにおいては、記憶装置に格
納されているデータやプログラムを続出して処理１ｌＩ
ｔが各種処理を実行する形態が採用されてｈる。ところ
で、論理素子の高速化にともない処理装置の処理速度は
飛躍的に向上しているが、一方、記憶装置に関してはそ
のアクセスタイムが処理装置の処焉速度に追いついて行
けないのが現状である。そのため、記憶装置のアクセス
タイムがデータ処理システムの性能に大きく影響してい
る。
納されているデータやプログラムを続出して処理１ｌＩ
ｔが各種処理を実行する形態が採用されてｈる。ところ
で、論理素子の高速化にともない処理装置の処理速度は
飛躍的に向上しているが、一方、記憶装置に関してはそ
のアクセスタイムが処理装置の処焉速度に追いついて行
けないのが現状である。そのため、記憶装置のアクセス
タイムがデータ処理システムの性能に大きく影響してい
る。
（４従来技術と問題点
処理装置、例えば中央処理装置（ＣＰＵ）と記憶装置と
の間のデータ転送に関しては、ＣＰＵから記憶装置にア
ドレス情報書込みデータ情報等が送られ、記憶装置側に
おいて上記アドレス情報で指定された記憶装置について
データの読出し／書込みが行なわれ、読出しの場合は絖
出され九データがＣＰＵ［へ送られるという形式が採ら
れている。従来、ＣＰＵからのチクセスで記憶装置に送
られてくる各種情報は記憶装置内のアドレス位置および
１回の入出力単位を指定するものであった。また、ＣＰ
Ｕからの１回のアクセスに対して記憶装置では１回の入
出力動作を行なうのみであった。このため、記憶装置の
連続した領域へのアクセスの場合でも、そのアドレス分
の回数だけＣＰＵ側からアクセス処理を行なわなければ
ならなかった。
の間のデータ転送に関しては、ＣＰＵから記憶装置にア
ドレス情報書込みデータ情報等が送られ、記憶装置側に
おいて上記アドレス情報で指定された記憶装置について
データの読出し／書込みが行なわれ、読出しの場合は絖
出され九データがＣＰＵ［へ送られるという形式が採ら
れている。従来、ＣＰＵからのチクセスで記憶装置に送
られてくる各種情報は記憶装置内のアドレス位置および
１回の入出力単位を指定するものであった。また、ＣＰ
Ｕからの１回のアクセスに対して記憶装置では１回の入
出力動作を行なうのみであった。このため、記憶装置の
連続した領域へのアクセスの場合でも、そのアドレス分
の回数だけＣＰＵ側からアクセス処理を行なわなければ
ならなかった。
（４）発明の目的
本発明は上記の点を解決し、記憶装置の連続した記憶領
域へのデータ入出力に関しては、アクセス元装置（例え
ばｃｐａ ）からの１回のアクセスのみでその処理を実
行するようにし、アクセス元装置からみたアクセス速度
を速めるようにし、システムの性能向上を計ることを目
的とする。
域へのデータ入出力に関しては、アクセス元装置（例え
ばｃｐａ ）からの１回のアクセスのみでその処理を実
行するようにし、アクセス元装置からみたアクセス速度
を速めるようにし、システムの性能向上を計ることを目
的とする。
（５）発明の構成
上記目的を達成するために本発明は、アクセス元装置よ
り起動信号、アドレス情報等を受取り、メモリ部からの
読出し動作またはメモリ部への書込み動作を行なう記憶
装置において、アクセス元装置から転送されるアドレス
情報を保持するとともに当該アドレス情報を歩道せしめ
る機能１有す “るアドレスレジスタと、該アドレ
スレジスタの内容の歩道および連続メモリアクセス動作
を制御する制御手段をそなえ、アクセス元装置から起動
信号を受信し九とき上記アドレスレジスタの内容を歩進
せしめつつ連続してメモリ部へのメモリアクセス動作を
行ない、所定の状態が発生したとき当該メモリアクセス
動作を終了するととｔ−特徴とする。
り起動信号、アドレス情報等を受取り、メモリ部からの
読出し動作またはメモリ部への書込み動作を行なう記憶
装置において、アクセス元装置から転送されるアドレス
情報を保持するとともに当該アドレス情報を歩道せしめ
る機能１有す “るアドレスレジスタと、該アドレ
スレジスタの内容の歩道および連続メモリアクセス動作
を制御する制御手段をそなえ、アクセス元装置から起動
信号を受信し九とき上記アドレスレジスタの内容を歩進
せしめつつ連続してメモリ部へのメモリアクセス動作を
行ない、所定の状態が発生したとき当該メモリアクセス
動作を終了するととｔ−特徴とする。
（６） 発明の実施例
第１図は本発明による実施例の記憶装置のブロック図で
あり、図中、ｌはコマンドレジスタ、２Ｆｉオアゲート
、３はスタート信号線、番はコントロール部、５ＩＩｉ
カウンタ、６とマはアンドゲート、８はアドレスレジス
タ、９Ｆｉ書込みレジスタ、１０ｉｊメモリ部、１ｌＦ
ｉ絖出しレジスタ、１２は起動信号線、１３はコマンド
信号線、１４はアドレス信号線、１５は書込みデータ線
、１６は絖出しデータ線、１７は読出しクロック信号線
、１Ｂは書込みクロック信号線、１９は絖出し／書込み
終Ｔ信号線、２０Ｆ１力ウンタクロツク信号線、２ｍは
カウンタ出力信号線、２２はメモリ部１ｏへの書込みデ
ータ線、ＧＯは起動信号、００Ｍ１ｊコマンド信号、Ａ
ｏ−入ｎはアドレス信号、ＷＤは書込みデータ、ＨＤは
絖出しデータ、５ＴＡＲＴはスタート信号、＊ＲＡ８は
ローアドレス選択信号、＊ＯｋＢはコラムアドレス選択
信号、宸ｗｇはライトイネーブル信号、Ｒ／Ｗ ＥＮ
Ｄは読出し／書込み終了信号、ＷＯＬＫは書込みクロッ
ク信号、ＲＯＬＫは読出しクロック信号である。
あり、図中、ｌはコマンドレジスタ、２Ｆｉオアゲート
、３はスタート信号線、番はコントロール部、５ＩＩｉ
カウンタ、６とマはアンドゲート、８はアドレスレジス
タ、９Ｆｉ書込みレジスタ、１０ｉｊメモリ部、１ｌＦ
ｉ絖出しレジスタ、１２は起動信号線、１３はコマンド
信号線、１４はアドレス信号線、１５は書込みデータ線
、１６は絖出しデータ線、１７は読出しクロック信号線
、１Ｂは書込みクロック信号線、１９は絖出し／書込み
終Ｔ信号線、２０Ｆ１力ウンタクロツク信号線、２ｍは
カウンタ出力信号線、２２はメモリ部１ｏへの書込みデ
ータ線、ＧＯは起動信号、００Ｍ１ｊコマンド信号、Ａ
ｏ−入ｎはアドレス信号、ＷＤは書込みデータ、ＨＤは
絖出しデータ、５ＴＡＲＴはスタート信号、＊ＲＡ８は
ローアドレス選択信号、＊ＯｋＢはコラムアドレス選択
信号、宸ｗｇはライトイネーブル信号、Ｒ／Ｗ ＥＮ
Ｄは読出し／書込み終了信号、ＷＯＬＫは書込みクロッ
ク信号、ＲＯＬＫは読出しクロック信号である。
第２図は、実施例における読出し動作時のタイムチャー
ト例、第３図は書込み動作時のタイムチャート例である
。
ト例、第３図は書込み動作時のタイムチャート例である
。
第１図図示実施例の動作は以下の通りである。
アクセス元装置である図示しないＣＰＵから記憶装置へ
アクセスする場合、起動信号ＧＯ１−起動信号線１２ｔ
−通して送り、起動信号ＧＯにより、コマンド信号線１
３上 −＝のコマンド信号００Ｍ、
アドレス信号線１４上のアドレス信号ＡＯ−ムｎ、書込
みデータ線１５上の書込みデータＷＤｔ−有効とする。
アクセスする場合、起動信号ＧＯ１−起動信号線１２ｔ
−通して送り、起動信号ＧＯにより、コマンド信号線１
３上 −＝のコマンド信号００Ｍ、
アドレス信号線１４上のアドレス信号ＡＯ−ムｎ、書込
みデータ線１５上の書込みデータＷＤｔ−有効とする。
コマンド信号００Ｍは記憶装置の動作モードを規定する
もので、本実施例ではリード、ライト、連続リード、連
続ライトの４つのモードを指定可能なようにされている
。
もので、本実施例ではリード、ライト、連続リード、連
続ライトの４つのモードを指定可能なようにされている
。
記憶装置は起動信号ＧＯＫよりコマンドレジスタｌ、ア
ドレスレジスタ８にそれぞれ情報を取り込む。ま九起動
信号ＧＯによりコントロール部番にスタート信号５ＴＡ
ＲＴが送出され、これにもとづいてコントロール部番は
メモリ部ｌＯに対して、＊ＲＡＳ、 末ＯＡ日、＊ＷＥ
等の必要な信号を発生して送り、コマンドで指定された
動作を行う。
ドレスレジスタ８にそれぞれ情報を取り込む。ま九起動
信号ＧＯによりコントロール部番にスタート信号５ＴＡ
ＲＴが送出され、これにもとづいてコントロール部番は
メモリ部ｌＯに対して、＊ＲＡＳ、 末ＯＡ日、＊ＷＥ
等の必要な信号を発生して送り、コマンドで指定された
動作を行う。
コマンドで本発明に係る連続リードモードが指 、定さ
れた場合、まず起動信号ＧＯにより、記憶装置が起動さ
れ、コントロール部番の制御のもとにリード動作が実行
される。続出されたデータは読出しクロック信号ＲＣＬ
Ｋにより続出しデータレジスタ１１にセットされ、図示
しないＣＰＵへ転送される。１回目の読出しが終了する
と読出し／書込み終了信号Ｒ／Ｗ ｙ！Ｎ Ｄがコント
ロール部４より出され、この信号によりカウンタ５、ア
ドレスレジスタ８の内容がそれぞれ＋１される。カウン
タ６はカウンタクロック信号線２０よりクロック信号が
２発大るとカウンタ出力信号＃２１ｔ−＠０”にするよ
う構成されている。読出し／書込み終了信号＃ｕ／ｗｉ
ａｐはアンドゲートツを通ってコントロール部４に再起
動をかける。これにより２回目の読出し動作が行われる
。この時、アドレスは＋１されているので１回目に読み
出されたアドレスに連続して次のアドレスが読出される
。
れた場合、まず起動信号ＧＯにより、記憶装置が起動さ
れ、コントロール部番の制御のもとにリード動作が実行
される。続出されたデータは読出しクロック信号ＲＣＬ
Ｋにより続出しデータレジスタ１１にセットされ、図示
しないＣＰＵへ転送される。１回目の読出しが終了する
と読出し／書込み終了信号Ｒ／Ｗ ｙ！Ｎ Ｄがコント
ロール部４より出され、この信号によりカウンタ５、ア
ドレスレジスタ８の内容がそれぞれ＋１される。カウン
タ６はカウンタクロック信号線２０よりクロック信号が
２発大るとカウンタ出力信号＃２１ｔ−＠０”にするよ
う構成されている。読出し／書込み終了信号＃ｕ／ｗｉ
ａｐはアンドゲートツを通ってコントロール部４に再起
動をかける。これにより２回目の読出し動作が行われる
。この時、アドレスは＋１されているので１回目に読み
出されたアドレスに連続して次のアドレスが読出される
。
２回目の読出しが終了すると、読出し／書込み終了信号
Ｒ／ＷＦｔＮＤにょ９３３回目読出しの再起動がかかる
。同時にカウンタ６の出力は＠ｌ’−４＠０”となり、
４回目以降の再起動を禁止する。
Ｒ／ＷＦｔＮＤにょ９３３回目読出しの再起動がかかる
。同時にカウンタ６の出力は＠ｌ’−４＠０”となり、
４回目以降の再起動を禁止する。
連続ライトモードの場合も連続リードモードと同様な制
御により連続した領域にライト動作が行われる。０ＰＴ
７からの書込みデータは、スタート信号５ＴＡＲＴより
作られた書込みクロック信号ＷＯＬＨにより、書込み動
作が行われる前（書込みレジスタ９に取り込まれる。以
上のようにカウンタδで決められた回数だけ、順次、連
続したアドレス領域への連続アクセスが行なわれ、複数
アドレス分の読出し／書込みがＯＰＵからの１回のアク
セスにより実行されることになる。
御により連続した領域にライト動作が行われる。０ＰＴ
７からの書込みデータは、スタート信号５ＴＡＲＴより
作られた書込みクロック信号ＷＯＬＨにより、書込み動
作が行われる前（書込みレジスタ９に取り込まれる。以
上のようにカウンタδで決められた回数だけ、順次、連
続したアドレス領域への連続アクセスが行なわれ、複数
アドレス分の読出し／書込みがＯＰＵからの１回のアク
セスにより実行されることになる。
この他、カウンタ５の値をＯＰＵから指定出来るように
構成すれば任意の連続アドレス領域へのデータの入出力
ｔ−ａｐｔｙからの１回のアクセスにより実行すること
が出来る。さらに図示しないが別の実施例として、カウ
ンタ５をもうけずに、アクセス元装置からメモリアクセ
ス動作の終了を指示する所定の制御信号を記憶装置に送
出するよう構成し、該制御信号の到来により記憶装置側
において連続アクセス動作を終了させるよう構成するこ
とも可能である。
構成すれば任意の連続アドレス領域へのデータの入出力
ｔ−ａｐｔｙからの１回のアクセスにより実行すること
が出来る。さらに図示しないが別の実施例として、カウ
ンタ５をもうけずに、アクセス元装置からメモリアクセ
ス動作の終了を指示する所定の制御信号を記憶装置に送
出するよう構成し、該制御信号の到来により記憶装置側
において連続アクセス動作を終了させるよう構成するこ
とも可能である。
（６） 発明の効果
本発明によれば、アクセス元装置からの１回のアクセス
処理のみで、記憶装置上の複数アドレスの読隻し／書込
みを連続して行なうことが可能となり、その九め読出し
／書込み動作の前後に必要とされるオーバヘッド部分が
少なくなり、データ処理システムの性能を向上させるこ
とが可能となる。
処理のみで、記憶装置上の複数アドレスの読隻し／書込
みを連続して行なうことが可能となり、その九め読出し
／書込み動作の前後に必要とされるオーバヘッド部分が
少なくなり、データ処理システムの性能を向上させるこ
とが可能となる。
第１図は本発明による実施例の記憶装置のブロック図、
第２図は実施例における貌出し動作時のタイムチャート
例、第３図は書込み動作時のタイムチャート例である０
第２図は実施例における貌出し動作時のタイムチャート
例、第３図は書込み動作時のタイムチャート例である０
Claims (1)
- （１） アクセス元装置より起動信号、アドレス情報
等を受取り、メモリ部からの続出し動作またはメモリ部
への書込み動作を行なう記憶装置において、アクセス元
装置から転送されるアドレス情報を保持するとともに当
該アドレス情報を歩道せしめる機能ヲ有するアドレスレ
ジスタと、該アドレスレジスタの内容の歩道および連続
メモリアクセス動作を制御する制御手段をそなえ、アク
セス元装置から起動信号を受信したとき上記アドレスレ
ジスタの内容を歩進せしめつつ連続してメモリ部へのメ
モリアクセス動作を行ない、所定の状態が発生したとき
当該メモリアクセス動作を終了することを特徴とする記
憶装置。 （４メモリ部へのアクセス回数を計数するアクセス回数
カウント手段がもうけられ、上記所定の状態は該アクセ
ス回数カウント手段の計数値が所定の値に達した状態で
あることを特徴とする特許請求の範囲第（１）項記載の
記憶装置０（３４上記アクセス回数カウント手段の内容
はアクセス元装置・より設定可能とされていることｔ−
特徴とする特許請求の範囲第（４項記載の記憶装置。 （薊 上記所定の状態はアクセス元装置からメモリアク
セス動作の終了を指示する所定の制御信号が到来した状
態であるととｔ−特徴とする特許請求の範囲第（１）項
記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20427081A JPS58105363A (ja) | 1981-12-17 | 1981-12-17 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20427081A JPS58105363A (ja) | 1981-12-17 | 1981-12-17 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105363A true JPS58105363A (ja) | 1983-06-23 |
Family
ID=16487686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20427081A Pending JPS58105363A (ja) | 1981-12-17 | 1981-12-17 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105363A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6172350A (ja) * | 1984-09-14 | 1986-04-14 | Fujitsu Ltd | デ−タ転送制御方式 |
| JPS61217843A (ja) * | 1985-03-19 | 1986-09-27 | ウオング・ラボラトリーズ・インコーポレーテツド | メモリユニツト手段 |
| JPS62196785A (ja) * | 1986-02-24 | 1987-08-31 | Ricoh Co Ltd | デ−タ装置用ｉｃカ−ド |
| JPS62211767A (ja) * | 1986-03-12 | 1987-09-17 | Fujitsu Ltd | 間接アクセス制御方式 |
| JPS62242251A (ja) * | 1986-04-14 | 1987-10-22 | Toshiba Corp | ビツトマツプメモリ |
-
1981
- 1981-12-17 JP JP20427081A patent/JPS58105363A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6172350A (ja) * | 1984-09-14 | 1986-04-14 | Fujitsu Ltd | デ−タ転送制御方式 |
| JPS61217843A (ja) * | 1985-03-19 | 1986-09-27 | ウオング・ラボラトリーズ・インコーポレーテツド | メモリユニツト手段 |
| JPS62196785A (ja) * | 1986-02-24 | 1987-08-31 | Ricoh Co Ltd | デ−タ装置用ｉｃカ−ド |
| JPS62211767A (ja) * | 1986-03-12 | 1987-09-17 | Fujitsu Ltd | 間接アクセス制御方式 |
| JPS62242251A (ja) * | 1986-04-14 | 1987-10-22 | Toshiba Corp | ビツトマツプメモリ |
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