JPS60160096A - メモリ書き直し要求回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、一般にデジタル・コンピュータメモリ回路
の分野、例えばダイナミック・ランダム・アクセス・メ
モリ（ＲＡＭ）と−緒に利用されるメモリ書き直しくリ
フレツクユ）回路に関するものである。

〔従来の技術とその問題点〕

デジタル計算の分野では−ＲＡＭはその重要な菓子であ
る。ＲＡＭはその典型的な例ではデータおよびデータ処
理プログラムの両方を記憶するのに利用される。初期の
デジタル計算技術では、ＲＡＭはデータを記憶するため
の磁気コアを利用した。そのようなメモリ・７ステムで
は、データが一度コアに書き込まれてメモリ中に留ると
、書き直しができなかった。データは、その後読み出さ
れ、再生サイクルにより再び読み出せるように読み出し
場所へ再格納され得る。

しかし、コア・メモリには、コストが高い、速度が遅い
そしてサイズが大きい等の多数の問題があった。。

ところが、モノリシック回路の出現で、ダイナミック・
メモリ回路が開発された。種々のモノリシック回路の多
くは、記憶したデータの有効性を保存するために書き直
しを必要とする。

この書き直し動作には、メモリの所定場所を読み取るこ
とおよびこの場所へデータを再格納（再薔き込み）ｊる
ことか含まれる。

ダイナミックＲＡＭ回路の製造業者は、データの有効性
を保証するのに必要なメモリ書き直しレー）（ｒａｔｅ
）を規定する。チップ製造業者は、その製造ダイナミッ
クＲＡＭチップに関してこの結果を達成するために回路
をしばしば特定する。書き直し動作の進行中メモリが普
通のように作動できないので、メモリが普通に使用され
ていない時に書き直し動作を開始することが望ましい。

こ？ようにすれば、書き直しは完全にシステムに合う、
ように行われる。これを達成するには、多くのシステム
状態を考慮してマシーンの動作を妨げずに書き直しが何
時開始され得るかをめるための高価なノ・−ドウエアが
通常必要である。

メモリ書き直し用の従来技術は、上述した動作を行うの
に有効であるが、小型で比較的安価に設計されたコンピ
ュータ・システムに適用する時には一般的に幾つかの問
題点がある。そのような問題点の１つは、ハードウェア
を拡張してメモリ書き直し回路を作る必要があることで
ある。その上、何時讐き直しが起るべきかを決定するた
めの特定の体系は他のマシーンの設計には適用できない
かもしれない。

以上の諸問題に鑑み、この発明の主目的は従来周知の技
術と比較して実施するのに安舞なメモリ書き直し回路を
提供することである。

この発明の他の目的は、比較的少ない回路しか利用せず
かつこの発明に係る回路を多くの異なる用途に応用させ
るのに充分な融通性があるメモリ書き直し回路を提供す
ることである。

〔問題点を解決するための手段〕

この発明は、特にダイナミックＲＡＭを書き直すための
メモリ書き直し要求回路にある。システム自体は、シー
ケンス・割り込み論理回路によって特定されたシーケン
スに応じてシステムの動作を制御するための制御ストア
を利用する。システムはまた、定期的に書き直される必
要のあるダイナミックＲＡＭを含む。この発明のメモリ
書き直し要求回路は、先行書き直しサイクル以後の経過
時間を測定するためのカウンタを含む。その上、種々の
信号入力をメモリ書き直し要求信号へ変換するためのア
レイ論理回路が含まれる。

〔作用〕 このメモリ書き直し要求信号が一度発生されると、制御
ゾ占グラムがシステムＲＡＭをアクセスすることを必要
としないマシーンサイクルが何時存在するかを決定する
ためにメモリ・システムは制御ストアの出力を監視する
。上述のマシーンサイクルが起ると、メモリ書き直し動
作が開始される。アレイ論理回路が書き直し動作を要請
すると、カウンタはリセットされかつ再び計数を開始す
る。カウンタが所定の値に再び達したことをアレイ論理
回路が検出しかつＲＡＭアドレス論理回路が書き直し要
求を開始しなかった場合に、アレイ論理回路はシーケン
ス・割り込み論理回路に割→込む。この割み込み要求が
あると、制御ストア中にある一対のマイクロプログラム
命令（これは、２つの使用されなかったマイクロ命令の
間中ＲＡＭアドレス論理回路に書き直しサイクルを生じ
させる以外、実際には何もしない。）に成るベクトルが
実行される。

制御ストアの出力によ、って特定されたようなマイクロ
・シーケンスが１サイクル（ＲＡ　ＮＬ％からの読み出
しまたは書き込みが不要なサイクル）を有する場合に、
書き直しが開始される。もし次のサイクルでＲＡＭを使
用する必要があれば、プレイ論理回路はこの状態を検出
しかつマイクロ・シーケンスを凍結して書き直し完了後
までメモリ・アクセスが起るのを防止する信号を発生す
る。

〔実施例〕

この発明に係るコンピュータ・システムは、図示のよう
に、慣用の制御ストア（５ｔｏｒｅ　）　１０を含む。

この制御ストア１０はマイクロコード信号ノ々ス１２に
マイクロコード信号を発生するためにコンピュータ・シ
ステム内で利用される。

マイクロコード信号はコンピュータ・システム全体に伝
送されかつコンピュータの諸口路の内部演算を制御する
ためにコンピュータ・システムで利用されるゲート信号
を構成する。これら信号は、例えばＲＡＭアドレス論理
回路１４へ向けられる信号を含む。このＲＡＭアドレス
論理回路１４は、例えばその中にあるレジスタ（図示し
ない）の内容で定められたアドレスをもつ記憶場所から
、ダイナミックＲＡＭのデータ読み出し動作を開始させ
ることかできる。マイクロコード信号は、特定のコイピ
ユータ・システムの設計者によって特定される多数の他
の目的のために、慣用の仕方でまた使用される。

マイクロコード信号ノ々ス１２に現われるデータのシー
ケンスはシーケンス・割り込み論理回路１８によつそ制
御される。このシーケンス・割り込み論理回路１８は制
御ストアー０へ加えられるアドレスを選択するように動
作し、制御ストアー０はシーケンス・割り込み論理回路
１８が選択したアドレスが加えられると、現在のマシー
ン回路動作中制御ストアー０のアＰレス指定された場所
に記憶しておいたデータに相当する信号をマイクロコー
ド信号パス１２に発生する。この発明カバーキン−エル
マー（Ｐｅｒｋｉｎ−Ｅｌｍｅｒ　）　３２０５のメモ
リ書き直しサイクルに関するので、このコンピュータ中
のシーケ／ンス・制御論理回路はこの発明に適用するの
に適している。

この発明におけるダイナミックＲＡＭ　１６は、こ工に
含まれたデータの精度を保証するために１５〜１６マイ
クロ秒毎に書き直されなければならないダイナミック・
メモリ・チップを利用する。特定のチップは富士通によ
って製造されかつそのパー）：＃８２６６Ａ−１２また
はインモス（Ｉｎｍｏｓ　）　、パート＄２６００−１
０に含まれた回路型式をもっている。

ＲＡＭアドレス論理回路１４は、ライン２０での書き直
しサイクル要求に応答して、ダイナミックＲＡＭ１６の
書き直しを行う。これは、現在のマシーンサイクル中ダ
イナミックＲＡＭ１６が使用されるつもりがないことを
マイクロコード信号ノ々ス１２上のマイクロコード信号
が示すと、その直後にライン２０にメモリ書き直し、要
求信号が現われるためである。メモリ書き直し機能が２
マシーンサイクルかよるので、メモリ書き直し機能に利
用可能な２マシーンサイクルがあるかどうかをＲＡＭア
ドレス論理回路１４が決定するのは不可能である。従っ
て、ＲＡＭアドレス論理回路１４は、ライン２０上のメ
モリ書き直し要求信号および一マイクロコード信号ノζ
ス１２からの現サイクル中ダイナミックＲＡＭ１６が使
用されていないとの指摘に応答して、たｙちに書き直し
を開始させる。もし次のマシーンサイクルがダイナミッ
クＲＡＭ１６への命令取り込み（ｆｅｔｃｈ　）または
記憶（５ｌｏｒｅ　）を含まなければ、ライン２０での
メモリ書き直し要求信号によって開始されたメモリ書き
直しはコンピュータ・システム全体の演算に完全に合う
ように行なわれる。書き直しが開始されかつ後続のマシ
ーンサイクルがダイナミックＲＡＭ１６へのアクセスを
必要とする場合には、コンピュータ・システムは書き直
しが完了するまで凍結（停止）される。従って、このメ
モリ書き直しがシステム性能に合うように行われる割合
はわずか５０％にすぎない。その理由は、書き直し機能
を完了させるように少なくとも、１マシ一ンサイクル延
期されなければならないためである。

マシーンの動作の一時保留は、プログラムド・アレイ論
理回路２２により、シーケンス・割り込み論理回路１８
へ結合するライン２４を通して行われる。プログラムド
・アレイ論理回路２２は、その入力側がマイクロコード
信号ｄス１２およびカウンタ２６の出力側へ結合される
。

プログラムド・アレイ論理回路２２がライン２０にメモ
リ書き直し要求信号を生じた瞬間を仮定するならば、プ
ログラムド・アレイ論理回路２２はマイクロコード信号
ノ々ス１２上の信号を監視してＲＡＭ要求の存在しない
サイクルが何時利用可能となったかを決定する。従って
、プログラムド・アレイ論理回路２２はメモリ書き直し
機能が何時開始するかを識別し得る。その後、もし後続
のマイクロサイクルがマイクロコード信号ノζス１２上
にＲＡＭアクセスを要求する命令を含むならば、プログ
ラムド・アレイ論理回路２２はこの状態に応答してライ
ン２４上に信号を発生し、そのマシーンサイクルの終り
にメモリ書き直しが完了するまでマシーンに別な演算を
一時保留させる。

ライン２０でのメモリ書き直し要求信号は、実際には、
カウンタ２６の出力に応答してプログラムド・アレイ論
理回路２２によって生じられる。このカウンタ２６の２
出力はダイナミックｆＬＡＭ１６の所望の書き直し速度
に応答するように選択される。この発明の望ましい実施
例では、カウンタ２６は、ラインＣＬＯＣＫ上のクロッ
クツぞルスを計数する８ピツトの２進カウンタ、型式７
４ＬＳ５９３　である。このクロックツξルスはシステ
ム・マスター・クロックによって発生され、このライン
ＣＬＯＣＫ上の１ノぞルス。はこの発明を利用するコン
ピュータの基本マシーンサイクル速度である２００チノ
秒（ｎｓ）置きに生じる。従って、カウンタ２６は２０
０ｎｓ毎にインクリメントする。

カウンタ２６は、８ビツトのカウンタ出力がアクティブ
である時には何時でもライン″８”にアクティテレベル
をもたせる−が、６４ビツトのカラン゛り出力がアクテ
ィブである時には何時でもライフ”６４”をアクティブ
にさせる。従って、２つのライン″８”および６４”は
リセットに続いて７２マシーンサイクル生じた後で一緒
にアクティブ忙なる。これら２つの信号はプログラムド
・アレイ論理回路２２へ入力されて解釈され、これによ
りライン２０にメモリ書き直し要求信号を発生する。同
時にプログラムド・アレイ論理回路２２はカウンタ２６
へのライン２８にクリヤー信号を置き、これによりカウ
ンタ２６をＯにリセットさせる。現在のマシーンサイク
ル中メモリアクセスが要求されていないことをプログラ
ムド・プレイ論理回路２２がマイクロコード信号ノ々ス
１２から決定できるので、メモリ書き直し指摘は内部で
生じられる。

後続のマシーンサイクル中ライン２ｏでのメモリ書き直
し要求信号はリセットされる。

、ダイナミックＲＡＭ１６中でのデータの完全さを維持
するのに書き直し機能が重要であるので、この発明の回
路装置はマイクロコ−ドがダイナミックＲＡＭ１ｇのサ
ービスを定期的に要求しているかどうがとは無関係に書
き直し機能を実行しなければならない。これを行うため
に、ゾログラムド・アドレス論理回路２２はメモ゛り書
き直し要求信号がライン２０でアクティブである時にラ
イン″８”での信号に応答して、シーケンス・割り込み
論理回路１８へのライン２５に割り込み信号を生じる。

ライン２５上のこの割り込み信号は、全てのより高いレ
ベルの割り込み（その時一時保留しておいたものが処理
された）の後でマイクロコード・シーケンスに割り込み
、そして？ゴナミックＲＡＭ１６のどんなサービスも含
まない２つのマイクロ命令を制御ストアｌＯに実行させ
るように働く。そのような割り込みの要求は、ライン２
０でのメモリ書き直し要求信号がアクティブになった８
マシーンサイクル後に起る。この型式の割り込みがマシ
ーンの演算を完全に妨げるので、それは演算にとって合
ったものでなく、従ってそれはメモリ書き直しが絶対に
必要である時だけ起るべきである。従って、カウンタ２
６の計数は、メモリ書き直しが起らなければならない前
の事実上最後の可能な瞬間に、プログラムド・アレイ論
理回路２２による割り込みをトリガするように選ばれた
。

ＲＡＭ　アドレス論理回路１４が慣用のものであって、
マイクココ−１信号ノス１２からのマイクロコード信号
を解読し所定のマシーンサイクルがダイナミックＲＡＭ
１６のアクセスを何時必要としないかを決定するための
回路装置を含むことは、当業者ならば容易に理解できる
だろう。その上、ＲＡＭアドレス論理回路１４はライン
２０上のメモリ書き直し要求信号に応答してダイナミッ
クＲＡＭ１６に利用された特定のＲＡＭチップのために
慣用の仕方でダイナミックＲＡＭ１６内に書き直し機能
を生じる。更に、当業者ならば分ることであるが、ライ
ン２０のメモリ書き直し要求信号を発生するためにプロ
グラムド・アレイ論理回路２２をトリガする特定のカウ
ンタ信号は、上述の実施例ではダイナミックＲＡＭ１６
内のＲＡＭチップの諸要件と特に整合するように選ばれ
た。もし異なるチップが利用されかつクロックサイクル
が異なるならば、これに応じてカウンタ２６の出力を調
節しなければならない。

プログラムド・アレイ論理回路２２は、その入力信号が
上述した機能に応じて所望の出力信号を発生するように
、慣用の仕方で構成されなければならない。特に、プロ
グラムド・アレイ論理回路２２は、′８”および”　６
４　”ピット信号がアクティブであることに応答してラ
イン２０にメモリ書き直し要求信号を発生する第１回路
手段を含むように構成される。プログラムド・アレイ論
理回路２２は、メモリ書き直し要求信号に応答してカウ
ンタ２６をリセットするためにライン２８にクリヤー信
号を発生する第２回路手段を含むようにも構成される。

プログラムド・アレイ論理回路２２は、メモリ書き直し
要求信号および選択したマイクロコード信号（これは、
ダイナミックＲＡＭ１６のサービスが書き直し開始指摘
を生じるための要求をされているときにアクティブでな
い）に応答する第３回路手段を含む。プログラムド・ア
レイ論理回路２２中の第４回路手段は、書き直し開始指
摘およびマイクロコード信号（この場合、書き直しが開
始された後のマシーンサイクル中ＲＡＭサービスが要求
されることを指摘している）に応答しシーケンス・割り
込み論理回路１８への凍結信号を発生して書き直しが完
了するま・でマシーンを凍結する。プログラムド・アレ
イ論理回路２２の有する第５回路手段は、書き直し開始
指摘が最初に生じられた後のサイクル中の書き直し開始
指摘に応答し、第１回路手段をリセットかつライン２０
からのメモリ書き直し要求信号を除去する。プログラム
ド・アレイ論理回路２２の有する第６回路手段は、メモ
リ書き直し要求信号およびカーウンタ２６からの選択し
た出力ラインに応答し、シーケンス・割り込み論理回路
１８へのライン２５に割り込み信号な発生する。

特許請求の範囲に規定したようなこの発明の精神および
範囲から逸脱しないかぎり、上述したような設計を種々
変更できることは当業者ならば容易に認識できるだろう
。

〔発明の効果〕

この発明によれば、安価で、使用回路数が少なく、かつ
融通性に富んだメモリ書き直し回路が得られるという効
果がある。

【図面の簡単な説明】

図面はこの発明の一実施例を示すブロック図である。 ＩＯ・・・制御ストア、１２・・・マイクロコード信号
パス、１４・・・ＲＡＭアドレス論理回路、１６・・・
ダイナミックＲＡＭ、１Ｂ・・・シーケンス・割り込み
論理回路、２２・・・プログラムド・アレイ論理回路、
２６・・・カウンタである。

Claims (1)

1. 【特許請求の範囲】 １、制御ストアおよびこの制御ストアへのアクセスを制
   御するためのジ−タンス・割す込み論理回路を含み、前
   記制御ストアは前記シーケンス・割り込み論理回路によ
   って生じられたアドレスに応答して各マシーンサイクル
   中コンピュータ・システムの演算を制御するためにその
   マシーンサイクル中複数のマイクロコード信号を発生す
   るコンピュータ・システムにおいて、 クロックツにルスを発生し、発生された２つのクロック
   パルス間の時間がマシーンサイクルを規定するクロック
   パルス源と、 このクロックパルス源に応答し、前記クロックパルスを
   計数しかつ２進計数を表わす２逆値号出力を複数本の出
   力ラインに発生する２進カウンタと、 この２進カウンタからの少なくとも２本の出力ラインに
   応答し、前記２本の出力−ラインが共に同時にアクティ
   ブに゛なった後メモリ書き直し要求信号を発生する第１
   回路手段と、前記メモリ書き直し要求信号に応答して前
   記２進カウンタを０にクリヤーする第２回路手段と、 前記メモリ書き直し要求信号に応答すると共に現在のマ
   シーンサイクル中メモリ要求が存在しない時アクティブ
   でない選択したマイクロコード信号に応答し、書き直し
   を開始した指摘を生じる第３回路手段と、 前記書き直しを開始した指摘に応答すると共にこの指摘
   が生じられる時のマシーンサイクルに続くマシーンサイ
   クル中メモリ要求が存在する時アクティブである選択し
   たマイクロコード信号に応答し、凍結信号を発生して前
   記マシーンサイクルの残りの期間前記シーケンス割り込
   み論理回路のステッピングを阻止する第４回路手段と、 前記書き直しを開始した信号が発生された後のマシーン
   サイクル中の前記書き直しを開始した信号に応答し、前
   記第１回路手段をセットする第５回路手段と、 前記メモリ書き直し要求信号および前記２進カウンタの
   選択した出力に応答し、マイクロコードの割り込み信号
   を発生する第６回路手段と、 を組み合わせて備えたメモリ書き直し回路。