JPS63303431A - 指令語中間記憶回路 - Google Patents

指令語中間記憶回路

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JPS63303431A
JPS63303431A JP63011803A JP1180388A JPS63303431A JP S63303431 A JPS63303431 A JP S63303431A JP 63011803 A JP63011803 A JP 63011803A JP 1180388 A JP1180388 A JP 1180388A JP S63303431 A JPS63303431 A JP S63303431A
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Nixdorf Computer AG
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Wincor Nixdorf International GmbH
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    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3802—Instruction prefetching
    • G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、すでに読出された指令語の実行と同時に指令
語を読出すことを可能にする中間メモリ装置を含み、デ
ータ処理装置のメモリから読出されて指令実行中に処理
される指令語の中間記憶回路に係わる。
データ処理装置においては、指令語がプログラムによっ
て予め定められたシーケンスに従って指令メモリから読
出され、次いでその情報内容によって定められたデータ
処理が実行される。データ処理装置の効率は、指令語の
処理時間が指令メモリに対するアクセス時間よりも短い
場合には、主として指令メモリからの指令語読出し速度
によって決定される。多数の指令語が読出されてオペラ
ンドとして処理されるから、指令語の読出しは、データ
処理装置の動作時間の多くを占める。そこで、データ処
理技術の開発において指令アクセスのスピードアップが
試みられ、その結果、大別して２つの方法原理が開発さ
れたが、それぞれに欠点がある。
例えば、指令中間記憶においては、先行の指令を実施し
ながら別の指令語を指令メモリから読出すことのできる
、いわゆるＦＩＦＯ（先入先出）原理が応用される。こ
の原理は、多重並行の形で利用することもできる。しか
し、実施コストが高くつく一方、プロセッサがＦＩＦＯ
メモリを迅速にアクセスできるにもかかわらず、実施速
度は比較的低い。ＦＩＦＯメモリは、シフトレジスタと
同様に、記憶された情報を出力から提供するまでに、こ
の情報を記憶域中でシフトさせねばならないからである
。
指令アクセスをスピードアップするもう１つの方法は、
指令メモリと指令を実行するコンピュータまたはプロセ
ッサとの間に、極めて迅速なアクセスを可能にし、かつ
小さいブロックとして関連の指令語を記憶することので
きる中間メモリから成る記憶ハイアラーキを設けるとい
うものである。
このような記憶ハイアラーキに必要な回路技術はそのコ
ストが極めて高く、そしてそれは、極めて高速に作動し
従ってそれだけＢｆｌな２憶媒体を必要とする。
本発明の目的は、妥当な回路コストで指令アクセスのス
ピードアップを達成し、できるだけ簡単な手んでデータ
処理装置の計算機又はプロセッサにおける持礪時間を回
避することにある。
この目的を本発明では、頭書のような回路において、中
間メモリ２冒として、周ＩＩＪ１動作する書込カウンタ
及び周期り」作する読取カウンタにより書込み及び読取
りのためにアドレスされる１又は２以上のバッフ７メモ
リを設け、書込カウンタ及び読取カウンタがモニター回
路にそれぞれ出力信号を供給し、この信号を受けたモニ
ター回路が書込カウンタによる読取カウンタの）ら越し
を防止するように構成することによって達成する。
即ち、本発明では、中間メモリとして、記憶容量が適当
な大きさならば多数の指令語を書込むことのできる比較
的簡単で安価なバッフ７メモリを設ける。指令語のこの
書込み及び読取りはそれぞれ、バッファメモリ装置をア
ドレスするカウンタによって制御される。従って、この
２つのカウンタを書込カウンタ及び読取カウンタと呼称
することができる。これらのカウンタは、アドレス動作
中、カウントごとにモニター回路に出力信号を供給し、
信号を受けたモニター回路は書込カウンタが読取カウン
タを追越すのを防止する。書込カウンタは、指令語の書
込みのため、実行すべき指令語、即ち、コンピュータま
たはプロセッサのために読出すべき指令語が未だ存在す
るバッフアメ王り装置の記憶場所をアドレスする。
このような回路は、ＦＩＦＯメモリと同様に動作するが
、ＦＩＦＯメモリよりもはるかに低コストであり、高速
である。なぜなら、書込まれた指令語は出力から取出さ
れるまでにバッファメモリ装置中をシフトしなくてもよ
いからである。指令語は書込みの直後に簡単なアドレス
動作で再び呼出すことができるから、ＦＩＦＯメモリに
比較して、これよりはるかに安価な構成で動作が著しく
速くなる。このことは、ジャンプ指令の実行にとって極
めて重要である。
本発明の回路では、指令メモリからの指令語読出しと、
前記メモリに接続しているコンピュータまたはプロセッ
サにおける前記指令語の処理とを完全に分離することが
できる。従って、プログラムによってあらかじめ定めら
れた線形指令サイクルが例えばジャンプ指令またはオペ
ランド・アクセスによって中断された場合には、主コン
ピユータによって同期させねばならない補助コンピュー
タを利用して、指令語の読出しを行なうことができる。
以下に述べる本発明回路の実施例では、それぞれが１６
ビツト長の指令語１６個を記憶するのに僅か７個の集積
回路があれば足りる。
以下、添付図面を参照して本発明の詳細な説明する。
第１図には、バッファメモリ装置として、入力が指令メ
モリ、例えばデータ処理装置の主メモリの出力バス２４
に接続し、出力がデータ処理装置の主コンピユータの指
令入力バス２５に接続している４個の８５８６８型集積
スイッチ回路２０乃至２３を示した。図示実施例の場合
、集積回路２０乃至２３のそれぞれは、幅が４ビツトの
１６個のレジスタから成り、従って、長さ１６ビツトの
指令語を記憶させることができる。そこで、集積回路２
０乃至２３への入力線に参照番号Ｏ〜１５を付した。ア
ドレスされる各レジスタのアドレス入力ＡＯ〜Ａ３にお
ける集積回路２０〜２３のアドレスに従って、対応の参
照番号を有する出力が作動する。
読取カウンタ２７及び書込カウンタ２６は、それぞれの
入力ＣＫに供給されるクロック信号ＣＫＢに呼応してバ
ッファメモリ装置の集積回路２０〜２３のアドレス線を
順次起動する。
読取カウンタ２７は、信号ＣＫＢの前半（ＣＫＢ＝１）
に、それぞれ読取るべきレジスタをアドレスする。後半
（ＣＫＢ＝Ｏ）において、読取°られたレジスタ内容が
集積回路２０乃至２３中に設けられた中間メモリに記憶
される。この記憶には、クロックＣＫＢと同じ信号Ｏ８
Ｎが関与する。これと　　′同時に、書込カウンタ２６
はクロック信号後半（ＣＫＢ＝０）において、カウンタ
の状態に応じて集積回路２０乃至２３中の他のレジスタ
をアドレスし、これに新しい指令語を書込む。この関係
は、第３図の第７行目にも図示されている。両カウンタ
２６゜２７は、同期して動作する。即ち、これらのカウ
ンタ２６．２７は、常時クロックパルスを供給されるが
、後述のようなリリーズ信号が各人力ＣＥＮに現われた
時にだけカウント動作が進行する。
カウンタ２６．２７は、ＲＥＳＥＴ入力をも具備し、こ
のＲＥＳＥＴ入力によりこれらカウンタをクリアするこ
とができる。
上記の動作を行なわせるため、両カウンタ２６゜２７の
各出力１０Ａ、１０８．ＩＯＣ及びＩＯＤを第１図に示
すようにまとめ、バッファメモリ装置を構成する集積回
路２０乃至２３のアドレス入力ＡＯ乃至Ａ３に接続する
。各人力ＯＥＮを介し、信号ＣＫＢにより両カウンタ２
Ｇ、　２７のカウント出力を切換えることができる。
両カウンタ２Ｇ、　２７は、プログラマブルな固定値メ
モリ又は読出専用メモリ（ＦＲＯＭ）２８の入力Ａ１乃
至Ａ９に個々に接続するカウント出力Ｑ＾乃至Ｑｏをも
具備する。この読出専用メモリ２８はモニター回路とし
て作用し、モジュロ１６の原理に従って両カウンタ２Ｂ
、　２７０カウンタ状態を評価することができる。書込
カウンタ２６のカウンタ状態、例えばカウント記録が読
取カウンタ２７のカウンタ状態以下である場合には、Ｐ
ＲＯＭ２８は、データ処理装置の主メモリと連携するメ
モリプロセッサ（第１図には図示せず。）に信号ＰＵＶ
ＯＬを供給する。この信号は、論理状態１なら、バッフ
７メモリ装置が完全に充填状態であることを示す。
ＰＲＯＭ２８はまた、信号ＦＲＥＩＧをも形成すること
ができ、この信号は、指令の完遂に必要な最少指令ｌ　
ｆｉがバッファメモリ装置に収納されていることを主メ
モリに知らせる。ＰＲＯＭ２Ｂの入力Ａ９には、この必
要最少指令語量を２つの異なる１１ＴＩに調定すること
ができる信号ＩＦＬＯ’Ｋをメモリプロセッサから供給
することかできる。
ＰＲＯＭ２８のブＯグラミングについては、第５図を参
照してさらに詳しくｔｒｉホする。
第２図には、本発明の応用に関与するデータ処理装置の
関連部分または関連作用ユニットを相互接続関係と共に
示した。第１図図示の回路を第２図で一括して参照番号
３０で示してあり、出力バス２４を介してデータ処理装
置の主メモリ３１に接続している。主メモリ３１が指令
メモリをも含む場合もある。主メモリ３１には、信号路
３０′を介してこれと公知の態様で交信するメモリブＤ
　ｔ＝ッサ３２を連携させる。メモリプロセッサ３２は
、モニター回路としてのＦＲＯＭ２８から上述の信ＭＰ
ＵＶＯＬをＩＩる。メモリプロセッサ３２は、信号ＩＦ
ＬＯＣ及びクリア信号ＣＬと共に、書込リリーズ信号Ｗ
ＲＥＮを書込カウンタ２６に送る。
バッフ７メモリ装賀２０乃至２３から読取られる指令語
は指令デコーダ３３に達し、マイクロプログラム３４に
よって解読され、マイクロプログラム３４は、その出力
から公知の態様で制ｍａｔを提供する。マイクロプログ
ラム３４は、信号線３５を介してメモリプロセッサ３２
と交信すると共に、読取カウンタ２７に読取リリーズ信
号ＲＤＥＮを供給する。即ち、バッファメモリ装置２０
乃至２３からの読取は、マイクロプログラム３４の制御
下に行なわれ、バッファメモリ装置２０乃至２３への書
込は、マイクロブグラム３４に従い、メモリプロセッサ
３２によって制御される。
マイクロプログラム３４は、その推移に従って、信号路
３６を介して第２図に機能ユニット３７として示した演
口回路及びレジスタ群を制＠する。マイクロプログラム
３４の動作に応じて、このユニット３７は、アドレス・
バス３８及びアドレスレジスタ３９を介して主メモリ３
１をアドレスし、ここでは重要ではないその他のデータ
処理を行なわせることができる。
以上データ処理装置への第１図図示回路の組込を第２図
を参照して説明したが、次に第３図及び第４図を参照し
て、データ処理装置の関連動作態様を２つの異なる場合
について説明する。このため、第３図及び第４図には、
データ処理装置内の、特に第１図図示回路における信号
変化を示した。
第３図には、信号変化に従ってバッフ７メモリｉ　１２
０７’Ｊ￥２３及び連携のカウンタ２Ｂ、　２７及びモ
ニター回路（ＰＲＯＭ）２８の動作を経時的に詳細に図
解した。ただし、主メモリ３１は、簡単なオーバーラツ
プ・モードで動作するものと仮定する。第３図に示す信
号変化は、ジャンプ指令の実行後のバッファ動作開始に
該当する。時間好適は、クロック信号ＣＫＢの周期に対
応する単位ステップ１〜１２に分割してあり、このクロ
ック信号ＣＫＢの発生は公知であるから図面には示さな
い。
バッファ動作を開始させるためには、書込カウンタ２６
及び読取カウンタ２７をクリアして初期状態としなけれ
ばならない。これは、ステップ１においてカウンタ２６
．２７のリセット入力に供給されるクリア信号ＣＬの論
理状態１によって行なわれる。
この信号を第３図ではＣに示した。この信号ＣＬは、メ
モリプロセッサ３２において形成され、この信号の発生
と同時に、信号路３０−を介してメモリプロセッサ３２
による主メモリ３１中の最初の指令語に対するアクセス
も行なわれる。このアクセスは、第３図のＢに相当し、
ステップ２で始まる。アクセスはステップ２及び３に亘
って進行し、最初のアクセスを図では参照番号Ｏで示し
た。ステップ３及び４において、２番目の指令語に対す
るオーバーラツプ・アクセスが続き、ステップ４及び５
において３番目の指令語に対するアクセスが行なわれる
。順次オーバラップするこのアクセス動作は、ステップ
８まで続き、このステップ８で６個の指令ｐ　Ｑ乃至５
に対する一連のアクセスが終了する。
指令語０に対するアクセスの結果、ステップ３において
この指令語が主メモリ３１から読出される。
メモリプロセッサ３２がこの動作をモニターし、その結
果、メモリプロセッサ３２は、第３図のＤに対応しステ
ップ３の中間点で始まる信号Ｗ　ＲＥ　Ｎを発生する。
この信号ＷＲＥＮは、ステップ３の終了時において第３
図中へに示すクロック信号ＣＫＢの立上がりエツジで書
込カウンタ２６を１カウントだけ進める。カウンタ状態
Ｏからカウンタ状態１へのこの移行を第３図Ｅに示した
。この移行に伴い１番目の指令語がバッファメモリ装置
２０乃至２３の行Ｏに書込まれる。同様に、ステップ４
の終了時に２番目の指令語１がバッフ７メモリ装置２０
乃至２３行の行１に、３番目の指令語がステップ５の終
了時に行２にそれぞれ書込まれる。Ｒ債に、ステップ８
の終了時に６番目の指令語がバッファメモリ装置２０乃
至２３の行５に書込まれる。この動作を第３図Ｉに示し
た。
第３図のＨは、ステップ３の終了時に発生し、第２図に
示したように指令デコーダ３３を作動させる信号Ｆ［≧
ＥＩＧである。読取カウンタ２７はいぜんとしてカウン
タ状９０のままであるから、バッファメモリ装置２０乃
至２３の行Ｏに記憶されている１番目の指令語がデコー
ドされる。これを第３図Ｇで示した。デコーディングは
ステップ４に行なわれるが、第３図にのＤＯは、指令語
Ｏのデコーディングを意味する。これと同時に、マイク
ロプログラム３４から読取カウンタ２７に信号ＲＤＥＮ
が送られ、これにより読取カウンタ２７は、ステップ４
の終了時にカウントＯからカウント１に切換わる。第３
図のしは、デコードされた指令語によって起動されるマ
イクロ・アクセスである。次いで、マイクロプログラム
３４は、第３図Ｍに示すように指令の実行を達成する。
従って、例えば、デコードされた指令語Ｄｏがマイクロ
プログラムの行２００へのマイクロ・アクセスを生じさ
せると、ステップ６において実行ＥＸＯＯが行なわれる
。ここでマイクロプログラム３４が再び信号ＲＤＥＮを
発し、これにより読取カウンタ２７のカウンタ状態はス
テップ６の終了時に１から２に進む。指令語Ｄｏのあと
、主メモリ３１からのオペランド・アクセスは全く行な
われないから、ステップ６においてバッファメモリ装置
２０乃〒２３の行１から指令１、　−即ち、２番目の指
令のデコーディングが行なわれる。第３図には、この第
２の指令語のデコーディングをＫに示した。第２の指令
が２個の語を含み、２番目の語が主メモリ３１からのオ
ペランド・アクセスのためのアドレスならば、この第２
の指令はステップ７においてマイクロ・アクセス７１０
時に認識され、指令の２番目の語がバッフ７メモリ装置
２０乃至２３の２行目からアドレスレジスタ３０に書込
まれる。これと同時に、もう１つの信号ＲＤＥＮが発生
し、ステップ７の終了時に読取カウンタ２７が第２のカ
ウントから第３のカウントに進む。
図示しないが、オペランド・アクセスの結果、もはや開
始すべき指令アクセスはないということがメモリプロセ
ッサ３２に報知される。
オペランド・アクセスに際しては、主メモリ３１をアド
レスしなければならない。このアドレス動作は、ステッ
プ８において行なわれるが、第３図には特に示さなかっ
た。これに続くオペランド・アクセスは、第３図Ｂに示
すようにステップ９及び１０において行なわれる。この
場合、ステップ１１において再び上述のようにバッファ
メモリ装Ｍ２０乃至２３に指令語が書込まれる。第３図
全体から明らかなように、オペランド・アクセスの前後
にそれ゛ぞれ２個の指令語がバッファメモリｌｌ］ｊ２
０乃至２３に用意される。
第４図は第３図と同様の図であるが、ここではオペラン
ド・アクセスなしで遂行しなければならない時開のかか
る指令の実行について図示した。
例えば、乗算の場合がそれである。この進行の間、読取
カウンタ２７は、第４図Ｅ及びＦに示すように不変であ
るが、書込カウンタ２６は、第４図Ｇ及びＤに示すよう
に新しい指令語が書込まれるごとにカウントが進む。そ
の他の経過は、第３図に関連して説明したのと同様であ
る。
バッファメモリ装置２０乃至２３が例えばステップ５の
ようにいっばいになると、この時点でモニター回路（Ｆ
ＲＯＭ）２８から第４図）」に示すように信ＱＰＬＩＶ
ＯＬが出力される。主メモリ３１からバッファメモリ装
置２０乃至２３へさらに指令語の読出しを続けようとす
れば、バッファメモリ装置２０乃至２３があふれ状態と
なる。従って、このような読出しはメモリプロセッサ３
２への信号ＰＵＶＯＬによって阻止され、第１７指令語
及び第１８指令語へのアクセスが停止される。ステップ
５及び６の終了時に指令語がバッフ７メモリ装置２０乃
至２３の行１及び２に書込まれ、ステップ６の終了時に
書込カウンタ２６は最後のカウントを行ない、バツファ
メモリ装置２０乃至２３の行３を指示する。この動作は
第３図のＣ及びＤに示しである。
図から明らかなように、読取カウンタ２７の内容と書込
カウンタ２６の内容との差が１．２または３となった時
に、モニター回路（ＰＲＯＭ＞２８から信号ＰＵＶＯＬ
が出力される。信号ＰＵＶＯＬの長さは、これらの状態
のそれぞれの長さに対応する。
第５図には、以上に述べたような回路動作を得るために
モニター回路（ＰＲＯＭ）２８をいかにプログラムすべ
きかを表の形で示した。モジュロ１６の書込カウンタ２
６または読取カウンタ２７が１６通りの異なる動作をす
るには、２５６通りのメモリ状態が必要であるから、２
つの異なる値を取る信号ＩＦ　ＬＯＧに対してＰＲＯＭ
２８は、合計５１２通りのメモリ状態を持たねばならな
い。書込カウンタ２６または読取カウンタ２７の１６通
りの動作のうち、第５図には４通りだけを示したが、メ
モリ内容の構造は規則的であるから、動作５〜１６を正
確に図示する必要はないだろう。
第５図の表では、信号ＩＦＬＯＣの２つの異なる値につ
いてＰＲＯＭ２８の入力信号及び出力信号をそれぞれ示
しである。入力信号は信号ＩＦＬＯＣ、書込カウンタ２
６のカウント出力Ｑ＾乃至Ｑ。
及び読取カウンタ２７のカウント出力Ｑへ乃至ＱＤによ
って形成される。出力信号は、上述の信号ＰＵＶＯＬ及
びＦＲＥＩＧである。
すでに述べたように、信号ＩＦＬＯＣはメモリプロセッ
サ３２から出力され、この信号は、指令が実行可能であ
るためにバッフ７メモリ装買２０乃〒２３中に存在しな
ければならない２つの責なる必要最少指令語量を表わす
ことができる。第５図の表の左側部分は、信号Ｉ　ＦＬ
ＯＧが論理状態Ｏである場合に該当し、右側部分は、信
号ＩＦＬＯＣが論理状態１である場合に該当する。
第５図の左側部分から明らかなように、論理状態１の信
号ＰＵＶＯＬが出力されるのは、読取カウンタ２７の内
容が書込カウンタ２６の内容よりも１゜２または３アド
レスだけ大きい場合である。読取カウンタ２７及び書込
カウンタ２６の内容が等しいとき、信号ＦＲＥＩＧは、
論理状態Ｏを取る。信号ＦＲＥＩＧは、その他の場合に
は常に論理状態１を取る。指令語の実行のリリーズ（信
号ＦＲＥＩＧの論理状態１）は、少なくとも１つの指令
語がバッファメモリ装置２０乃至２３中に存在するとき
には、信号ＩＦＬＯＣの論理状態Ｏに対しても生じる。
第５図の右側部分は、少なくとも２つの指令語がバッフ
ァメモリ装置２０乃至２３中に存在するときに信号ＩＦ
ＬＯＣが論理状態１を取る場合に該当する。この場合、
読取カウンタ２７の内容が書込カウンタ２６の内容より
も１，２または３アドレスだけ大きければ信号ＰＵＶＯ
Ｌも論理状態１を取る。
書込カウンタ２６の内容が読取カウンタ２７の内容より
も１アドレスだけ大きい場合及び等しい場合、信号ＦＲ
ＥＩＧは論理状態０を取る。その他の場合、信号Ｆ　Ｒ
Ｅ　Ｉ　Ｇは常に論理状態１を取る。即ち、少なくとも
２つの指令語がバッファメモリ装置２０乃至２３中に存
在する場合、指令実行がリリーズされる。。
【図面の簡単な説明】
第１図は、１６ビツト長の指令語を対♀とする本発明の
実施例を示す構成図、第２図はデータ処理装置への本発
明回路の組込みを示すブロックダイヤグラム、第３図は
ジャンプ指令実行侵に中間記憶を開始する信号の経時変
化を示す信号図、第４図はオペランド・アクセスなしに
指令を実行する際の信号の経時変化を示す信号図、第５
図はカウント動作中に行なわれるモニター回路からのモ
ニター信号出力を２つの異なる場合について示す表であ
る。

Claims (4)

    【特許請求の範囲】
  1. （１）すでに読出された指令語の実行と同時に指令語を
    読出すことを可能にする中間メモリ装置を含み、データ
    処理装置の指令メモリから読出され指令実行中に処理さ
    れる指令語を中間記憶する回路であって、中間メモリ装
    置として、同期的にクロック制御されて周期動作する書
    込カウンタ２６及び周期動作する読取カウンタ２７によ
    り書込み及び読取りのためアドレスされる１又は２以上
    のバッファ・メモリ装置２０乃至２３を設けたことと、
    書込カウンタ２６及び読取カウンタ２７がモニター回路
    に対してそれぞれ出力信号を供給し、モニター回路とし
    て、バッファ・メモリ装置２０乃至２３中に所定の最少
    指令語量が存在する場合に、読出された指令語のデコー
    ディングをリリーズするリリーズ信号ＦＲＥＩＧを出力
    するプログラム可能な固定値メモリ２８を設けたことと
    、書込カウンタ２６及び読取カウンタ２７の内容差が所
    定アドレス数に達すると、モニター回路２８がメモリプ
    ロセッサ３２に対してバッファ・メモリ装置２０乃至２
    ３がいっぱいであることを表わす信号ＰＵＶＯＬを供給
    することにより、書込カウンタ２６による読取カウンタ
    ２７の追越しを防止することを特徴とする指令語中間記
    憶回路。
  2. （２）書込カウンタ２６及び読取カウンタ２７が周期的
    にクロック制御されることを特徴とする特許請求の範囲
    第（１）項に記載の指令語中間記憶回路。
  3. （３）モニター回路として、バッファ・メモリ装置２０
    乃至２３中において指令メモリ３１に接続するメモリプ
    ロセッサ３２からの信号ＩＦＬＯＣによって異なる値に
    調定自在の最少指令語量が存在するとき、読出された指
    令語のデコーディングをリリーズするリリーズ信号ＦＲ
    ＥＩＧを指令メモリ３１に対し出力するプログラム可能
    な固定値メモリ２８を設けたことを特徴とする特許請求
    の範囲第（１）項又は第（２）項に記載の指令語中間記
    憶回路。
  4. （４）書込カウンタ２６及び読取カウンタ２７の内容差
    が所定の大きさにあるときにだけリリーズ信号ＦＲＥＩ
    Ｇを出力するように固定値メモリ２８をプログラムして
    あることを特徴とする特許請求の範囲第（３）項に記載
    の指令語中間記憶回路。
JP63011803A 1983-02-18 1988-01-21 指令語中間記憶回路 Pending JPS63303431A (ja)

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