JPS5985546A - デ−タ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　　発ゆｊの技術分野 本発明はデータバス上のデータを短時間に能率良く主記
憶装置に転送できるように制御するデータ転送制御方式
に関する。

（２）従来技術と問題点 従来、データ転送のｍｕｍを行うとき命令記憶装置（Ｒ
ＯＭ）に書かれているアドレス盾報がインストラクショ
ンレジスタに読出され、アドレス演算回路において演算
されデータ格納用記憶装置（ＲＡりのアドレスを定める
。例えば、第１図に示す従来装置の猶成例では、マイク
ロ命令格納用ＲＯＭとしてのＩＲＭから読出されたアド
レスＷ＊が一旦インストラクションレジスタＩＳＨに格
納され、次にアドレス演算回路ＡＡＵにおいてデータ格
納用記憶装置ＲＡＭのアドレスが決定される。制御回路
ＣＴＬをＩｎの１つとする処理プロセッサは次にデータ
バスＤＢＳ上のデータ′をデータ格納用ｄピｊ装置ＲＡ
Ｍの所定のアドレス、すなわち、アドレス演算回路ＡＡ
Ｕで定められるアドレスに誓込む。更に次のタイミング
でマイクロ命令格納用ＲＯＭとしてのＩＢＭを耽出し、
命令解読回路ＩＤＯを経て演算命令の与えられた演算論
理回路ＡＬＵにおいて演鼻処塊などを行なうためデータ
レジスタＤＲＧを介してデータをＳ＝送する。このとき
処理プロセンサのマシンサイクルをＴｃｙとすると下式
で示す値で制限される。即ち Ｔｃｙ　＝　Ｔａｄ　＋　Ｔａｃ　＋Ｔａ５ｔの値が第
２図に示すように必要となる。たソＬ　Ｔａｄ　ハアド
レス演算回路における演算遅延時間、ＴａｃはＲＡＭの
アクセス時間、Ｔａ５ｔ　はＲＡＭのセットアツプ時間
である◇そのため１、従来のデータ転送制御方式におい
ては、１回の命令読出しによる実行時間としてのマシン
サイクルＴｃｙは前述の式より短節でき、ないという欠
点があった。

（３）発明の目的 本発明の目的は前述の欠点を改譬し、より短時間に効率
良くデータ転送のできるようにｌＬｉ１ｌ　１ｆ１１す
るデ〜り転送制御方式を提供することにある。

（４）発明の構成 前述の目的を達成するための本発明の構成は、命令記憶
装置に構成されているマイクロ命令を＠算回路で解読し
、主記憶装置の前記解読したアドレスへのデータ転送を
制御する方式において、インストラクションレジスタを
２段構成とし、第１段インストラクションレジスタはｇ
Ｊ紀マイクロ命令を演Ｊ！Ｅ回路に入力させるとき使用
し、第２段インストラクションレジスタは前記礪算回路
出力によりデータ転送を制御するとき便用することであ
る。

（５）発明の実施例 第３図は本発明の一実施例を示す構成図であって、第１
図と同一符号は同様のものを示す。第３図においてｌ５
Ｒ１、ｌ５Ｒ２はそれぞれインストラクションレジスタ
を示し、一方のインストラクションレジスタｒｓａ１　
　は第１図と同じ位置に、他方のインストラクションレ
ジスタＩ　ＳＲ２はインストラクションレジスタエＳＲ
１の出力側にアドレス演算回路ＡＡＵと並タリして接続
される。処理プロセッサの第１サイクルにおいてマイク
ロ命令格納用ＲＯＭとしてのＩＲＭから続出したアドレ
スをアドレス演Ｘ回ＭＡＡ［Ｊにおいて演算し、データ
蓄積用ＲＡＭのアドレスを決定し、アドレスレジスタＡ
ＤＨに格納しておく。処理プロセッサの第２サイクルに
おいては他方のインストラクションレジスタｌ５Ｒ２に
、一方のインストラクションレジスタｌ１ＳＲ１のアド
レスデータを除く他の命令データ等が入力され制御回路
ＯＴＬが処理動作を開始する。そのため命令解読回路Ｉ
ＤＣが解読したインストラクションレジスタＩＥ３Ｒｊ
の命令データにより、データレジスタＤＲＧを介してデ
ータＲＡＭ内のデータ転送を受は演算論坤回路ＡＬＵが
演算動作する。そして前記アドレスレジスタＡＤＨのア
ドレスによりデータＲＡＭをアクセスし、データバス上
のデータが新たに取り込まれる。なお、一方のインスト
ラクションレジスタｌ５Ｒ１には命令格納ＲＡＭとして
のＩＢＭから新たな命令データが読込まれ、その内のア
ドレス情報はアドレス演算回路ＡＡＵにおいて解読され
アドレスレジスタアクセスするための第２図に対応する
サイクルタイムＴｃｙはＭ４図に示すように Ｔｃｙ　＝　Ｔａｏ　＋Ｔａ５ｔ となり、第２図におけるＴａｄは１サイクルタイム前に
現われているからここでは零となる。

そのため本発明におけるサイクルタイムＴｏｙは従前と
比較し短周期の値となる。

（６）発明の効果 このようにして本発明によるとデータ格納記憶装置の書
込みアドレスを、アクセス動作以前のサイクルタイムに
おいて決定しておくため、サイクルタイムとしてアドレ
ス演算回路の動作時間が零となったことに相尚する。

したがってサイクルタイムを何回も繰返す゛眞報死埋装
置においては短周期のサイクルタイムを繰返すため、動
作開始から長子までの時ＩＭｊが９４４できスループッ
トが向上できる。

【図面の簡単な説明】 第１図は従来のデヘタ松送の山ｕ岬を説明する６図は本
発明の一実施例の構成を示す図、第４図は第６図の動作
タイムチャートを示す。 ＩＲＭ・・・命令り己憶装置 ＩＳＲ，ｌ５Ｒ１、ｌ５Ｒ２・・・インストラクション
レジスタＡＡＵ・・・アドレス＠算回路 ＲＡＭ・・・デ〜り用記憶装置 ＣＴＬ・・・制御装置 ＡＬＵ・・・論理演算回路 ＤＲＧ・・・データレジスタ ＡＤＪ’ｌ・・・アドレスデータのレジスタＴｃｙ・・
・マシンサイクル 特許出願人　富士通株式会社 代理人弁城土鈴木栄祐

Claims (1)

1. 【特許請求の範囲】 命令記憶装置に格納されているマイクロ命令を演算回路
   で解読し、主記憶装置の前記解読したアドレスへのデー
   タ転送を制御する方式において、インストラクションレ
   ジスタを２段構成とし、第１段インストラクションレジ
   スタは前せ 紀マイクロ命令を演算回路に入力されるとき使用し、第
   ２段インストラクションレジスタは前記Ｍ算回路出力に
   よりデータ転送を制御するとき使用することを特徴とす
   るデータ転送制御方式。