JPH0477349B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ駆動型の演算処理装置におい
て、数列データを連続的に生成する処理を制御す
るジエネレータ回路に関するものである。

データ駆動型演算装置はデータの到着に同期し
て処理が開始される方式であり、データフロー型
と呼ばれることがある。従来のコンピユータはプ
ログラムカウンタによつて示されたプログラムメ
モリの内容を演算命令として解釈し、クロツクに
同期してプログラムカウンタを進めることで処理
が進む。一方、データ駆動型では、演算するデー
タはそのデータを他のデータと識別するためのデ
ータ名との組データを単位として処理が行われ、
演算回路は組データを入力するとそのデータ名を
参照して、あらかじめそのデータ名に対して設定
された処理を実行し、結果のデータに新しいデー
タ名をつけて出力する。なお、この出力データの
データ名についてもあらかじめ入力データ名に対
して設定されている。たとえば、ｘとｙとの加算
を行う場合を例にとれば、従来のコンピユータで
は、 １ メモリからデータｘをレジスタ１にロード ２ メモリからデータｙをレジスタ２にロード ３ レジスタ１とレジスタ２を加算し結果をレジ
スタ１に格納 ４ レジスタ１をメモリにセーブ のように処理が進められる。

一方データ駆動型では、データｘのデータ名が
例えば２ビツトで表現されているとして01、デー
タｙのそれが11であつたとして、組データは
［01，ｘ］と［11，ｙ］のように表現され、実際
にこの信号形式で演算装置内で処理される。演算
回路にはあらかじめデータ名01とデータ名11とは
互いに演算するデータ同士でありそれらを加算せ
よという情報があらかじめセツトされる。このセ
ツトの簡単な方法の一例は、データ名をアドレス
とするテーブルを用意すればよい。上記の例題で
はたとえば、テーブルの最初の第１フイールドは
結果データのデータ名であり、入力したデータ名
は読みだしたデータ名に置き換えられ、さらに第
２フイールドは命令を書いておくことにすればよ
く、 アドレス01番地 内容「00、加算」 アドレス11番地 内容「00、加算」 となる。データ名01および11で入力した組データ
は、読みだし結果から、演算結果が出力されると
きのデータ名が00であり、演算命令は加算である
ことがわかる。単項演算は１つのデータで処理が
すぐに開始できるが、２項演算では待ち合わせの
機構が付加される。例題ではｘとｙのうちで先に
到着した方が後を待つようにし、２つのデータが
揃つたときに演算が開始される。これは、データ
名をアドレスとしてデータを一時的に格納するよ
うな機構で容易に実現でき、例えばアドレス00に
先に到着したデータの値を書き込めば、後で到着
したデータはそれを読み出せばよい。実際にはｘ
やｙが数列の場合もあり、テーブルから読みだし
た出力データ名が00だけであるとx1とy1でなく
x1とx2とを加算したりしないように、２項演算
の２データのうちどちら側のデータかを示すビツ
トを付加したり、x1x2などｘ側だけが先に到着
することを考慮してデータの格納についてFIFO
を用いることもある。また、命令にも様々なオプ
シヨンパラメータをつけることも行われる。

データ駆動型の演算装置はプログラムカウンタ
のような時刻による制御ではなく、データ間の依
存関係によつて処理が進むので、自然な並列処理
ができることや、複数演算回路を用いる場合で
も、中央制御する機構が不要であることから、並
列処理装置を構成しやすい。

情報処理装置の演算処理における基本的な処理
の一つに等差数列データの生成がある。例えばメ
モリに格納された内容を順に読み出す場合のアド
レス値生成、関数Ｆ（ｘ）の離散的なサンプル値
の計算における離散的変数値Ｘの生成等がある。

従来データ駆動型の演算処理装置では、加減
算、大小比較の条件判定、等の基本演算処理を行
う処理モジエールが用意されているだけであり、
等差数列データの生成はプログラムによりソフト
ウエア的に対処していた。

例えばデータ名がａとｃの２組の組データを用
意し、ａのデータ値を等差数列となるように順次
生成する場合を考えると、ｃのデータ値で初期値
を零にして、順次インクリメントしながら、最終
カウント値に達したかを判定し、前記インクリメ
ント処理に同期して、ａのデータ値を項差値だけ
増分する処理を行えばよい。このとき、ｃという
直接には使わないループ制御のための組データが
必要である。したがつて、この組データの処理分
だけ演算時間が必要となる。さらに問題なのはイ
ンクリメント処理のためのデータが演算回路に入
力してから出力されるまでに遅延時間があり、数
列データ生成速度がこのループ処理の速度で制限
されてしまうため、演算回路の能力には余裕があ
るのにデータが供給できない事態が生じてくるの
である。このように、従来の方法では、必要な等
差数列データの他に、直接必要としないデータ生
成数の計数データを陽にプログラムに記述しなけ
れならないという欠点や、加算処理と大小比較処
理が個別に処理されるので演算時間が長くなると
いう欠点があつた。

本発明の目的はデータ駆動型の演算処理装置に
おいて、等差数列データの生成を高速かつ簡便に
処理することを可能にすることにある。

本発明によれば、データを識別するためのデー
タ名と、データ値とからなる入力組データを入力
し演算するデータ駆動型の演算処理装置内で、等
差数列データを生成するジエネレータ回路におい
て、 前記入力組データと前記入力組データが入力さ
れることを示すフラグを入力し、各データ名毎に
予め設定された選択信号、単位増分値、周期値、
終了値からなるパラメータ値のうち前記データ名
に対応するパラメータ値を出力するテーブル部
と、前記パラメータ値と前記入力データ値とから
等差数列データを生成し出力するデータ生成部
と、前記等差数列データに対応して前記パラメー
タ値と前記入力データ名とから周期的な順回数列
をデータ名として生成し出力するデータ名生成部
と前記フラグを入力して前記データ及びデータ名
の生成を開始する制御と、並びに前記等差数列デ
ータと前記順回数列データとの生成組データの生
成数と前記パラメータ値との比較により生成終了
の判定・制御と、前記生成組データが有効データ
であることを示す有効フラグの出力と、を行う制
御部と、を備えたことを特徴とするジエネレータ
回路、を得ることができる。

以下、本発明の構成を図面を用いて詳細に説明
する。

第１図は本発明の構成を示すブロツク図であ
る。入力信号線１０００によりデータ名とデータ
値との入力組データが入力される。入力データ名
は信号線１００２によつてテーブル部１００とデ
ータ名生成部１０２へ入力され、入力データ値は
信号線１００１によつてデータ生成部１０１に入
力される。テーブル部１００には各データ名に対
して設定したパラメータ値が格納されており、信
号線１００２から入力したデータ名に対するパラ
メータ値が信号線１００３，１００４，１００５
に出力される。信号線１００３のパラメータ値は
データ生成部１０１に入力されて生成される等差
数列を決定する。

信号線１００４のパラメータ値はデータ名生成
部１０２に入力されて、生成される順回数列を決
定する。

信号線１００５のパラメータ値は制御部１０３
に入力されて出力データの生成数を決定する。信
号線１０１１は入力組データが入力されることを
示すフラグであり、制御部１０３では前記フラグ
から生成開始の制御信号を信号線１００６によつ
てデータ生成部１０１とデータ名生成部１０２に
出力する。また制御部１０３は生成が終了するま
で信号線１０１２に生成データの有効フラグを出
力する。

信号線１００８にはデータ生成部１０１から等
差数列データが、信号線１００９にはデータ名生
成部から順回数列のデータ名が出力され、信号線
１０１０により生成組データとして外部へ出力さ
れる。

以下本発明の構成について説明したが、以下に
具体的実施例により詳細に説明する。

第２図は本発明を構成するテーブル部の一つの
具体的実施例を示すブロツク図である。テーブル
部１００はメモリ２００によつて構成することが
できる。信号線１００２からのデータ名信号はメ
モリ２００へのアドレス信号となり、メモリ内容
をパラメータ値として信号線１００３，１００
４，１００５に出力する。メモリには生成する等
差数列、順回数列、生成数等に関する必要なパラ
メータをあらかじめ設定しておかなければならな
いが、メモリ２００のような読出専用メモリの場
合、可能なすべての生成パタンを格納しなければ
ならず、大きなアドレス空間を持つ大容量メモリ
が必要であつたり、信号線１００２の本数が太く
なるという短所がある。

第３図はテーブル部の他の実施例を示すブロツ
ク図である。メモリ２０１は書込可能メモリであ
つて、信号線２０００は入力データ信号、信号線
２００１は書込信号である。第３図の実施例では
外部からメモリ２０１の内容を設定することがで
きるので、一連の処理に必要なデータ名に対応す
るパラメータ値だけを格納すればよく、小容量の
メモリで実現することができる。

第４図は本発明を構成するデータ生成部１０１
の一つの具体的実施例を示すブロツク図である。
以下動作を説明する。入力組データ中のデータ値
は信号線１００１によつてマルチプレクサ２１４
に入力されている。信号線１００３から入力され
るパラメータ値は、信号線２０１５によるマルチ
プレクサへの選択信号DSと信号線２０１４によ
る加算器の単位増分値DLからなつている。マル
チプレクサ２１４は前記選択信号DSが「DS＝
１」のときには信号線１００１側、「DS＝０」の
ときには零データの信号線２０１６側を選択して
信号線２０１７に出力する。

マルチプレクサ２１０は信号線１００６からの
制御信号によつて、データ生成の開始時にだけ信
号線２０１０側から零データを選択し、以降は信
号線２０１３側を選択して信号線２０１１に出力
する。加算器２１１は信号線２０１４からの単位
増分値DLを信号線２０１１からの入力値に加算
し、ラツチ２１２へ信号線２０１２で出力する。
ラツチ２１２はクロツクに同期して信号線２０１
２の値を保持し信号線２０１３に出力する。従つ
て信号線２０１３にはクロツクに同期した増分値
DLの等差数列が得られる。加算器２１３は信号
線２０１７からの値をバイアス値として信号線２
０１３からの初項零の等差数列データとの加算を
行い、信号線１００８に出力する。この例では入
力データ値をDIとすると、ｋ（ｋ１）番目の出
力データ値D0は次式で表現される。

D0＝DI×DS＋（ｋ−１）×DL 第５図にデータ名の順回数列を生成するデータ
名生成部１０２の一つの具体的実施例を示すブロ
ツク図である。

信号線１００６の制御信号によりカウンタ２２
０は初期値零にクリアされる。カウンタ２２０は
クロツク同期でカウントアツプを行い、その出力
は信号線２０２０により比較器２２１と加算器２
２２に入力される。比較器２２１では信号線１０
０４からパラメータ値としてDCを入力し、信号
線２０２０のカウント値が前記DCと一致したな
らば、カウンタ２２０を零にクリアする。このよ
うな動作によつて信号線２０２０には初項零で周
期（DC＋１）の順回数列が得られる。加算器２
２２は信号線１００２からの入力データ名と前記
生成順回数列２０２０とを加算して、出力データ
名として信号線１００９に出力する。この場合入
力データ名をNIとすれば、ｋ（ｋ≧１）番目の出
力データ名NOは次式で表現される。

NO＝NI＋MOD（Ｋ，DC） （ただしMOD（Ａ，Ｂ）はモジユラス関数で、
整数Ａを整数Ｂで割算したときの剰余を示す。） 第６図は本発明の制御部１０３の一つの具体的
実施例を示すブロツク図である。信号線１０１１
により本発明ジエネレータ回路に前記組データが
入力されたことを示すフラグが入力されると、カ
ウンタ２３０を零クリアすると共に、信号線１０
０６から生成開始を制御する制御信号が出力され
る。カウンタ２３０の出力は信号線２０３０によ
つて比較器２３１へ入力され、信号線１００５か
らのパラメータ値と比較される。比較器２３１は
前記信号線２０３０のカウント値をｋ、信号線１
００５のパラメータ値をDEとしてｋDEの期間
だけ生成データの有効フラグを信号線１０１２に
出力する。

以上本発明の具体的実施例について詳細に説明
した。本発明によれば１つのジエネレータ回路に
データ生成の起動を行うデータを入力するだけ
で、等差数列データをクロツクに同期して高速か
つ連続的に生成することができる。また本発明に
よれば出力するデータ名を順回数列で出力すると
いう特徴が利用できる。例えば偶数番目のデータ
と奇数番目のデータとの振り分けなどをデータ生
成と同時に行うことが可能となる。従つて複素数
データの実数部と虚数部が交互に外部メモリに格
納されている場合等に、読み出しアドレスデータ
のデータ名を実数部のデータ名と虚数部のデータ
名とに振り分けて生成することができ、処理プグ
ラムが簡単化されると共に、振り分け処理を同時
に行う分だけ処理が高速化されるという効果があ
る。

【図面の簡単な説明】

第１図は本発明ジエネレータ回路の構成を示す
ブロツク図である。第２図はテーブル部１００の
第１の実施例を示すブロツク図、第３図はテーブ
ル部１００の第２の実施例を示すブロツク図であ
る。第４図はデータ生成部１０１の実施例を示す
ブロツク図、第５図はデータ名生成部１０２の実
施例を示すブロツク図、第６図は制御部１０３の
実施例を示すブロツク図である。 図において、１００はテーブル部、１０１はデ
ータ生成部、１０２はデータ名生成部、１０３は
制御部、２００，２０１はメモリ、２１０，２１
４はマルチプレクサ、２１１，２１３，２２２は
加算器、２１２はラツチ、２２０，２３０はカウ
ンタ、２２１，２３１は比較器である。

Claims (1)

1. 【特許請求の範囲】 １ データを識別するためのデータ名、とデータ
   値とからなる入力組データを入力し演算するデー
   タ駆動型の演算処理装置内で、等差数列データを
   生成するジエネレータ回路において、 前記入力組データと前記入力組データが入力さ
   れることを示すフラグを入力し、各データ名毎に
   予め設定された選択信号、単位増分値、周期値、
   終了値からなるパラメータ値のうち前記データ名
   に対応するパラメータ値を出力するテーブル部
   と、前記パラメータ値と前記入力データ値とから
   等差数列データを生成し出力するデータ生成部
   と、前記等差数列データに対応して前記パラメー
   タ値と前記入力データ名とから周期的な順回数列
   をデータ名として生成し出力するデータ名生成部
   と前記フラグを入力して前記データ及びデータ名
   の生成を開始する制御と、並びに前記等差数列デ
   ータと前記順回数列データとの生成組データの生
   成数と前記パラメータ値との比較により生成終了
   の判定・制御と、前記生成組データが有効データ
   であることを示す有効フラグの出力と、を行う制
   御部と、を備えたことを特徴とするジエネレータ
   回路。