JPS59154549A - 指令語中間記憶回路 - Google Patents
指令語中間記憶回路Info
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- JPS59154549A JPS59154549A JP59020132A JP2013284A JPS59154549A JP S59154549 A JPS59154549 A JP S59154549A JP 59020132 A JP59020132 A JP 59020132A JP 2013284 A JP2013284 A JP 2013284A JP S59154549 A JPS59154549 A JP S59154549A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、すでに読出され１、二指令ムｊ１の実行と同
＋１ｉ旨こ指令Ｍ；を読出伏ことをｎＩ能にりる中間メ
しり装置を含み、データ処理装置のメ七りがら続出され
−Ｃ指令実行中に処理される指令語の中間記憶回路に係
わる。 ＞”−’Ｊ処理装置においては、指令１．ｆ；がプ［１
クレムにＪ、っ（予め定められＩこシーケンスに従っ−
で指令メしりから読出され、次いて゛その情報内容によ
って定められたア゛−タ処理が実？−１される。データ
処理装置の効率は、指令語の処理時間が指令メしりにヌ
・］りるアクセス時間Ｊ、りもグ、０い揚台（こは、１
゜としＣ指令メモリからの指令６ｎ読出し速度ににつく
決定される。１多数の指令語が読出され（オペランドど
じ−Ｃ処Ｊψされるがら、指令ｉ１１の読出しは、〕〕
０−タ処理装の動作時間の多くを占める。、ｆこて・、
デ−タ処理装置の開発において指令アクしスのスピード
アップが試みられ、その結果、大別しく２つの１５ ＞
１原理が開発されたが、それ−ぞ゛れに欠点がある３、 例え（、よ、指令中間記憶にｄ３いＣは、先行の指令を
実廁し４ｊから別の指令語を指令メモリから続出すこと
の−（さる、いわゆる＋−Ｉ Ｆ Ｏ＜先人先出）原理
が応用される。この原理は、多Φ並ｉ−１の形で利用づ
ることしく゛きる。しかし、実施］ス１へが高くつく一
方、プロセラ４ノがｒ−１＋−’ ０メ上りを迅速にｊ
′クヒス（パさ゛るにもかかわら４”、実施速１９は比
較的低い。［−Ｉｌ−Ｏメ七りは、シー）ｌ−レジスタ
と同様に、ルビ憶された情報を出力から提供りるｅｉ
’（’に、この情報を記憶域中で゛ジノ１−さけねばな
らないからである。 指令ｊ′クレスをスビー・ドアツｆ’＜３る１）う１つ
の方法は、指令メモリと指令を実行りる」ンビニ１−夕
またはゾ（］レッリどの間に、極めＣ’＋ＪＩ速なｊ′
クセスを可能にし、かつ小さいブ１．］ツクとして関連
の指令語を記憶覆ることの（゛さる中間メ−［りから成
る記憶ハイアラーキを設（プるというしのぐある。 このＪ、うな記憶ハイアラーキーに必東イ「回路技術は
そのゴ１スｌ−が極め（高く、ぞして−（れは、極め（
高速に作動し従ってそれだ（プ歯価な記憶媒体を必要と
する。 本発明の目的は、妥当な回路−ｊスｌ−’？ｍ−指令ｊ
′クレスのスピードノアツブを達成し、できるだ（」曲
中な手段Ｃ″データ処理装置の削算機又（Ｊブロセッリ
におｔ）る待機肋間を回避１−ることにある。 この目的を本発明では、頭書のような回路におい−（、
中間メ士り装置どしく、川明動作りる書込カウンタ及び
周期ｖ）作りる読取カウンタにより書込み及び読取りの
ためにアドレスされる１又は２以−Ｆのバッファメモリ
を設り、トー込カウンタ及び読取カウンタがモニター回
路にそれぞれ出力信Ｙ）庖供給し７、この信号を受りた
しニター回路が書込カウンタににる読取カウンタの）β
越しを防止りるように構成りることによって達成ηる、
。 即ら、本発明で
＋１ｉ旨こ指令Ｍ；を読出伏ことをｎＩ能にりる中間メ
しり装置を含み、データ処理装置のメ七りがら続出され
−Ｃ指令実行中に処理される指令語の中間記憶回路に係
わる。 ＞”−’Ｊ処理装置においては、指令１．ｆ；がプ［１
クレムにＪ、っ（予め定められＩこシーケンスに従っ−
で指令メしりから読出され、次いて゛その情報内容によ
って定められたア゛−タ処理が実？−１される。データ
処理装置の効率は、指令語の処理時間が指令メしりにヌ
・］りるアクセス時間Ｊ、りもグ、０い揚台（こは、１
゜としＣ指令メモリからの指令６ｎ読出し速度ににつく
決定される。１多数の指令語が読出され（オペランドど
じ−Ｃ処Ｊψされるがら、指令ｉ１１の読出しは、〕〕
０−タ処理装の動作時間の多くを占める。、ｆこて・、
デ−タ処理装置の開発において指令アクしスのスピード
アップが試みられ、その結果、大別しく２つの１５ ＞
１原理が開発されたが、それ−ぞ゛れに欠点がある３、 例え（、よ、指令中間記憶にｄ３いＣは、先行の指令を
実廁し４ｊから別の指令語を指令メモリから続出すこと
の−（さる、いわゆる＋−Ｉ Ｆ Ｏ＜先人先出）原理
が応用される。この原理は、多Φ並ｉ−１の形で利用づ
ることしく゛きる。しかし、実施］ス１へが高くつく一
方、プロセラ４ノがｒ−１＋−’ ０メ上りを迅速にｊ
′クヒス（パさ゛るにもかかわら４”、実施速１９は比
較的低い。［−Ｉｌ−Ｏメ七りは、シー）ｌ−レジスタ
と同様に、ルビ憶された情報を出力から提供りるｅｉ
’（’に、この情報を記憶域中で゛ジノ１−さけねばな
らないからである。 指令ｊ′クレスをスビー・ドアツｆ’＜３る１）う１つ
の方法は、指令メモリと指令を実行りる」ンビニ１−夕
またはゾ（］レッリどの間に、極めＣ’＋ＪＩ速なｊ′
クセスを可能にし、かつ小さいブ１．］ツクとして関連
の指令語を記憶覆ることの（゛さる中間メ−［りから成
る記憶ハイアラーキを設（プるというしのぐある。 このＪ、うな記憶ハイアラーキーに必東イ「回路技術は
そのゴ１スｌ−が極め（高く、ぞして−（れは、極め（
高速に作動し従ってそれだ（プ歯価な記憶媒体を必要と
する。 本発明の目的は、妥当な回路−ｊスｌ−’？ｍ−指令ｊ
′クレスのスピードノアツブを達成し、できるだ（」曲
中な手段Ｃ″データ処理装置の削算機又（Ｊブロセッリ
におｔ）る待機肋間を回避１−ることにある。 この目的を本発明では、頭書のような回路におい−（、
中間メ士り装置どしく、川明動作りる書込カウンタ及び
周期ｖ）作りる読取カウンタにより書込み及び読取りの
ためにアドレスされる１又は２以−Ｆのバッファメモリ
を設り、トー込カウンタ及び読取カウンタがモニター回
路にそれぞれ出力信Ｙ）庖供給し７、この信号を受りた
しニター回路が書込カウンタににる読取カウンタの）β
越しを防止りるように構成りることによって達成ηる、
。 即ら、本発明で
【よ、中間メしりどしく、ｉｉ＋４憶容
量が適当４１人きさならば多数の指令語をｉ（込むこと
のできる比較的筒中で安価なバラノン・メＬりを設【）
る３、指令語のこのＶ−１１込み及び読取り（、Ｌそれ
ぞれ、バツノアメ七り装置をアドレスするｈウンタＫＸ
Ｊ、つＣ制御１１される。従っ℃、この２つのカウン
タを書込カウンタ及び読取カウンタど呼称りることが℃
゛きる３、これらのカウンタ（よ、アドレス動作中、カ
ラン１〜ごとにモニター回路に出力仏舅を供給し、信局
を受りたしニター回路は書込カウンタが読取カウンタを
追越−りのを防１１りる１、μ）込カウンタは、指令語
の書込みのため、実（−Ｊりへき指令語、即ら、−Ｊン
ピ−１−夕またはｆ ｌ’、ｌレツリのＩ、：めに読出
づべき指令語が末だ存右づ−るハツノｊ・メしり装置の
記憶場所をアドレス（Ｊる１゜このような回路は、ｉ−
［１０メ七りと同様に＋）＋作づるが、ｒ’ ｌ ｌ−
０メ−しりよりしはるかに低１ストであり、高速Ｃ゛あ
る。、なぜなら、ｔ）込まれ１こ指令語は出力から取出
されるよ（−（Ｊバ・・ノノノ７メしり装置中をジノ１
へしなく（８Ｊ、いから−（・ある９、指令語は書込み
の直後に曲中’；Ｌ ／’ ｌ・レス動伯Ｃ゛出び呼出
りことがη・きるから、Ｆ ＋ ｌ−Ｃ’）メｌり月、
−比軸じＣ１これＪ、りはるかに安価％ （１４成（動
作かとしく速くなる。このことは、ジトンノ指令の実行
（（二とつ−（極めて手旗でｄｉ）る。 本発明の回路で゛は、指令メしりからの指令＾ｊ１読出
しと、前記メ土りに接続しＣいる一１ンビ−１−タまた
はブロレツリにＪ’５１Ｊる前記指令３＋ｉの処理とを
完全に分離りることがでさる１、従っＣ、プログラムに
よってあらがじめ定められた線形指令リイクルが例えば
ジｔ７ンゾ指令またはＡベランド・アクレスによっＣ中
断された場合には、主〕ンビｊ−タにＪ、って同期さｌ
ねばな？３ない補助二」ンピコーータを利用し−Ｃ１指
令詔の続出しを行なうことができる、。 以ドに述べる本発明回路の実施例では、それ尤れが１６
ビツ１へ長の”指令語１６個を記憶するのに僅が７個の
集積回路があれば足りる３゜ 以−ド、添（Ｊ図面を参照し−（゛本発明の詳細な説明
４る。 第１図には、バッノン７メ七り装置として、へカが指令
メモリ、例えばデータ処Ｉ！ＴＩ装置の主メしりの出力
バス２４に接続し、出ツノがデータ処理装置の主コンピ
ユータの指令入力バス２５に接続しでいる４個の８５３
６８型集積スイッチ回路２ｏ乃至２３を示した。図示実
施例の場合、集積回路２ｏ乃至２３のそれぞれは、幅が
１ビツトの１６個のレジスタから成り、従って、長さ１
６ビツ１への指令語を記憶させ−ることができる。そこ
で、集積回路２０乃１）２ζ３への人力線に参照番号Ｏ
〜１５をイ」シた１、ラッドレスされる各レジスタのノ
アドレス人力Δ０・〜・△３に（＋３【）る集積回路２
０・〜２３のアドレスに従つ（、対応の参照量シー］を
有覆る出力が作動する１゜ 読取カウンタ２７及び書込カウンタ２６は、ぞれそれの
入力ＣＫに供給されるり１１ツク信号ＣＫ ＋３ ＋（
貯応してバラツノ・メ［り装′？１の集積回路２０・−
・２３の）′ドレス線を順次起動する３゜ 読取ノＪウンタ２７は、信号ＣＫ［３の前半（ＣＫ １
３＝１）に、ぞれぞれ読取るべきレジスタをノー′トレ
スする。後半（ＣＫ Ｆ３ ＝ ０ ）におい（、読取
られたレジスタ内容が集積回路２０乃金２３中に設置）
られた中間メモリに記憶される３、この記憶には、り［
−］ツクＣＫ Ｂど同じ信号ＯＳ Ｎが関ＩｖＬＪる、
１これと同時に、書込カウンタ２６はり［］ツク伝２）
後半（ＯＫＢ＝０）において、カウンタの状態に応じ（
集積回路２０乃至２３中の他のレジスタをアドレスし、
これに新しい指令語をｐ１込む３．この関係は、第３３
図の第７行目にも図示され（いる。両カウンタ２Ｇ。 ２７は、同期して勅作りる。即ち、これらのカウンタ２
６．２７は、小時クロックパルスを１１ζ給されるが、
後述のようなリリーズ信号が各人力ＣＦＥ、 Ｎに現わ
れた時にだけカラン１〜動作が進行する。 カウンタ２Ｇ、 ２７は、ＲＩ Ｓ ［’ １入力をも
具備し、このＲＥ Ｓ ｌ二１人力によりこれら力・シ
ンタをクリｊ′りることができる。 上記の動作を行なわせるＩζめ、両カウンタ２６゜２７
の各出力＋０ 、 １０ 、 １０ 及びＩＯＤ
をＡ Ｂ Ｃ第１図に承
りようにまとめ、バッノアメしり装置を構成する集積回
路２（）乃至２３のｊ７ドレス人力△Ｏ乃榮Ａ３に接続
りる。各人力０［Ｎを介し、信号ＣＫ １１にＪ、り両
カウンタ２６．２７のカラン１〜出力を切換えることが
ｃ′きる３゜ 両１ｙウンタ２６．２７は、ゾ［」グラマプルな固定１
ｉ１’ｉメＬり又（３Ｌ読出専用メ七り（ｌ−）ＲＯＭ
）２８の人力Ａ１乃〒Δ９に個々に接続りるカラン１〜
出力ＱＡ乃〒ＯＤをム具備づる。この読出専用メ七り２
８はしニター回路どして竹田し、七ジー１［、ｉ ４６
の原理に従っ−４両カウンタ２６．２７のカウンタ状態
を；？１′価することがでさる１、回込カウンタ２６の
７Ｊウンタ状態、例えばカウント記録が読取力ｆクンタ
２７のカウンタ状態以１・である場合には、Ｐ ＲＯＭ
２１Ｎよ、デ・−タ処理装置の１：メモリと連携りる
メしリゾ［１シック（第１図には図示ぜり３．）に仇シ
ー５１） ＬＪ Ｖ Ｏｌを供給する。この信号番よ、
論理状態１ ｔ＝ら、バッノｉ・メしり装置が完全に充
填状態−くあるＪどを示り、１Ｐ１で０Ｍ２８はまた、
信号１−Ｒ［二Ｉ Ｇをし形成ｑることができ、この信
号は、指令の完遂に心残な最少指令語量がバラツノツメ
℃り装［「１に収納されていることを１−メＬりに知ら
せる。、 ｌ） ＲＯＭ ２８の人力Ａ９には、この必
要最少指令語［Ｉ′４を２′）の責４「る値に調定りる
ことができる信号＋ １−１０ Ｋをメしリゾ［ＺＩ
ｌ＝ツサから供給することがＣきる。 ＰＲＯＭ２８のプログラミングについＣは、第５）図を
参照ししユδに詳しく後）ホする５゜第２図には、本発
明の１５川に関りづるデータ処理装置の関連部分または
関連作用−１−ツｌ〜を相′Ｉ−１接続関係と共に小し
た。第１図図心の回路を第２図で一括して参照番号３０
で示しくあり、出力バス２４を介してデータ処理装置の
干メしり３１に接続し−（いる１、＋メ１」す３１が指
令メ■ツノを１）含・む揚合すある。−Ｌメ土１３１に
は、信翼路３ｏ−を介しくこれど公知の態様Ｃ交信りる
メしリゾ［−ルッリ３２を連携さＵる１、メし一すブ］
ルッリ：３２は、−し−ター回路としＴ Ｏ） Ｉ）Ｒ
ＯＭ ２８ｂ冒う、、、Ｌ述の信Ｑ ｌ） Ｕ Ｖ Ｏ
ｌ−４−（ｑる。メモリブ［ルッリ３２は、信号Ｉ Ｆ
１．−、 ＯＣ及びクリア信号０１−と共に、書込す
リーズ信弓ｗ［＜［Ｎを内達カウンタ２６に送る。 バツーノアメしり装置２０乃至２３がら読取られる指令
ｔｔ１は指令デー１−ダ３３に達し、マイク［１ブ］］
】グラム３４（、こよっ（解読され、マイク「１ブ［１
クラノ、３４は、ぞの出力から公知の態様で制御１ｖを
提供する３、ンーイク［１−）゛［１グラム３４は、信
号線３５を介しくメＬす１１」レッリ３２ど交信りるど
共に、読取カウンタ２７に読取リリーズ仇号Ｒ１，）
［］Ｎを供給する。即ち、バッノフ７メ［り装置２０７
１．〒２３からの読取は、マイク［］プログラム３４の
制御下に行なわれ、バラフン・メモリ装置２０７１１至
２３への書込は、マイクｌＺｉプクシム３４に従い、メ
［リブ［］セセラ１ノ２によって制御される。。 ｌイ′）［−１ブ１１グシム３／ＩｔＪ、ぞの１（（移
（ご釘−）（、信号路３６を介して第２図（、二）浪曲
−１」ン１−３７としく示した演算回路及び１ノジスタ
１１丁を制御りる１、、マイク１１プ１−１グラｌ−＼
３４の動作に応じて、ごの−１，−ツ１−３７ハ、アド
レス・バス３８及びノ′ドレス１ノジスタ３つを介して
主メ七り３１を１トレスし７、ここ−Ｃ゛は中敷ではな
いその仙のア゛−タ処理を行４１わけることがＣきる。 以上１゛−全処理装置への第１図図示回路の組込を第２
図を参照し−Ｕ Ｂｌ明したが、次に第３図及び第４図
を参照しＣ、データ処理装置の関連動ｆｌ ｒｌ！ａ様
を２つの異なる場合につい−Ｃ説明りる１、く二の１．
二め、第３図及び第４図には、Ｆ−タ処理装置Ｆｆ内の
、特に第１図図示回路にお（Ｊる信号変化４小した。。 第３図には、信号変化に従つ（バラツノ・メＩ、り装置
２０乃ＩｆＮ、２３及び連携のカウンタ２６．２７及び
尤−ター回路（Ｆ）ＲＯＭ＞２８の動作を軒時的に詳細
（に図解しｌＪｏただし、↑メモリ３１ｉＪ、、簡甲な
Δ−バーラップ・モードで勅作りるｔ）のどＯｙ定りる
。１第３図に示（Ｊ信号変化は、ジャンプ指令の実行後
のバラツノ・動作開始に該当する。時間経過は、り１］
ックィｉ：号ＣＫ Ｂの周期に対応りる単位ステップト
−１２ｉ、１分割しくあり、このり［−１ツク仁シラＣ
Ｋ １３の発生は公知ひあるから図面には示さイ１い。 バッノ７７動作を開始させるためには、−）込カウンタ
２６及び読取カウンタ２７をクリアし−Ｃ初明状態どし
な（）れはｈら４１い。これは、ステップ１におい（）
Ｊウンタ２Ｇ、 ２７のリレッ１へ入力に供給されるク
リｊ′信号Ｃ１−の論理状態１にＪ、っ’Ｃ−？−Ｔ
’ａゎれる。 この信号を第３図ぐは０に示した１、この（Ｊｊ −ｊ
Ｍ Ｃ１は、メモリブ１ｊレツリ３２にａ３いて形成さ
れ、この伝シ）の発！＋と同時に、伯シー：路３〇−を
介しＣメしリブ１］トツ１Ｊ３２にょる主メ七り３１中
の纏初の指令詔に対ｑるアク１＝スムｔ１イｒゎれる。 １このアク（−ノス（ＪＬ、第３図の１３に相当し、ス
シ−ツブ２℃始まる１、アクレスはステップ２及び３）
に工」っ−４進行し、最初のＩり１！スを図ひは参照番
号０で示し／、：、スーｊツゾ３）及び４（ごおいＣ１
２番目の指令詔にλｊするＡ＝バーラッ！・ｊ′クレス
が続き、ステップ４及び！５においで３番目の指令詔に
対りる）′クレスが行４ｒわれる。１ｌｌｌ’ｉ次号−
バラップするこのアクレスυ」作は、ステップ８まで続
ぎ、このス７ツｊ８（・６個の指令詔Ｏ乃〒５に列りろ
連の）７クレスが終ｊ′覆る。 指令訃０に対りるノ７り１＝スｑ）結束、スｉツＪ３に
おい（この指令詔が一トメモリ３１から読出される３、
メ［リーフ１−ルツリ３２が（二の仙イ′Ｉ４−し一タ
ーし、ぞの結果、メモリゾ１１セツ９３２は、第；３図
の１）に込［応しステップ３３の中間点で始メ）、る伝
￥３ＷＲＩＮろ一光牛づる。この信号Ｗ ＲＥ Ｎは、
ス−）−ツブ３の終了時において第３図中Δに示（Ｊク
ロック信号ＣＫＢの立ｌ−がり一■−ツジて゛内達カウ
ンタ２（ｉを１カウン（へだ（プ進める１、カウンタ状
態０からカウンタ状態１へのこの移行を・第３図（Ｊに
小した１、この移ｔｊにイ゛１′い１−’ＩＡ ！−Ｉ
の指令詔がバッーノ、・メしりＲ同２０ノリ〒２３の行
０に書込まれる。、同様に、スラップ４の終絡ｒ時に（
−ｊ２にぞれぞ′れｉｌ）込９Ｌれる。最後（Ｊ、ス１
−ツｌＪ、（の終了時に６番１１の指令語がパツーハ・
メしり装置２０乃ｆ２３の行ど５に２１込まれる。この
動作を第３図１に小した、。 第３３図の１目、表、ステップ３３の約１時に発生し、
第２図に示したように指令−ｊｌ−夕３３を作動さＵる
信′ＦづＦ’ ＲＥ Ｉ Ｇである。読取カウンタ２７
はいぜんどじｃカウンタ状態０のＪ：まＣ゛あるがら、
バッノ？メモリ装置２ｏ乃至２３の行０に記憶され−Ｃ
いる１番［］の指令詔がｊ’−１−ドされる１、これを
第３図Ｇて・示しｌ、二。ゲ二］−ディングはステップ
゛４に行なわれるが、第３図にの［〕０は、指令語○の
７’ −１−ディングを意味りる。これと同時に、マイ
ク（ｌブ１１グラム３４がら読取カｒクンタ２７に信号
ＲＤ ＩＥ Ｎが送られ、これにより読取カウンタ２１
は、ステップ４の約１時に）Ｊ「ランド０がら力「り刈
へ１に切換ゎる。第３図の１−は、デ」−ドされた指令
ＲＩＪによって起＠されるマイク［−トう′りｌごスで
ある。次いで、マイク［」ゾＤ ／ｊクラム４は、第３
図Ｍに示づように指令の実行を達成りる１、従って、例
えば、デーコードされた指令語１） Ｏがマイク［」プ
ログラムの行１００へのマイクｌｊ・アクｔ：／スを４
［じさけると、ステップ６において実行［Ｘｏ○が行な
われる。く二こてマイク［」ブに１グラｌ＼３４がｉｌ
ｊひ（、’； ＠ Ｒ１，） Ｉ−Ｎを発し、これによ
・り読取カウンタ２７のカウンタ状態はスー１−ツゾ（
５の終Ｊ′″１１、旨こ１がら２に進む５、指令、ｉ！
□１１〕０のあと、主メ七り３１がらのＡぺｌランド・
アクセスは全く行なわれないｈｔ ｒら、ステップ６に
おい（バッノ？メモリ装置２ｏ乃至２３の行１がら指令
′１、即ら、２番［」の指令のアーＪ−アイングが？Ｊ
なゎれる。第３図には、この第２の指令；ｊｌのデー］
−−１’インクをＫに示した。第２の指令が２個のｉ
ｊ：を含み、２番目の詔か主メし１鳳１がらのＡベノン
１、・ノ′ウセスのためのアドレスならば、この第２の
指令はスラップ７に＋５い（マイク１１・）′りｌどＸ
７１０ ＋１、’１に認識され、指令の２ Ｍ ［−
Ｉのに（１がハッノノ・メ１．り装置２０乃至２３の２
行目がら〕２トレスレジスタ３０に書込まれる。これと
同時に、ｂ ’：＞ １ ＝＞のＧｊ弓旧）「Ｎが光（
［ｆし、ステップ７の終ｒ１１．冒凸プＣ取カウンタ２
７が第２のカラン１〜がら第３）のカラ＞ ｌ−に進む
、１図示しないが、オペランド・アクレスの結束、もは
ヤ）同始すベき指令ノｌクセスはないということがメモ
リブ１−］セッリ３２に報知される。１オペランド・ア
クレスに際しくは、］−メ［す３１をアドレスしな（〕
ればならｔ【い。このｊ′ドレスＵノ作は、スＴツｊ８
におい’ＣＴ″Ｊ ＜Ｅわれるが、第３図には特に示さ
イアかった。これに続くオペランド・アクレスは、第３
図［−３に示すＪ、うにステップ９］及び１０に＋３い
−（行なわれる３、この場合、ステーツブ１１に＋３い
−（１１１び十述のＪ、うにバッフ７メしり装置２゜乃
至２３に指令語が書込まれる。第３図全体から明らかな
Ｊ、うに、オペランド・ｊ′りしスの前後にで−れぞれ
２個の指令語がバッフｊ・メ′［り装置？０乃７１ア２
３に用意される。 第４図は第３３図と同様の図であるが、ここではＡぺ１
ノンド・ｊ′クレスなして゛遂行しな＋ｊれｔよなら４
１い時間のかかる指令の実ｔｊｆこ゛つぃ（図示した１
゜例えは、型枠の場合がそれである。この進行の間、晶
；取カウンタ２７は、第４図Ｆ−及び１に小りょろに不
′５（・あるが、書込カウンタ２６は、第４図０及び［
）に承りように新しい指令語が書込まれるごとにカラン
１〜が進む。での仙の経過は、第３３図に関連して説明
したのと同様である３゜ バッフ、・メモリ装置２０乃〒２３が例えばスｊツｆ５
のようにいっばいになると、この時点でＬ−ター回路（
ＰＲＯＭ＞２８から第４図１１に承りよう（。 信号Ｐ Ｕ、、Ｖ ＯＬ−が出力される。１メ［す３１
からハッノＩメ七り装置２０乃至２３へさらに指令語の
続出しを続けようとすれは、バッノノ７メ［り装置２０
／！Ｊ至２３があふれ状態どなる。従っ（、このＪ、う
なη）°〔出しはメモリゾ［二］レッサ３２への信号）
） １．Ｊ Ｖ ＯｌによつＣ鼾１１１丁さね、第１７
指令詰及び第１８指令詔へのアクセスが停止される。ス
テップｂ及び０の終ｉ′時に指令語ｈ′Ｘバッノノ・メ
モリ装置２０乃′１ゝ２３（７Ｎｊ１及び２に書込まれ
、スーツツノ゛Ｇの終了時に１（：込カウンタ２６は最
後のカウントｔ ＫＪ’：Ｊい、ハツノ、・メｔり装置
２０乃至２３の行３３を積車りる。１この動ｆｌｉＪ第
３図のＣ及び１つに示しである３゜ 図から明らかなように、読取カウンタ２７の内肩どμｍ
込カウンタ２６の内容どの；イか１．２’、、Ｌｋはこ
３となったｌ）に、モニター回路（Ｉ）ＲＯＭ ） ２
８から信号１）Ｕ Ｖ ０１−が出力される。信号［〕
（）Ｖ Ｏｌ−の長さは、これらの状態のそれイパれの
長さにスζ１応覆る。 第５図には、以上に述べたような回路動作を得るために
モニター回路（ＰＲＯＭ）２８をいかにゾ（］グラムリ
ベさかを表の形て・示した１、シジ］−１−，１１Ｇの
書込カウンタ２６Ｊ：たは読取カウンタ２７が１６通り
の責なる動作をづるには、２；１６通りのメモリ状態が
必要で゛あるから、２つの！ｉｌシなる値を取る信号１
１” １０ Ｃに対しく：’ＰＲＯＭ２８は、合ム１５
１２通りのメ［り状態を持たねばならない。前述カウン
タ２６または読取カウンタ２７の１６通りの動作のうち
、第５図には４通りだりを示したが、メ七り内容の構造
は規則的Ｃあるから、動作！′ｉ・〜・１６をｉ［確に
図示づ−る必要【よイｆいだるう。 第５図の表では、信号Ｉ Ｆ Ｌ ＯＣの２つの異なる
（「１についてｒ）ＲＯＭ２８の人力信号及び出力信号
をそれぞれ示しである。入力仁札は信Ｍ ｌ ｒ Ｌ
ＯＣ，前述カウンタ２６の力・クン１〜出力ＱＡ乃至Ｑ
Ｄ及び読取カウンタ２７のカウント出力Ｑ 乃至ＱＤに
Ｊ、って形成される。出カイ六舅は、−１ｊボの信号１
〕ＵＶ０Ｌ−及Ｕ Ｆ ＲＥ ｉ Ｇ Ｔ’ ｕ ル。 リ−で・に述ぺたように、信号１１１０ｃはメしリブ［
Ｊセツリ３２から出力され、この信号は、指令が実＜ｉ
可能Ｃ゛あるためにバッノノ・メ［−り装置２０乃１゛
２３中に存在しなければならζｆい２つの異なる必東最
少指令詔Φを表わ１ことができる。第５図の表の左側部
分は、信号Ｉ Ｆ Ｉ ＯＣが論理状態０−ｒある場合
に該当し、右側部分（Ｊｌ、信号１ｒｌＯＣが論理状態
１である場合（こ該当づる。。 第５５図の左側部分から明らかなように、論理状態１の
（Ｍ号１） Ｕ Ｖ Ｏｌ−が出力されるのは、読取カ
ウンタ２７の内容が書込カウンタ２６の内容よりも１゜
２また（よ３７ノドレス！とけ大きい場合ぐある。１読
取カウンタ２７及び書込カウンタ２０の内容がＮ？しい
とき、信号Ｆ ＲＥ Ｉ Ｇは、論理状態０を取る。信
号ＦＲＥ ＩＧは、その他の揚台には畠に論理状態１を
取る。指令語の実行のリリースく信号１−Ｒ１’ＩＧの
論理状態１）は、少なくとｂ １つの指令ｈｊｉがバッ
ファメモリ装置２０乃至２３中に存在づるとさには、信
号１ ｒ ｌ ＯＣの論理状態０に対しＣも生じる。 第５５図の右側部分は、少なくとも２′つの指令ｉｌ！
ｉがバッファメモリス置２０乃〒２３中に存在づるとぎ
に（＃ｉ ＞４ ｌ 「ｌ Ｏ（’、が論理状態１を取
る場合に該当する。この場合、読取カウンタ２７の内容
が書込カウンタ２６の内容よりも１．２また【よ３〕７
ドレスＩ９′（Ｊ人きＧＪれば信号ｔ） Ｕ Ｖ Ｏｌ
も論理状態１を取る。 書込カウンタ２６の内容が読取カウンタ２７の内容より
し１９１ドレスだけ大ぎい場合及び等しい場合、（Ｍ
＞’３１：ＲＥ Ｉ Ｇは論理状態０を取る。ぞの他の
場合、信号Ｆ ＲＥ Ｉ Ｇは常に論理状態１を取る５
、即ち、少４１りとも２゛）の指令ｔｊ１がバッフ１メ
モリ装置ｆ？ｒ２０乃金２３中に存ず１する揚６、指令
実行がリリースされる。
量が適当４１人きさならば多数の指令語をｉ（込むこと
のできる比較的筒中で安価なバラノン・メＬりを設【）
る３、指令語のこのＶ−１１込み及び読取り（、Ｌそれ
ぞれ、バツノアメ七り装置をアドレスするｈウンタＫＸ
Ｊ、つＣ制御１１される。従っ℃、この２つのカウン
タを書込カウンタ及び読取カウンタど呼称りることが℃
゛きる３、これらのカウンタ（よ、アドレス動作中、カ
ラン１〜ごとにモニター回路に出力仏舅を供給し、信局
を受りたしニター回路は書込カウンタが読取カウンタを
追越−りのを防１１りる１、μ）込カウンタは、指令語
の書込みのため、実（−Ｊりへき指令語、即ら、−Ｊン
ピ−１−夕またはｆ ｌ’、ｌレツリのＩ、：めに読出
づべき指令語が末だ存右づ−るハツノｊ・メしり装置の
記憶場所をアドレス（Ｊる１゜このような回路は、ｉ−
［１０メ七りと同様に＋）＋作づるが、ｒ’ ｌ ｌ−
０メ−しりよりしはるかに低１ストであり、高速Ｃ゛あ
る。、なぜなら、ｔ）込まれ１こ指令語は出力から取出
されるよ（−（Ｊバ・・ノノノ７メしり装置中をジノ１
へしなく（８Ｊ、いから−（・ある９、指令語は書込み
の直後に曲中’；Ｌ ／’ ｌ・レス動伯Ｃ゛出び呼出
りことがη・きるから、Ｆ ＋ ｌ−Ｃ’）メｌり月、
−比軸じＣ１これＪ、りはるかに安価％ （１４成（動
作かとしく速くなる。このことは、ジトンノ指令の実行
（（二とつ−（極めて手旗でｄｉ）る。 本発明の回路で゛は、指令メしりからの指令＾ｊ１読出
しと、前記メ土りに接続しＣいる一１ンビ−１−タまた
はブロレツリにＪ’５１Ｊる前記指令３＋ｉの処理とを
完全に分離りることがでさる１、従っＣ、プログラムに
よってあらがじめ定められた線形指令リイクルが例えば
ジｔ７ンゾ指令またはＡベランド・アクレスによっＣ中
断された場合には、主〕ンビｊ−タにＪ、って同期さｌ
ねばな？３ない補助二」ンピコーータを利用し−Ｃ１指
令詔の続出しを行なうことができる、。 以ドに述べる本発明回路の実施例では、それ尤れが１６
ビツ１へ長の”指令語１６個を記憶するのに僅が７個の
集積回路があれば足りる３゜ 以−ド、添（Ｊ図面を参照し−（゛本発明の詳細な説明
４る。 第１図には、バッノン７メ七り装置として、へカが指令
メモリ、例えばデータ処Ｉ！ＴＩ装置の主メしりの出力
バス２４に接続し、出ツノがデータ処理装置の主コンピ
ユータの指令入力バス２５に接続しでいる４個の８５３
６８型集積スイッチ回路２ｏ乃至２３を示した。図示実
施例の場合、集積回路２ｏ乃至２３のそれぞれは、幅が
１ビツトの１６個のレジスタから成り、従って、長さ１
６ビツ１への指令語を記憶させ−ることができる。そこ
で、集積回路２０乃１）２ζ３への人力線に参照番号Ｏ
〜１５をイ」シた１、ラッドレスされる各レジスタのノ
アドレス人力Δ０・〜・△３に（＋３【）る集積回路２
０・〜２３のアドレスに従つ（、対応の参照量シー］を
有覆る出力が作動する１゜ 読取カウンタ２７及び書込カウンタ２６は、ぞれそれの
入力ＣＫに供給されるり１１ツク信号ＣＫ ＋３ ＋（
貯応してバラツノ・メ［り装′？１の集積回路２０・−
・２３の）′ドレス線を順次起動する３゜ 読取ノＪウンタ２７は、信号ＣＫ［３の前半（ＣＫ １
３＝１）に、ぞれぞれ読取るべきレジスタをノー′トレ
スする。後半（ＣＫ Ｆ３ ＝ ０ ）におい（、読取
られたレジスタ内容が集積回路２０乃金２３中に設置）
られた中間メモリに記憶される３、この記憶には、り［
−］ツクＣＫ Ｂど同じ信号ＯＳ Ｎが関ＩｖＬＪる、
１これと同時に、書込カウンタ２６はり［］ツク伝２）
後半（ＯＫＢ＝０）において、カウンタの状態に応じ（
集積回路２０乃至２３中の他のレジスタをアドレスし、
これに新しい指令語をｐ１込む３．この関係は、第３３
図の第７行目にも図示され（いる。両カウンタ２Ｇ。 ２７は、同期して勅作りる。即ち、これらのカウンタ２
６．２７は、小時クロックパルスを１１ζ給されるが、
後述のようなリリーズ信号が各人力ＣＦＥ、 Ｎに現わ
れた時にだけカラン１〜動作が進行する。 カウンタ２Ｇ、 ２７は、ＲＩ Ｓ ［’ １入力をも
具備し、このＲＥ Ｓ ｌ二１人力によりこれら力・シ
ンタをクリｊ′りることができる。 上記の動作を行なわせるＩζめ、両カウンタ２６゜２７
の各出力＋０ 、 １０ 、 １０ 及びＩＯＤ
をＡ Ｂ Ｃ第１図に承
りようにまとめ、バッノアメしり装置を構成する集積回
路２（）乃至２３のｊ７ドレス人力△Ｏ乃榮Ａ３に接続
りる。各人力０［Ｎを介し、信号ＣＫ １１にＪ、り両
カウンタ２６．２７のカラン１〜出力を切換えることが
ｃ′きる３゜ 両１ｙウンタ２６．２７は、ゾ［」グラマプルな固定１
ｉ１’ｉメＬり又（３Ｌ読出専用メ七り（ｌ−）ＲＯＭ
）２８の人力Ａ１乃〒Δ９に個々に接続りるカラン１〜
出力ＱＡ乃〒ＯＤをム具備づる。この読出専用メ七り２
８はしニター回路どして竹田し、七ジー１［、ｉ ４６
の原理に従っ−４両カウンタ２６．２７のカウンタ状態
を；？１′価することがでさる１、回込カウンタ２６の
７Ｊウンタ状態、例えばカウント記録が読取力ｆクンタ
２７のカウンタ状態以１・である場合には、Ｐ ＲＯＭ
２１Ｎよ、デ・−タ処理装置の１：メモリと連携りる
メしリゾ［１シック（第１図には図示ぜり３．）に仇シ
ー５１） ＬＪ Ｖ Ｏｌを供給する。この信号番よ、
論理状態１ ｔ＝ら、バッノｉ・メしり装置が完全に充
填状態−くあるＪどを示り、１Ｐ１で０Ｍ２８はまた、
信号１−Ｒ［二Ｉ Ｇをし形成ｑることができ、この信
号は、指令の完遂に心残な最少指令語量がバラツノツメ
℃り装［「１に収納されていることを１−メＬりに知ら
せる。、 ｌ） ＲＯＭ ２８の人力Ａ９には、この必
要最少指令語［Ｉ′４を２′）の責４「る値に調定りる
ことができる信号＋ １−１０ Ｋをメしリゾ［ＺＩ
ｌ＝ツサから供給することがＣきる。 ＰＲＯＭ２８のプログラミングについＣは、第５）図を
参照ししユδに詳しく後）ホする５゜第２図には、本発
明の１５川に関りづるデータ処理装置の関連部分または
関連作用−１−ツｌ〜を相′Ｉ−１接続関係と共に小し
た。第１図図心の回路を第２図で一括して参照番号３０
で示しくあり、出力バス２４を介してデータ処理装置の
干メしり３１に接続し−（いる１、＋メ１」す３１が指
令メ■ツノを１）含・む揚合すある。−Ｌメ土１３１に
は、信翼路３ｏ−を介しくこれど公知の態様Ｃ交信りる
メしリゾ［−ルッリ３２を連携さＵる１、メし一すブ］
ルッリ：３２は、−し−ター回路としＴ Ｏ） Ｉ）Ｒ
ＯＭ ２８ｂ冒う、、、Ｌ述の信Ｑ ｌ） Ｕ Ｖ Ｏ
ｌ−４−（ｑる。メモリブ［ルッリ３２は、信号Ｉ Ｆ
１．−、 ＯＣ及びクリア信号０１−と共に、書込す
リーズ信弓ｗ［＜［Ｎを内達カウンタ２６に送る。 バツーノアメしり装置２０乃至２３がら読取られる指令
ｔｔ１は指令デー１−ダ３３に達し、マイク［１ブ］］
】グラム３４（、こよっ（解読され、マイク「１ブ［１
クラノ、３４は、ぞの出力から公知の態様で制御１ｖを
提供する３、ンーイク［１−）゛［１グラム３４は、信
号線３５を介しくメＬす１１」レッリ３２ど交信りるど
共に、読取カウンタ２７に読取リリーズ仇号Ｒ１，）
［］Ｎを供給する。即ち、バッノフ７メ［り装置２０７
１．〒２３からの読取は、マイク［］プログラム３４の
制御下に行なわれ、バラフン・メモリ装置２０７１１至
２３への書込は、マイクｌＺｉプクシム３４に従い、メ
［リブ［］セセラ１ノ２によって制御される。。 ｌイ′）［−１ブ１１グシム３／ＩｔＪ、ぞの１（（移
（ご釘−）（、信号路３６を介して第２図（、二）浪曲
−１」ン１−３７としく示した演算回路及び１ノジスタ
１１丁を制御りる１、、マイク１１プ１−１グラｌ−＼
３４の動作に応じて、ごの−１，−ツ１−３７ハ、アド
レス・バス３８及びノ′ドレス１ノジスタ３つを介して
主メ七り３１を１トレスし７、ここ−Ｃ゛は中敷ではな
いその仙のア゛−タ処理を行４１わけることがＣきる。 以上１゛−全処理装置への第１図図示回路の組込を第２
図を参照し−Ｕ Ｂｌ明したが、次に第３図及び第４図
を参照しＣ、データ処理装置の関連動ｆｌ ｒｌ！ａ様
を２つの異なる場合につい−Ｃ説明りる１、く二の１．
二め、第３図及び第４図には、Ｆ−タ処理装置Ｆｆ内の
、特に第１図図示回路にお（Ｊる信号変化４小した。。 第３図には、信号変化に従つ（バラツノ・メＩ、り装置
２０乃ＩｆＮ、２３及び連携のカウンタ２６．２７及び
尤−ター回路（Ｆ）ＲＯＭ＞２８の動作を軒時的に詳細
（に図解しｌＪｏただし、↑メモリ３１ｉＪ、、簡甲な
Δ−バーラップ・モードで勅作りるｔ）のどＯｙ定りる
。１第３図に示（Ｊ信号変化は、ジャンプ指令の実行後
のバラツノ・動作開始に該当する。時間経過は、り１］
ックィｉ：号ＣＫ Ｂの周期に対応りる単位ステップト
−１２ｉ、１分割しくあり、このり［−１ツク仁シラＣ
Ｋ １３の発生は公知ひあるから図面には示さイ１い。 バッノ７７動作を開始させるためには、−）込カウンタ
２６及び読取カウンタ２７をクリアし−Ｃ初明状態どし
な（）れはｈら４１い。これは、ステップ１におい（）
Ｊウンタ２Ｇ、 ２７のリレッ１へ入力に供給されるク
リｊ′信号Ｃ１−の論理状態１にＪ、っ’Ｃ−？−Ｔ
’ａゎれる。 この信号を第３図ぐは０に示した１、この（Ｊｊ −ｊ
Ｍ Ｃ１は、メモリブ１ｊレツリ３２にａ３いて形成さ
れ、この伝シ）の発！＋と同時に、伯シー：路３〇−を
介しＣメしリブ１］トツ１Ｊ３２にょる主メ七り３１中
の纏初の指令詔に対ｑるアク１＝スムｔ１イｒゎれる。 １このアク（−ノス（ＪＬ、第３図の１３に相当し、ス
シ−ツブ２℃始まる１、アクレスはステップ２及び３）
に工」っ−４進行し、最初のＩり１！スを図ひは参照番
号０で示し／、：、スーｊツゾ３）及び４（ごおいＣ１
２番目の指令詔にλｊするＡ＝バーラッ！・ｊ′クレス
が続き、ステップ４及び！５においで３番目の指令詔に
対りる）′クレスが行４ｒわれる。１ｌｌｌ’ｉ次号−
バラップするこのアクレスυ」作は、ステップ８まで続
ぎ、このス７ツｊ８（・６個の指令詔Ｏ乃〒５に列りろ
連の）７クレスが終ｊ′覆る。 指令訃０に対りるノ７り１＝スｑ）結束、スｉツＪ３に
おい（この指令詔が一トメモリ３１から読出される３、
メ［リーフ１−ルツリ３２が（二の仙イ′Ｉ４−し一タ
ーし、ぞの結果、メモリゾ１１セツ９３２は、第；３図
の１）に込［応しステップ３３の中間点で始メ）、る伝
￥３ＷＲＩＮろ一光牛づる。この信号Ｗ ＲＥ Ｎは、
ス−）−ツブ３の終了時において第３図中Δに示（Ｊク
ロック信号ＣＫＢの立ｌ−がり一■−ツジて゛内達カウ
ンタ２（ｉを１カウン（へだ（プ進める１、カウンタ状
態０からカウンタ状態１へのこの移行を・第３図（Ｊに
小した１、この移ｔｊにイ゛１′い１−’ＩＡ ！−Ｉ
の指令詔がバッーノ、・メしりＲ同２０ノリ〒２３の行
０に書込まれる。、同様に、スラップ４の終絡ｒ時に（
−ｊ２にぞれぞ′れｉｌ）込９Ｌれる。最後（Ｊ、ス１
−ツｌＪ、（の終了時に６番１１の指令語がパツーハ・
メしり装置２０乃ｆ２３の行ど５に２１込まれる。この
動作を第３図１に小した、。 第３３図の１目、表、ステップ３３の約１時に発生し、
第２図に示したように指令−ｊｌ−夕３３を作動さＵる
信′ＦづＦ’ ＲＥ Ｉ Ｇである。読取カウンタ２７
はいぜんどじｃカウンタ状態０のＪ：まＣ゛あるがら、
バッノ？メモリ装置２ｏ乃至２３の行０に記憶され−Ｃ
いる１番［］の指令詔がｊ’−１−ドされる１、これを
第３図Ｇて・示しｌ、二。ゲ二］−ディングはステップ
゛４に行なわれるが、第３図にの［〕０は、指令語○の
７’ −１−ディングを意味りる。これと同時に、マイ
ク（ｌブ１１グラム３４がら読取カｒクンタ２７に信号
ＲＤ ＩＥ Ｎが送られ、これにより読取カウンタ２１
は、ステップ４の約１時に）Ｊ「ランド０がら力「り刈
へ１に切換ゎる。第３図の１−は、デ」−ドされた指令
ＲＩＪによって起＠されるマイク［−トう′りｌごスで
ある。次いで、マイク［」ゾＤ ／ｊクラム４は、第３
図Ｍに示づように指令の実行を達成りる１、従って、例
えば、デーコードされた指令語１） Ｏがマイク［」プ
ログラムの行１００へのマイクｌｊ・アクｔ：／スを４
［じさけると、ステップ６において実行［Ｘｏ○が行な
われる。く二こてマイク［」ブに１グラｌ＼３４がｉｌ
ｊひ（、’； ＠ Ｒ１，） Ｉ−Ｎを発し、これによ
・り読取カウンタ２７のカウンタ状態はスー１−ツゾ（
５の終Ｊ′″１１、旨こ１がら２に進む５、指令、ｉ！
□１１〕０のあと、主メ七り３１がらのＡぺｌランド・
アクセスは全く行なわれないｈｔ ｒら、ステップ６に
おい（バッノ？メモリ装置２ｏ乃至２３の行１がら指令
′１、即ら、２番［」の指令のアーＪ−アイングが？Ｊ
なゎれる。第３図には、この第２の指令；ｊｌのデー］
−−１’インクをＫに示した。第２の指令が２個のｉ
ｊ：を含み、２番目の詔か主メし１鳳１がらのＡベノン
１、・ノ′ウセスのためのアドレスならば、この第２の
指令はスラップ７に＋５い（マイク１１・）′りｌどＸ
７１０ ＋１、’１に認識され、指令の２ Ｍ ［−
Ｉのに（１がハッノノ・メ１．り装置２０乃至２３の２
行目がら〕２トレスレジスタ３０に書込まれる。これと
同時に、ｂ ’：＞ １ ＝＞のＧｊ弓旧）「Ｎが光（
［ｆし、ステップ７の終ｒ１１．冒凸プＣ取カウンタ２
７が第２のカラン１〜がら第３）のカラ＞ ｌ−に進む
、１図示しないが、オペランド・アクレスの結束、もは
ヤ）同始すベき指令ノｌクセスはないということがメモ
リブ１−］セッリ３２に報知される。１オペランド・ア
クレスに際しくは、］−メ［す３１をアドレスしな（〕
ればならｔ【い。このｊ′ドレスＵノ作は、スＴツｊ８
におい’ＣＴ″Ｊ ＜Ｅわれるが、第３図には特に示さ
イアかった。これに続くオペランド・アクレスは、第３
図［−３に示すＪ、うにステップ９］及び１０に＋３い
−（行なわれる３、この場合、ステーツブ１１に＋３い
−（１１１び十述のＪ、うにバッフ７メしり装置２゜乃
至２３に指令語が書込まれる。第３図全体から明らかな
Ｊ、うに、オペランド・ｊ′りしスの前後にで−れぞれ
２個の指令語がバッフｊ・メ′［り装置？０乃７１ア２
３に用意される。 第４図は第３３図と同様の図であるが、ここではＡぺ１
ノンド・ｊ′クレスなして゛遂行しな＋ｊれｔよなら４
１い時間のかかる指令の実ｔｊｆこ゛つぃ（図示した１
゜例えは、型枠の場合がそれである。この進行の間、晶
；取カウンタ２７は、第４図Ｆ−及び１に小りょろに不
′５（・あるが、書込カウンタ２６は、第４図０及び［
）に承りように新しい指令語が書込まれるごとにカラン
１〜が進む。での仙の経過は、第３３図に関連して説明
したのと同様である３゜ バッフ、・メモリ装置２０乃〒２３が例えばスｊツｆ５
のようにいっばいになると、この時点でＬ−ター回路（
ＰＲＯＭ＞２８から第４図１１に承りよう（。 信号Ｐ Ｕ、、Ｖ ＯＬ−が出力される。１メ［す３１
からハッノＩメ七り装置２０乃至２３へさらに指令語の
続出しを続けようとすれは、バッノノ７メ［り装置２０
／！Ｊ至２３があふれ状態どなる。従っ（、このＪ、う
なη）°〔出しはメモリゾ［二］レッサ３２への信号）
） １．Ｊ Ｖ ＯｌによつＣ鼾１１１丁さね、第１７
指令詰及び第１８指令詔へのアクセスが停止される。ス
テップｂ及び０の終ｉ′時に指令語ｈ′Ｘバッノノ・メ
モリ装置２０乃′１ゝ２３（７Ｎｊ１及び２に書込まれ
、スーツツノ゛Ｇの終了時に１（：込カウンタ２６は最
後のカウントｔ ＫＪ’：Ｊい、ハツノ、・メｔり装置
２０乃至２３の行３３を積車りる。１この動ｆｌｉＪ第
３図のＣ及び１つに示しである３゜ 図から明らかなように、読取カウンタ２７の内肩どμｍ
込カウンタ２６の内容どの；イか１．２’、、Ｌｋはこ
３となったｌ）に、モニター回路（Ｉ）ＲＯＭ ） ２
８から信号１）Ｕ Ｖ ０１−が出力される。信号［〕
（）Ｖ Ｏｌ−の長さは、これらの状態のそれイパれの
長さにスζ１応覆る。 第５図には、以上に述べたような回路動作を得るために
モニター回路（ＰＲＯＭ）２８をいかにゾ（］グラムリ
ベさかを表の形て・示した１、シジ］−１−，１１Ｇの
書込カウンタ２６Ｊ：たは読取カウンタ２７が１６通り
の責なる動作をづるには、２；１６通りのメモリ状態が
必要で゛あるから、２つの！ｉｌシなる値を取る信号１
１” １０ Ｃに対しく：’ＰＲＯＭ２８は、合ム１５
１２通りのメ［り状態を持たねばならない。前述カウン
タ２６または読取カウンタ２７の１６通りの動作のうち
、第５図には４通りだりを示したが、メ七り内容の構造
は規則的Ｃあるから、動作！′ｉ・〜・１６をｉ［確に
図示づ−る必要【よイｆいだるう。 第５図の表では、信号Ｉ Ｆ Ｌ ＯＣの２つの異なる
（「１についてｒ）ＲＯＭ２８の人力信号及び出力信号
をそれぞれ示しである。入力仁札は信Ｍ ｌ ｒ Ｌ
ＯＣ，前述カウンタ２６の力・クン１〜出力ＱＡ乃至Ｑ
Ｄ及び読取カウンタ２７のカウント出力Ｑ 乃至ＱＤに
Ｊ、って形成される。出カイ六舅は、−１ｊボの信号１
〕ＵＶ０Ｌ−及Ｕ Ｆ ＲＥ ｉ Ｇ Ｔ’ ｕ ル。 リ−で・に述ぺたように、信号１１１０ｃはメしリブ［
Ｊセツリ３２から出力され、この信号は、指令が実＜ｉ
可能Ｃ゛あるためにバッノノ・メ［−り装置２０乃１゛
２３中に存在しなければならζｆい２つの異なる必東最
少指令詔Φを表わ１ことができる。第５図の表の左側部
分は、信号Ｉ Ｆ Ｉ ＯＣが論理状態０−ｒある場合
に該当し、右側部分（Ｊｌ、信号１ｒｌＯＣが論理状態
１である場合（こ該当づる。。 第５５図の左側部分から明らかなように、論理状態１の
（Ｍ号１） Ｕ Ｖ Ｏｌ−が出力されるのは、読取カ
ウンタ２７の内容が書込カウンタ２６の内容よりも１゜
２また（よ３７ノドレス！とけ大きい場合ぐある。１読
取カウンタ２７及び書込カウンタ２０の内容がＮ？しい
とき、信号Ｆ ＲＥ Ｉ Ｇは、論理状態０を取る。信
号ＦＲＥ ＩＧは、その他の揚台には畠に論理状態１を
取る。指令語の実行のリリースく信号１−Ｒ１’ＩＧの
論理状態１）は、少なくとｂ １つの指令ｈｊｉがバッ
ファメモリ装置２０乃至２３中に存在づるとさには、信
号１ ｒ ｌ ＯＣの論理状態０に対しＣも生じる。 第５５図の右側部分は、少なくとも２′つの指令ｉｌ！
ｉがバッファメモリス置２０乃〒２３中に存在づるとぎ
に（＃ｉ ＞４ ｌ 「ｌ Ｏ（’、が論理状態１を取
る場合に該当する。この場合、読取カウンタ２７の内容
が書込カウンタ２６の内容よりも１．２また【よ３〕７
ドレスＩ９′（Ｊ人きＧＪれば信号ｔ） Ｕ Ｖ Ｏｌ
も論理状態１を取る。 書込カウンタ２６の内容が読取カウンタ２７の内容より
し１９１ドレスだけ大ぎい場合及び等しい場合、（Ｍ
＞’３１：ＲＥ Ｉ Ｇは論理状態０を取る。ぞの他の
場合、信号Ｆ ＲＥ Ｉ Ｇは常に論理状態１を取る５
、即ち、少４１りとも２゛）の指令ｔｊ１がバッフ１メ
モリ装置ｆ？ｒ２０乃金２３中に存ず１する揚６、指令
実行がリリースされる。
第１図は、１６ビツ（〜長の指令語を対象とする本発明
の実施例を示す構成図、第２図はデータ処理駅間への本
発明回路の絹込みを示リブ［］ツクタイ＼ｌグラ１１、
第３図はジＶング指令実行後に中間記憶を間始号る信号
の経時変化を示すイ３号図、第４図はオペランド・アク
セスなしに指令を実行覆る際の悟５−３の経時変化を示
す仁ｇ図、第５）図はカラン１−動作中に行なわれる［
ニター回路からの七二夕一イ１づ出力を２つの異なる場
合に′ついて、１３１表である。 ２０．２１，２２．２３・・・バッフｊ７・メｔり装置
２４・・・出力バス ２５・・・指令入力バス ２６
・・・内込カウンタ２７・・・読取カウンタ ２８・・
・ブ［」グラマプル読出吉川メモリ ３０・・・第１図
の回路 ３１・・・」メ１−リ ３２・・・メ七すゾＬ
ルツリ−３３・・・指令デー」−夕 ：３４・・・マイ
クロブ［１グラム ３５・・・信号線 ３（つ・・・信
８路 ３７・・・機能ユニツ１〜３８・・・アドレス・
バス ３り・・・ｊ′ドレス・レジスタ ＣＫ Ｂ・・
・りし１ツク仁′Ｉ号手続補正内 昭和５５９年Ｆ）月９日 持Δ１庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５９年特；＃Ｉ願第２０１３２
号２、発明の名称 指令語中間記憶回路３、 ７市ｉ
１夕をりる者 事件との関係 特ｇ（出願人 イ１所 ド、イツ連ル共和１−ト］、／１７９０
バーデルホルン、フィルスデ犬し− ７ 名称 ニックスドルフ ニｌンビｌ−タアクチェング
ビルシャフト 代表者 ヴ４ルノガング ラウム 代表古 ハインツ バー、 ホー）ノン４、代理人 東京都新宿ト］・着合 Ｉ ＩＮ ’ｌ ／１番１号１
１６１ 電話９５１−１１１１１ ４．”’、
−”’（５９６０） ｆＴ３！ｌ！１ 吉
刊 悟１、 □ ５、補正命令の日イ」 自発補正 ６、補正の対牟 願書ｔこ添イζ１（ツノこ明細（ｌ
の介叩の＋＋７細な説明の欄及び図面の第２図
１１１ ７、？ｌ１ｉＥの内容 別紙の通り 、
０［補止の内容１ （１） 願書に添付した明細内の第１（）頁第１：ｌ
Ｉｉ［１にＪ’ ｌ−ＯＫ 、１とあるのを、 ０Ｇ と補正１）、 （２） 同第１７員第１１行乃子第１２行に１４れそ
れ１とあるのを削除し、 （３）同第１７頁第１３行１」に１用意される７、−１
とあるのを、 存在する。 と補正し、 （４） 願書に添付した図面の第２図を別紙の通り補
ｉ１−シまＪ。 以 １
の実施例を示す構成図、第２図はデータ処理駅間への本
発明回路の絹込みを示リブ［］ツクタイ＼ｌグラ１１、
第３図はジＶング指令実行後に中間記憶を間始号る信号
の経時変化を示すイ３号図、第４図はオペランド・アク
セスなしに指令を実行覆る際の悟５−３の経時変化を示
す仁ｇ図、第５）図はカラン１−動作中に行なわれる［
ニター回路からの七二夕一イ１づ出力を２つの異なる場
合に′ついて、１３１表である。 ２０．２１，２２．２３・・・バッフｊ７・メｔり装置
２４・・・出力バス ２５・・・指令入力バス ２６
・・・内込カウンタ２７・・・読取カウンタ ２８・・
・ブ［」グラマプル読出吉川メモリ ３０・・・第１図
の回路 ３１・・・」メ１−リ ３２・・・メ七すゾＬ
ルツリ−３３・・・指令デー」−夕 ：３４・・・マイ
クロブ［１グラム ３５・・・信号線 ３（つ・・・信
８路 ３７・・・機能ユニツ１〜３８・・・アドレス・
バス ３り・・・ｊ′ドレス・レジスタ ＣＫ Ｂ・・
・りし１ツク仁′Ｉ号手続補正内 昭和５５９年Ｆ）月９日 持Δ１庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５９年特；＃Ｉ願第２０１３２
号２、発明の名称 指令語中間記憶回路３、 ７市ｉ
１夕をりる者 事件との関係 特ｇ（出願人 イ１所 ド、イツ連ル共和１−ト］、／１７９０
バーデルホルン、フィルスデ犬し− ７ 名称 ニックスドルフ ニｌンビｌ−タアクチェング
ビルシャフト 代表者 ヴ４ルノガング ラウム 代表古 ハインツ バー、 ホー）ノン４、代理人 東京都新宿ト］・着合 Ｉ ＩＮ ’ｌ ／１番１号１
１６１ 電話９５１−１１１１１ ４．”’、
−”’（５９６０） ｆＴ３！ｌ！１ 吉
刊 悟１、 □ ５、補正命令の日イ」 自発補正 ６、補正の対牟 願書ｔこ添イζ１（ツノこ明細（ｌ
の介叩の＋＋７細な説明の欄及び図面の第２図
１１１ ７、？ｌ１ｉＥの内容 別紙の通り 、
０［補止の内容１ （１） 願書に添付した明細内の第１（）頁第１：ｌ
Ｉｉ［１にＪ’ ｌ−ＯＫ 、１とあるのを、 ０Ｇ と補正１）、 （２） 同第１７員第１１行乃子第１２行に１４れそ
れ１とあるのを削除し、 （３）同第１７頁第１３行１」に１用意される７、−１
とあるのを、 存在する。 と補正し、 （４） 願書に添付した図面の第２図を別紙の通り補
ｉ１−シまＪ。 以 １
Claims (1)
- 【特許請求の範囲】 （＋） −ｇでパに続出された指令語の実りと同時に
指令語をａ Ｕ：りことをｉｉＪ能にりる中間メモリ装
置を含み、ｆ゛−タ１８理装置の指令メ七りから読出さ
れ指令実行中に処理される指令語を中間記憶りる回路℃
゛あって、中間メモリ装置として、周期動作する書込カ
ウンタ２６及び周期動作りる読取カウンタ２７により内
込み及び読取りのためｊ′ドレスされる１又は２以Ｉの
バッノ？・メしり装置２（１７ｉ＋’１３を設【）たこ
とど、書込カウンタ２（つ及び読取カウンタ２７がＴＥ
ニター回路２８［二対しＣそれぞ゛れ出力信″；］を供
給し、この伝弓を受（Ｊたしニター回路２８が出込カウ
ンタ２６ＭＪ、る読取カウンタ２７の追越しを防１１り
ること庖特徴どＪる指令８１１中間記″巨回路、。 （２） 書込／’Ｊウンタ２６及び読取カウンタ２７
が同期的しニクロツタ制御されることを特徴とする特許
請求の範囲第（１）項に記載の指令語中間記憶回路。 （３） 七ニター回路として、バラ−ノア・メモリ装
置２０乃至２３中に所定の最少指令器ｈ）が存在する場
合に、読出された指令語のデ］−フイングをリリースづ
るリリ〜ズ゛信号Ｆ＝ＲトＩ Ｇを出力り−るゾａグラ
ム可能な固定値メモリ２８を設Ｃプｌこことを特徴と刃
るｆｉ訂請求の範囲第（１）項又は第（２）項に記載の
指令語中間記憶回路。 （／４）ｍ込カウンタ２６及び読取カウンタ２７の内容
差が所定の大きざにあるとぎにだ（ノリリーズイハ月１
Ｆ＜トＩＧを出力りるＪ、うに固定碩メＬす２８をｆロ
グラノ＼しであることを特徴とする特許請求の範囲第（
３）項に記載の指令詔中間’ＪＪ憶回路。 （５）書込カウンタ２６及び読取カウンタ２７の内容差
が所定アドレス数に達りると、しニター回路２８）か、
指令メＬす３１に接続づるメモリ−１［１ｉ、□・ツリ
３２にス・１してパラフッ・・メ土り装７（２０乃〒２
３かい） ＩＪいであることを表ね？ｌ信弓１’） Ｕ
Ｖ ０１を供給づることを特徴とする特許請求の範囲第
（１）項乃〒第（／Ｉ）項のいずれか１項に記載の指令
語中間記憶回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3305693A DE3305693A1 (de) | 1983-02-18 | 1983-02-18 | Schaltungsanordnung zur zwischenspeicherung von befehlsworten |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59154549A true JPS59154549A (ja) | 1984-09-03 |
Family
ID=6191230
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020132A Pending JPS59154549A (ja) | 1983-02-18 | 1984-02-08 | 指令語中間記憶回路 |
| JP63011803A Pending JPS63303431A (ja) | 1983-02-18 | 1988-01-21 | 指令語中間記憶回路 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011803A Pending JPS63303431A (ja) | 1983-02-18 | 1988-01-21 | 指令語中間記憶回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4607329A (ja) |
| EP (1) | EP0116883A3 (ja) |
| JP (2) | JPS59154549A (ja) |
| DE (1) | DE3305693A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174834A (ja) * | 1986-01-29 | 1987-07-31 | Hitachi Ltd | 計算機のシステムおよび方法 |
| JPH01230131A (ja) * | 1988-03-10 | 1989-09-13 | Agency Of Ind Science & Technol | 並列処理装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4714994A (en) * | 1985-04-30 | 1987-12-22 | International Business Machines Corp. | Instruction prefetch buffer control |
| EP0284100A3 (en) * | 1987-03-27 | 1991-10-09 | Nec Corporation | Information processor having instruction prefetch function |
| US5604909A (en) | 1993-12-15 | 1997-02-18 | Silicon Graphics Computer Systems, Inc. | Apparatus for processing instructions in a computing system |
| KR100998929B1 (ko) * | 2009-01-23 | 2010-12-09 | 한국과학기술원 | 캐쉬 컨트롤러 장치, 캐쉬 컨트롤러 장치를 이용한 인터페이스 방법 및 프로그래밍 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112543A (ja) * | 1973-02-23 | 1974-10-26 | ||
| JPS5132145A (ja) * | 1974-09-11 | 1976-03-18 | Nippon Telegraph & Telephone | Nyushutsuryokusochi |
| JPS54137252A (en) * | 1978-04-17 | 1979-10-24 | Mitsubishi Electric Corp | Digital comparison system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4079455A (en) * | 1976-12-13 | 1978-03-14 | Rca Corporation | Microprocessor architecture |
| SE399773B (sv) * | 1977-03-01 | 1978-02-27 | Ellemtel Utvecklings Ab | Adress- och avbrottsignalgenerator |
| US4255785A (en) * | 1978-09-25 | 1981-03-10 | Motorola, Inc. | Microprocessor having instruction fetch and execution overlap |
-
1983
- 1983-02-18 DE DE3305693A patent/DE3305693A1/de active Granted
-
1984
- 1984-02-03 EP EP84101121A patent/EP0116883A3/de not_active Withdrawn
- 1984-02-08 JP JP59020132A patent/JPS59154549A/ja active Pending
- 1984-02-17 US US06/581,273 patent/US4607329A/en not_active Expired - Fee Related
-
1988
- 1988-01-21 JP JP63011803A patent/JPS63303431A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112543A (ja) * | 1973-02-23 | 1974-10-26 | ||
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| JPS54137252A (en) * | 1978-04-17 | 1979-10-24 | Mitsubishi Electric Corp | Digital comparison system |
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| JPS62174834A (ja) * | 1986-01-29 | 1987-07-31 | Hitachi Ltd | 計算機のシステムおよび方法 |
| JPH01230131A (ja) * | 1988-03-10 | 1989-09-13 | Agency Of Ind Science & Technol | 並列処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3305693A1 (de) | 1984-08-30 |
| DE3305693C2 (ja) | 1988-10-27 |
| EP0116883A3 (de) | 1985-10-30 |
| JPS63303431A (ja) | 1988-12-12 |
| US4607329A (en) | 1986-08-19 |
| EP0116883A2 (de) | 1984-08-29 |
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