JPS6155688B2 - - Google Patents
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- Publication number
- JPS6155688B2 JPS6155688B2 JP56049756A JP4975681A JPS6155688B2 JP S6155688 B2 JPS6155688 B2 JP S6155688B2 JP 56049756 A JP56049756 A JP 56049756A JP 4975681 A JP4975681 A JP 4975681A JP S6155688 B2 JPS6155688 B2 JP S6155688B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- stage
- storage section
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000872 buffer Substances 0.000 claims description 28
- 238000013500 data storage Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明はバツフア制御装置に係り、特に情報処
理装置においてインタフエースとして使用される
FIFOメモリの制御回路に関する。
理装置においてインタフエースとして使用される
FIFOメモリの制御回路に関する。
従来は、データ記憶用にランダム・アクセス・
メモリ（以降、これをRAMと呼ぶ）を用い、書
込み用と読出し用の２つのアドレス・レジスタを
設けてそれらのアドレスを制御することにより、
見かけ上フアースト・イン・フアースト・アウト
（FIFO）動作を行なわせていた。しかし、この
アドレスの制御回路は、一般に加算器又は減算器
を必要とし、高速動作を困難にしていた。更に、
アドレス制御のための回路量も多く、比較的小容
量のFIFO型バツフアには不適であつた。
メモリ（以降、これをRAMと呼ぶ）を用い、書
込み用と読出し用の２つのアドレス・レジスタを
設けてそれらのアドレスを制御することにより、
見かけ上フアースト・イン・フアースト・アウト
（FIFO）動作を行なわせていた。しかし、この
アドレスの制御回路は、一般に加算器又は減算器
を必要とし、高速動作を困難にしていた。更に、
アドレス制御のための回路量も多く、比較的小容
量のFIFO型バツフアには不適であつた。
本発明の目的は、高速動作が可能で簡単な回路
構成となるFIFO型のバツフア制御装置を提供す
ることである。
構成となるFIFO型のバツフア制御装置を提供す
ることである。
本発明のメモリ装置は、複数の記憶部が縦続接
続された記憶ブロツクと、各記憶部に対応して設
けられた複数のバツフア制御回路とを有し、前記
バツフア制御回路の各々は対応する記憶部に有効
情報が記憶されているか否かを指示する回路と、
前段の記憶部の情報を対応する記憶部へ書込むた
めの制御信号と、該対応する記憶部への書込みが
終了した後、後段の記憶部への書込みを指示する
信号を発生する回路と、前記対応する記憶部への
書込みが終了した後、前段のバツフア制御回路の
前記指示回路にクリア信号を供給して当該指示回
路に対応する前段の記憶部から有効情報を受信し
たことを確認することを有していることを特徴と
するものである。
続された記憶ブロツクと、各記憶部に対応して設
けられた複数のバツフア制御回路とを有し、前記
バツフア制御回路の各々は対応する記憶部に有効
情報が記憶されているか否かを指示する回路と、
前段の記憶部の情報を対応する記憶部へ書込むた
めの制御信号と、該対応する記憶部への書込みが
終了した後、後段の記憶部への書込みを指示する
信号を発生する回路と、前記対応する記憶部への
書込みが終了した後、前段のバツフア制御回路の
前記指示回路にクリア信号を供給して当該指示回
路に対応する前段の記憶部から有効情報を受信し
たことを確認することを有していることを特徴と
するものである。
さらに、本発明は前段に入力されたデータを後
段から出力するために複数段縦続接続された記憶
部と、該記憶部の各段に対応して設けられた複数
の制御部とを有し、各制御部は対応する記憶段に
有効データが保持されている時には第１の信号を
出力し、保持されていない時には第２の信号を出
力するラツチ回路と、前段の制御部のラツチ回路
の出力を入力する手段と、前記入力手段から第１
の信号が出力され、かつ当該制御部のラツチ回路
が第２の信号を出力している時制御信号を発生す
る手段と、該制御信号に基いて当該制御部に対応
する記憶部にその前段の記憶部に保持されている
データを書込む手段と、データ書込み前後段のラ
ツチ回路が第２の信号を出力するように指示する
手段とを有することをも特徴とする。
段から出力するために複数段縦続接続された記憶
部と、該記憶部の各段に対応して設けられた複数
の制御部とを有し、各制御部は対応する記憶段に
有効データが保持されている時には第１の信号を
出力し、保持されていない時には第２の信号を出
力するラツチ回路と、前段の制御部のラツチ回路
の出力を入力する手段と、前記入力手段から第１
の信号が出力され、かつ当該制御部のラツチ回路
が第２の信号を出力している時制御信号を発生す
る手段と、該制御信号に基いて当該制御部に対応
する記憶部にその前段の記憶部に保持されている
データを書込む手段と、データ書込み前後段のラ
ツチ回路が第２の信号を出力するように指示する
手段とを有することをも特徴とする。
本発明の一実施態様によれば、特にフアース
ト・イン・フアースト・アウト型（FIFO型）の
バツフアメモリを構成する複数段のバツフアメモ
リの各段（単位構成）に対して、同一構成のバツ
フア制御回路を設けたものである。バツフア制御
回路の各々は、データ転送を指示する前段からの
信号でセツトされ、後段からのデータ受信を指示
する信号でクリアされる１ビツトのラツチと、こ
のラツチへの前記前段からの信号が“１”で、ラ
ツチの出力が“０”でかつ前記後段からのクリア
信号が無いことを検出して検出信号を出力し、こ
れを対応するバツフアメモリへの書込み信号とな
す第１のゲート回路、この書込み信号によつてセ
ツトされ、後段からのデータ転送を指示する信号
がなくなつた時リセツトされるフリツプ・フロツ
プと、このフリツプ・フロツプがセツトされ、か
つ前記書込み信号が無くなつた時、前段のラツチ
に対してクリア信号を出力する第２のゲート回路
を備えており、各段のラツチの出力は次段のラツ
チの入力に接続されることを特徴とするものであ
る。
ト・イン・フアースト・アウト型（FIFO型）の
バツフアメモリを構成する複数段のバツフアメモ
リの各段（単位構成）に対して、同一構成のバツ
フア制御回路を設けたものである。バツフア制御
回路の各々は、データ転送を指示する前段からの
信号でセツトされ、後段からのデータ受信を指示
する信号でクリアされる１ビツトのラツチと、こ
のラツチへの前記前段からの信号が“１”で、ラ
ツチの出力が“０”でかつ前記後段からのクリア
信号が無いことを検出して検出信号を出力し、こ
れを対応するバツフアメモリへの書込み信号とな
す第１のゲート回路、この書込み信号によつてセ
ツトされ、後段からのデータ転送を指示する信号
がなくなつた時リセツトされるフリツプ・フロツ
プと、このフリツプ・フロツプがセツトされ、か
つ前記書込み信号が無くなつた時、前段のラツチ
に対してクリア信号を出力する第２のゲート回路
を備えており、各段のラツチの出力は次段のラツ
チの入力に接続されることを特徴とするものであ
る。
本発明によれば、アドレス・レジスタを設ける
ことなく、かつその加算や減算などを行なわない
でFIFOバツフアメモリを制御することが出来
る。
ことなく、かつその加算や減算などを行なわない
でFIFOバツフアメモリを制御することが出来
る。
次に図面を参照して、本発明を詳細に説明す
る。
る。
第１図に、本発明の実施例の制御回路を用いた
FIFO型バツフア回路を示す。この第１図の回路
は、データ・ビツト幅が４ビツトで４段のFIFO
型バツフアの例である。この図において、点線わ
く１は本発明の実施例の主特徴であるFIFO型バ
ツフア制御回路を示し、回路２はその構成単位を
示し、点線わく３はデータ記憶部、回路４はその
１ビツト記憶単位を示している。バツフア制御回
路１の各構成単位２は、データ記憶部３の対応す
る段のデータ書込み制御を行なうものである。回
路２のSTB端子２０からは対応する記憶段への
書込み信号が出力され、この信号はデータ記憶部
３の対応する段の１ビツト記憶単位（Ｄ型フリツ
プ・フロツプを含む）４の各STB端子２１にそ
れぞれ印加される。この結果、Ｄ端子２２から入
力されたデータ記憶単位４にとり込まれ、Ｑ端子
２３に出力されるものである。
FIFO型バツフア回路を示す。この第１図の回路
は、データ・ビツト幅が４ビツトで４段のFIFO
型バツフアの例である。この図において、点線わ
く１は本発明の実施例の主特徴であるFIFO型バ
ツフア制御回路を示し、回路２はその構成単位を
示し、点線わく３はデータ記憶部、回路４はその
１ビツト記憶単位を示している。バツフア制御回
路１の各構成単位２は、データ記憶部３の対応す
る段のデータ書込み制御を行なうものである。回
路２のSTB端子２０からは対応する記憶段への
書込み信号が出力され、この信号はデータ記憶部
３の対応する段の１ビツト記憶単位（Ｄ型フリツ
プ・フロツプを含む）４の各STB端子２１にそ
れぞれ印加される。この結果、Ｄ端子２２から入
力されたデータ記憶単位４にとり込まれ、Ｑ端子
２３に出力されるものである。
第２図に示す回路は、第１図のバツフア制御回
路１における単位回路２の内部を示した回路であ
る。この第２図において、Ｄ型フリツプ・フロツ
プ１１はデータ記憶部４の対応する段に有効デー
タが有るかどうか（有効データが有る場合の値を
“１”とする）を記憶する１ビツトのラツチで、
前段からのデータ入力Ｄ、データの書込みを指示
するストローブSTB入力、後段からのクリア
CLR入力及びデータＱ出力を備える。回路１２
は、１ビツト・ラツチ１１の出力Ｑが“０”を示
し、前段の１ビツト・ラツチの出力（Ｄ）が、
“１”を示し、かつ後段から送られるクリア入力
が“０”である時、検出信号を発生させる第１の
ゲート回路である。回路１３は、第１のゲート回
路１２の前記検出信号によつてセツト（Ｓ）さ
れ、出力Ｑを“１”とし、一方１ビツト・ラツチ
１１へのデータ入力Ｄに供給される前段の１ビツ
ト・ラツチからの出力が“０”の時リセツト
（Ｒ）され、出力Q′を“０”にするフリツプ・フ
ロツプである。回路１４は、フリツプ・フロツプ
１３の出力Q′が“１”の状態で、ストローブ
STB出力が“０”の時、前段の１ビツト・ラツ
チへのクリア信号（CLR′）を発生させる第２の
ゲート回路である。ここで、〇印は信号が反転す
ることを示すマークである。
路１における単位回路２の内部を示した回路であ
る。この第２図において、Ｄ型フリツプ・フロツ
プ１１はデータ記憶部４の対応する段に有効デー
タが有るかどうか（有効データが有る場合の値を
“１”とする）を記憶する１ビツトのラツチで、
前段からのデータ入力Ｄ、データの書込みを指示
するストローブSTB入力、後段からのクリア
CLR入力及びデータＱ出力を備える。回路１２
は、１ビツト・ラツチ１１の出力Ｑが“０”を示
し、前段の１ビツト・ラツチの出力（Ｄ）が、
“１”を示し、かつ後段から送られるクリア入力
が“０”である時、検出信号を発生させる第１の
ゲート回路である。回路１３は、第１のゲート回
路１２の前記検出信号によつてセツト（Ｓ）さ
れ、出力Ｑを“１”とし、一方１ビツト・ラツチ
１１へのデータ入力Ｄに供給される前段の１ビツ
ト・ラツチからの出力が“０”の時リセツト
（Ｒ）され、出力Q′を“０”にするフリツプ・フ
ロツプである。回路１４は、フリツプ・フロツプ
１３の出力Q′が“１”の状態で、ストローブ
STB出力が“０”の時、前段の１ビツト・ラツ
チへのクリア信号（CLR′）を発生させる第２の
ゲート回路である。ここで、〇印は信号が反転す
ることを示すマークである。
このような構成の本実施例のバツフア制御回路
１は、バツフアの各段に対して第２図の回路構成
をもつ。以下に第３図を用いてその動作説明を行
なう１ビツトのラツチ１１はデータ記憶部３への
書込み信号STBをストローブ入力とし、かつ後
段からのクリア信号をクリア入力CLRとしても
ち、データ記憶部３が有効データを保持している
かどうかを記憶する（第２図）ものであるが、こ
こで有効時のラツチの内容を“１”とし、無効時
を“０”とする。このラツチの入力（Ｄ）は前段
の同様のラツチの出力Ｑに接続される。ラツチ１
１の出力が“０”つまりデータ記憶部の対応する
段に有効データが無く空いていて、ラツチ１１の
クリア入力CLRに後段からのクリア信号が無い
時つまりラツチが入力可能状態の時、ラツチ１１
へのデータ入力Ｄが“１”つまり前段のデータ記
憶部に有効データが保持されていれば第１のゲー
ト回路１２から検出信号が出力されストローブ信
号STBとしてラツチ１１自身のストローブ入力
に印加されるとともにデータ記憶部３の対応する
段へ書込み信号として供給される。この結果、前
段の記憶内容がシフトされ、当該段にセツトされ
る。さらに、ラツチ１１に“１”がセツトされて
次段に対して渡すべき有効データが準備されたこ
とを知らせる。更に、前記ストローブ信号STB
によつてフリツプ・フロツプ１３がセツトされ、
前段からの有効データの移送が行なわれたことを
記憶させ、このフリツプ・フロツプ１３の出力
Q′を“１”とする。一方、ラツチ１１の出力Ｑ
が“１”になるので、第１のゲート回路１２の出
力は“０”となり、第２のゲート回路１４から前
段のラツチをクリアするクリア信号が発生され
る。これにより、前段のデータ記憶部（の対応す
る段）の内容が用済みになつたことを知らせる。
前段のラツチがクリアされその出力が“０”とな
ると、フリツプ・フロツプ１３のリセツト信号Ｒ
が起動され、前記第２のゲート回路１４の出力
CLR′によつて、前段のラツチがクリアされたの
ち、フリツプ・フロツプ１３がリセツトされ、前
段へのクリア信号の印加が終了する。
１は、バツフアの各段に対して第２図の回路構成
をもつ。以下に第３図を用いてその動作説明を行
なう１ビツトのラツチ１１はデータ記憶部３への
書込み信号STBをストローブ入力とし、かつ後
段からのクリア信号をクリア入力CLRとしても
ち、データ記憶部３が有効データを保持している
かどうかを記憶する（第２図）ものであるが、こ
こで有効時のラツチの内容を“１”とし、無効時
を“０”とする。このラツチの入力（Ｄ）は前段
の同様のラツチの出力Ｑに接続される。ラツチ１
１の出力が“０”つまりデータ記憶部の対応する
段に有効データが無く空いていて、ラツチ１１の
クリア入力CLRに後段からのクリア信号が無い
時つまりラツチが入力可能状態の時、ラツチ１１
へのデータ入力Ｄが“１”つまり前段のデータ記
憶部に有効データが保持されていれば第１のゲー
ト回路１２から検出信号が出力されストローブ信
号STBとしてラツチ１１自身のストローブ入力
に印加されるとともにデータ記憶部３の対応する
段へ書込み信号として供給される。この結果、前
段の記憶内容がシフトされ、当該段にセツトされ
る。さらに、ラツチ１１に“１”がセツトされて
次段に対して渡すべき有効データが準備されたこ
とを知らせる。更に、前記ストローブ信号STB
によつてフリツプ・フロツプ１３がセツトされ、
前段からの有効データの移送が行なわれたことを
記憶させ、このフリツプ・フロツプ１３の出力
Q′を“１”とする。一方、ラツチ１１の出力Ｑ
が“１”になるので、第１のゲート回路１２の出
力は“０”となり、第２のゲート回路１４から前
段のラツチをクリアするクリア信号が発生され
る。これにより、前段のデータ記憶部（の対応す
る段）の内容が用済みになつたことを知らせる。
前段のラツチがクリアされその出力が“０”とな
ると、フリツプ・フロツプ１３のリセツト信号Ｒ
が起動され、前記第２のゲート回路１４の出力
CLR′によつて、前段のラツチがクリアされたの
ち、フリツプ・フロツプ１３がリセツトされ、前
段へのクリア信号の印加が終了する。
以上のように、本発明によれば４ビツトのデー
タがFIFOメモリの初段に入力されると、この初
段に対応するバツフア制御回路のラツチ１１から
後段のラツチへデータ転送を指示する信号Ｄを発
生し、それによつてこの後段のラツチが有効デー
タ無の時ストローブ信号がゲート回路１２から出
力されるようになつている。
タがFIFOメモリの初段に入力されると、この初
段に対応するバツフア制御回路のラツチ１１から
後段のラツチへデータ転送を指示する信号Ｄを発
生し、それによつてこの後段のラツチが有効デー
タ無の時ストローブ信号がゲート回路１２から出
力されるようになつている。
従つて、アドレス・レジスタおよびそのインク
リメント回路を設けることなく、入力されたデー
タを順次１段づつシフトして後段からつめて
FIFOメモリに記憶することができる。
リメント回路を設けることなく、入力されたデー
タを順次１段づつシフトして後段からつめて
FIFOメモリに記憶することができる。
さらに、FIFO型のバツフア制御回路がバツフ
アの各段に対して同一の回路構成を採り、それ自
体は非常に簡単な構成であるため特に段数が小さ
いFIFO型のバツフアにおいては回路量的にも、
回路構成上も有利である。また加算や減算などの
処理を必要としないため動作速度上も有利であ
る。
アの各段に対して同一の回路構成を採り、それ自
体は非常に簡単な構成であるため特に段数が小さ
いFIFO型のバツフアにおいては回路量的にも、
回路構成上も有利である。また加算や減算などの
処理を必要としないため動作速度上も有利であ
る。
第１図は、本発明の一実施例を示す回路ブロツ
ク図である。第２図は、第１図のバツフア部の単
位の構成回路を示す回路図である。第３図は第１
図および第２図の動作を説明するための動作特性
図である。 尚図において、１……バツフア制御回路ブロツ
ク、２……単位構成回路ブロツク、３……記憶部
ブロツク、４……記憶素子（セル）、１１……ラ
ツチ回路、１２，１４……ゲート回路（AND回
路）、１３……フリツプ・フロツプ、２０……第
１のゲート回路出力、２１……記憶素子入力、２
２……書込み入力。
ク図である。第２図は、第１図のバツフア部の単
位の構成回路を示す回路図である。第３図は第１
図および第２図の動作を説明するための動作特性
図である。 尚図において、１……バツフア制御回路ブロツ
ク、２……単位構成回路ブロツク、３……記憶部
ブロツク、４……記憶素子（セル）、１１……ラ
ツチ回路、１２，１４……ゲート回路（AND回
路）、１３……フリツプ・フロツプ、２０……第
１のゲート回路出力、２１……記憶素子入力、２
２……書込み入力。
Claims (1)
- 【特許請求の範囲】 １ 複数の記憶部が縦続接続された記憶ブロツク
と、各記憶部に対応して設けられた複数のバツフ
ア制御回路とを有し、前記バツフア制御回路の
各々は対応する記憶部に有効情報が記憶されてい
るか否かを指示する回路と、前段の記憶部の情報
を対応する記憶部へ書込むための制御信号と、該
対応する記憶部への書込みが終了した後、後段の
記憶部への書込みを指示する信号を発生する回路
と、前記対応する記憶部への書込みが終了した後
前段のバツフア制御回路の前記指示回路にクリア
信号を供給して当該指示回路に対応する前段の記
憶部から有効情報を受信したことを確認する回路
とを有していることを特徴とするメモリ装置。 ２ 前段に入力されたデータを後段から出力する
ために複数段縦続接続された記憶部と、該記憶部
の各段に対応して設けられた複数の制御部とを有
し、各制御部は対応する記憶段に有効データが保
持されている時には第１の信号を出力し、保持さ
れていない時には第２の信号を出力するラツチ回
路と、前段の制御部のラツチ回路の出力を入力す
る手段と、前記入力手段から第１の信号が出力さ
れ、かつ当該制御部のラツチ回路が第２の信号を
出力している時制御信号を発生する手段と、該制
御信号に基いて当該制御部に対応する記憶部にそ
の前段の記憶部に保持されているデータを書込む
手段とデータ書込み後前段のラツチ回路が第２の
信号を出力するように指示する手段とを有するこ
とを特徴とするメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56049756A JPS57164331A (en) | 1981-04-02 | 1981-04-02 | Buffer controller |
| EP82301773A EP0062521B1 (en) | 1981-04-02 | 1982-04-02 | Memory device |
| DE8282301773T DE3278868D1 (en) | 1981-04-02 | 1982-04-02 | Memory device |
| US06/364,720 US4459681A (en) | 1981-04-02 | 1982-04-02 | FIFO Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56049756A JPS57164331A (en) | 1981-04-02 | 1981-04-02 | Buffer controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164331A JPS57164331A (en) | 1982-10-08 |
| JPS6155688B2 true JPS6155688B2 (ja) | 1986-11-28 |
Family
ID=12840026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56049756A Granted JPS57164331A (en) | 1981-04-02 | 1981-04-02 | Buffer controller |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4459681A (ja) |
| EP (1) | EP0062521B1 (ja) |
| JP (1) | JPS57164331A (ja) |
| DE (1) | DE3278868D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4592019A (en) * | 1983-08-31 | 1986-05-27 | At&T Bell Laboratories | Bus oriented LIFO/FIFO memory |
| EP0206743A3 (en) * | 1985-06-20 | 1990-04-25 | Texas Instruments Incorporated | Zero fall-through time asynchronous fifo buffer with nonambiguous empty/full resolution |
| US4803654A (en) * | 1985-06-20 | 1989-02-07 | General Datacomm Industries, Inc. | Circular first-in, first out buffer system for generating input and output addresses for read/write memory independently |
| US4694426A (en) * | 1985-12-20 | 1987-09-15 | Ncr Corporation | Asynchronous FIFO status circuit |
| US5195056A (en) * | 1987-05-21 | 1993-03-16 | Texas Instruments, Incorporated | Read/write memory having an on-chip input data register, having pointer circuits between a serial data register and input/output buffer circuits |
| JP2764908B2 (ja) * | 1988-02-04 | 1998-06-11 | 日本電気株式会社 | カスケード・バッファ回路 |
| JPH0283899A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| US5267191A (en) * | 1989-04-03 | 1993-11-30 | Ncr Corporation | FIFO memory system |
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