JPH05257862A - 割込み処理回路 - Google Patents
割込み処理回路Info
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- JPH05257862A JPH05257862A JP8820592A JP8820592A JPH05257862A JP H05257862 A JPH05257862 A JP H05257862A JP 8820592 A JP8820592 A JP 8820592A JP 8820592 A JP8820592 A JP 8820592A JP H05257862 A JPH05257862 A JP H05257862A
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Abstract
(57)【要約】
【目的】 本発明はＣＰＵに対する複数の割込み要求を
処理する割込み処理回路に関するものであり、複数の同
時発生的な割込み要求に対してもそれらを確実に処理で
き、また種々の装置への適用において汎用性のあるよう
にすることを目的とする。 【構成】 複数の割込み要求にそれぞれ対応する複数の
割込みベクトル情報が格納された割込みベクトル格納用
メモリ１２と、割込み要求が入力されるとその割込み要
求に対応する割込みベクトル情報が格納されている該割
込みベクトル格納用メモリ１２のアドレスを生成してベ
クトル格納用メモリ１２にアドレス入力させるエンコー
ダ１１と、エンコーダ１１からのアドレスによって割込
みベクトル格納用メモリ１２から読み出された割込みベ
クトル情報を蓄積して中央処理装置１４に渡すＦＩＦＯ
メモリ１３とを備えたものである。
処理する割込み処理回路に関するものであり、複数の同
時発生的な割込み要求に対してもそれらを確実に処理で
き、また種々の装置への適用において汎用性のあるよう
にすることを目的とする。 【構成】 複数の割込み要求にそれぞれ対応する複数の
割込みベクトル情報が格納された割込みベクトル格納用
メモリ１２と、割込み要求が入力されるとその割込み要
求に対応する割込みベクトル情報が格納されている該割
込みベクトル格納用メモリ１２のアドレスを生成してベ
クトル格納用メモリ１２にアドレス入力させるエンコー
ダ１１と、エンコーダ１１からのアドレスによって割込
みベクトル格納用メモリ１２から読み出された割込みベ
クトル情報を蓄積して中央処理装置１４に渡すＦＩＦＯ
メモリ１３とを備えたものである。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵに対する複数の割
込み要求を処理する割込み処理回路に関するものであ
る。
込み要求を処理する割込み処理回路に関するものであ
る。
【０００２】ＣＰＵ（中央処理装置）と外部回路との間
で割込みベクトルの受渡しを行うＣＰＵ搭載型の制御回
路においては、ＣＰＵが割込み処理中に別の割込み要求
が発生するなどの複数の割込み要求の発生に対しても確
実にその割込み要求を処理できる割込み処理回路が必要
である。また、かかる割込み処理回路を種々の装置構成
や機能に対して汎用的に使用できることが必要である。
で割込みベクトルの受渡しを行うＣＰＵ搭載型の制御回
路においては、ＣＰＵが割込み処理中に別の割込み要求
が発生するなどの複数の割込み要求の発生に対しても確
実にその割込み要求を処理できる割込み処理回路が必要
である。また、かかる割込み処理回路を種々の装置構成
や機能に対して汎用的に使用できることが必要である。
【０００３】
【従来の技術】ＣＰＵに対する割込み要求を処理する割
込み処理回路の一従来例が図４に示される。図４におい
て、５はエンコーダであり、このエンコーダ５はＣＰＵ
に対する各種の割込み要求＃１〜＃ｎが入力されてい
て、それらの割込み要求に対して優先順位を判断しつつ
割込みベクトルを発生し出力する回路である。
込み処理回路の一従来例が図４に示される。図４におい
て、５はエンコーダであり、このエンコーダ５はＣＰＵ
に対する各種の割込み要求＃１〜＃ｎが入力されてい
て、それらの割込み要求に対して優先順位を判断しつつ
割込みベクトルを発生し出力する回路である。
【０００４】６はバッファレジスタであり、このバッフ
ァレジスタ６はエンコーダ５から出力された割込みベク
トルを一時的に保存するものであり、この割込みベクト
ルはＣＰＵの割込みアクノレジサイクル（割込み要求の
入力に対してＣＰＵがそれを受け付けるためのサイク
ル）時にＣＰＵ４に受け渡される。
ァレジスタ６はエンコーダ５から出力された割込みベク
トルを一時的に保存するものであり、この割込みベクト
ルはＣＰＵの割込みアクノレジサイクル（割込み要求の
入力に対してＣＰＵがそれを受け付けるためのサイク
ル）時にＣＰＵ４に受け渡される。
【０００５】
【発明が解決しようとする課題】従来の割込み処理回路
では、割込み要求が発生してからそれに対する割込みア
クノレジサイクルが発生する前に、他の割込み要求が発
生すると、バッファレジスタ６の内容が変わってしま
い、もとの割込み要求が無視されてしまうことがある。
では、割込み要求が発生してからそれに対する割込みア
クノレジサイクルが発生する前に、他の割込み要求が発
生すると、バッファレジスタ６の内容が変わってしま
い、もとの割込み要求が無視されてしまうことがある。
【０００６】例えば、ＣＰＵ４が割込み要求＃１を処理
中の時に、次の割込み要求＃２が発生したものとする。
この時にはＣＰＵ４は割込み要求＃１をまだ処理中であ
るので、それが終了するまで割込み要求＃２に対しては
割込みアクノレジサイクルを発生できない。よってこの
割込み要求＃２の割込みベクトルはバッファレジスタ６
に待たされる。ところが、この割込み要求＃２に続いて
更に他の割込み要求＃３が発生すると、この割込み要求
＃３の割込みベクトルがバッファレジスタ６に書き込ま
れ、従前の割込み要求＃２の割込みベクトルはＣＰＵ４
に受け渡されることなく廃棄されてしまう。この結果、
割込み要求＃２は実行されることなく無視されてしまう
という問題が生じる。
中の時に、次の割込み要求＃２が発生したものとする。
この時にはＣＰＵ４は割込み要求＃１をまだ処理中であ
るので、それが終了するまで割込み要求＃２に対しては
割込みアクノレジサイクルを発生できない。よってこの
割込み要求＃２の割込みベクトルはバッファレジスタ６
に待たされる。ところが、この割込み要求＃２に続いて
更に他の割込み要求＃３が発生すると、この割込み要求
＃３の割込みベクトルがバッファレジスタ６に書き込ま
れ、従前の割込み要求＃２の割込みベクトルはＣＰＵ４
に受け渡されることなく廃棄されてしまう。この結果、
割込み要求＃２は実行されることなく無視されてしまう
という問題が生じる。
【０００７】また、割込み要求の数や種類は装置構成や
機能により様々である。このため、割込み処理回路を種
々の装置に使用する場合、その装置の構成や機能に応じ
て割込みベクトルの内容を変更しなければならないが、
そのためには、割込みベクトルを発生するエンコーダの
回路構成をその適用装置の構成や機能に応じて変更しな
ければならない。よって従来の割込み処理回路は汎用性
が低く、各装置対応にハードウェアを作らなければなら
ないため、コストアップとなり、また設計・製造にも時
間がかかるという問題がある。
機能により様々である。このため、割込み処理回路を種
々の装置に使用する場合、その装置の構成や機能に応じ
て割込みベクトルの内容を変更しなければならないが、
そのためには、割込みベクトルを発生するエンコーダの
回路構成をその適用装置の構成や機能に応じて変更しな
ければならない。よって従来の割込み処理回路は汎用性
が低く、各装置対応にハードウェアを作らなければなら
ないため、コストアップとなり、また設計・製造にも時
間がかかるという問題がある。
【０００８】本発明はかかる事情に鑑みてなされたもの
であり、その目的とするところは、複数の同時発生的な
割込み要求に対してもそれらを確実に処理でき、また種
々の装置への適用において汎用性のある割込み処理回路
を提供することにある。
であり、その目的とするところは、複数の同時発生的な
割込み要求に対してもそれらを確実に処理でき、また種
々の装置への適用において汎用性のある割込み処理回路
を提供することにある。
【０００９】
【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明の割込み処理回路は、一つの形態
として、図１の〔Ａ〕に示されるように、複数の割込み
要求にそれぞれ対応する複数の割込みベクトル情報が格
納された割込みベクトル格納用メモリ１２と、割込み要
求が入力されるとその割込み要求に対応する割込みベク
トル情報が格納されている該割込みベクトル格納用メモ
リ１２のアドレスを生成してベクトル格納用メモリ１２
にアドレス入力させるエンコーダ１１と、エンコーダ１
１からのアドレスによって割込みベクトル格納用メモリ
１２から読み出された割込みベクトル情報を蓄積して中
央処理装置１４に渡すＦＩＦＯメモリ１３とを備えたも
のである。
説明図である。本発明の割込み処理回路は、一つの形態
として、図１の〔Ａ〕に示されるように、複数の割込み
要求にそれぞれ対応する複数の割込みベクトル情報が格
納された割込みベクトル格納用メモリ１２と、割込み要
求が入力されるとその割込み要求に対応する割込みベク
トル情報が格納されている該割込みベクトル格納用メモ
リ１２のアドレスを生成してベクトル格納用メモリ１２
にアドレス入力させるエンコーダ１１と、エンコーダ１
１からのアドレスによって割込みベクトル格納用メモリ
１２から読み出された割込みベクトル情報を蓄積して中
央処理装置１４に渡すＦＩＦＯメモリ１３とを備えたも
のである。
【００１０】また本発明の割込み処理回路は、他の形態
として、図１の〔Ｂ〕に示されるように、複数の割込み
要求にそれぞれ対応する複数の割込みベクトル情報が格
納された割込みベクトル格納用メモリ１２と、割込み要
求が入力されるとその割込み要求に対応する割込みベク
トル情報が格納されている割込みベクトル格納用メモリ
１２のアドレスを生成し出力するエンコーダ１１と、エ
ンコーダ１１からのアドレスを蓄積して逐次に割込みベ
クトル格納用メモリ１２にアドレス入力させるＦＩＦＯ
メモリ１３とを備え、ＦＩＦＯメモリ１３からのアドレ
スによって割込みベクトル格納用メモリ１２から読み出
された割込みベクトル情報を中央処理装置１４に渡すよ
うに構成されたものである。
として、図１の〔Ｂ〕に示されるように、複数の割込み
要求にそれぞれ対応する複数の割込みベクトル情報が格
納された割込みベクトル格納用メモリ１２と、割込み要
求が入力されるとその割込み要求に対応する割込みベク
トル情報が格納されている割込みベクトル格納用メモリ
１２のアドレスを生成し出力するエンコーダ１１と、エ
ンコーダ１１からのアドレスを蓄積して逐次に割込みベ
クトル格納用メモリ１２にアドレス入力させるＦＩＦＯ
メモリ１３とを備え、ＦＩＦＯメモリ１３からのアドレ
スによって割込みベクトル格納用メモリ１２から読み出
された割込みベクトル情報を中央処理装置１４に渡すよ
うに構成されたものである。
【００１１】
【作用】前者の形態の割込み処理回路では、割込み要求
が発生すると、エンコーダ１１によってその割込み要求
に対応した割込みベクトル格納用メモリ１２のアドレス
が発生され、そのアドレスによって割込みベクトル格納
用メモリ１２からその割込み要求に対応した割込みベク
トル情報が読み出されて、それがＦＩＦＯメモリ１３に
格納される。このＦＩＦＯメモリ１３に格納された割込
みベクトル情報は、その割込み要求に対するＣＰＵ１４
の割込みアクノレジサイクルで読み出されてＣＰＵ１４
に渡される。
が発生すると、エンコーダ１１によってその割込み要求
に対応した割込みベクトル格納用メモリ１２のアドレス
が発生され、そのアドレスによって割込みベクトル格納
用メモリ１２からその割込み要求に対応した割込みベク
トル情報が読み出されて、それがＦＩＦＯメモリ１３に
格納される。このＦＩＦＯメモリ１３に格納された割込
みベクトル情報は、その割込み要求に対するＣＰＵ１４
の割込みアクノレジサイクルで読み出されてＣＰＵ１４
に渡される。
【００１２】一方、この割込みアクノレジサイクルが発
生される前に、次の割込み要求が発生した場合、その割
込み要求に対する割込みベクトル格納用メモリ１２のア
ドレスがエンコーダ１１で発生され、そのアドレスによ
り割込みベクトル格納用メモリ１２から読み出された割
込みベクトル情報はＦＩＦＯメモリ１３に格納される。
よって前の割込みベクトル情報を消去することなく新た
に入力された割込みベクトル情報も蓄積することができ
る。
生される前に、次の割込み要求が発生した場合、その割
込み要求に対する割込みベクトル格納用メモリ１２のア
ドレスがエンコーダ１１で発生され、そのアドレスによ
り割込みベクトル格納用メモリ１２から読み出された割
込みベクトル情報はＦＩＦＯメモリ１３に格納される。
よって前の割込みベクトル情報を消去することなく新た
に入力された割込みベクトル情報も蓄積することができ
る。
【００１３】やがて前の割込み要求に対する割込みアク
ノリジサイクルが発生されたら、ＦＩＦＯメモリ１３か
ら前の割込みベクトル情報を読み出してＣＰＵ１４に渡
す。このような処理をすることにより、割込み要求が複
数同時的に発生してもそれら全ての割込み要求に対して
答えることができる。
ノリジサイクルが発生されたら、ＦＩＦＯメモリ１３か
ら前の割込みベクトル情報を読み出してＣＰＵ１４に渡
す。このような処理をすることにより、割込み要求が複
数同時的に発生してもそれら全ての割込み要求に対して
答えることができる。
【００１４】また、後者の形態の割込み処理回路では、
エンコーダ１１からの割込みベクトル格納用メモリ１２
のアドレスは一旦、ＦＩＦＯメモリ１３に蓄積され、Ｃ
ＰＵ１４からの割込みアクノレジサイクルが発生する毎
に逐次に読み出されて割込みベクトル格納用メモリ１２
にアドレス入力され、割込みベクトル格納用メモリ１２
からそのアドレスに対応した割込みベクトル情報が読み
出されてＣＰＵ１４に渡される。
エンコーダ１１からの割込みベクトル格納用メモリ１２
のアドレスは一旦、ＦＩＦＯメモリ１３に蓄積され、Ｃ
ＰＵ１４からの割込みアクノレジサイクルが発生する毎
に逐次に読み出されて割込みベクトル格納用メモリ１２
にアドレス入力され、割込みベクトル格納用メモリ１２
からそのアドレスに対応した割込みベクトル情報が読み
出されてＣＰＵ１４に渡される。
【００１５】そして割込み要求が複数同時発生した場合
には、ＦＩＦＯメモリ１３にその割込み要求に対応する
割込みベクトル格納用メモリ１２のアドレス情報が逐次
に蓄積される。
には、ＦＩＦＯメモリ１３にその割込み要求に対応する
割込みベクトル格納用メモリ１２のアドレス情報が逐次
に蓄積される。
【００１６】この本発明の割込み処理回路では、割込み
ベクトル格納用メモリ１２の内容を書き換えるだけで、
適用装置の構成や機能の変更に対応することができる。
ベクトル格納用メモリ１２の内容を書き換えるだけで、
適用装置の構成や機能の変更に対応することができる。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２には本発明の一実施例としての割込み処理回
路が示される。図２において、２はＲＯＭ（読出し専用
メモリ）であり、このＲＯＭ２には複数の割込み要求＃
１〜＃ｎにそれぞれ対応する割込みベクトル（または割
込みベクトル番号）が格納されている。１はエンコーダ
であり、このエンコーダ１は入力された割込み要求に対
して、その割込み要求に対応する割込みベクトルが格納
されているＲＯＭ２のアドレスを生成して、そのアドレ
スをＲＯＭ２のアドレス端子に入力させる。
する。図２には本発明の一実施例としての割込み処理回
路が示される。図２において、２はＲＯＭ（読出し専用
メモリ）であり、このＲＯＭ２には複数の割込み要求＃
１〜＃ｎにそれぞれ対応する割込みベクトル（または割
込みベクトル番号）が格納されている。１はエンコーダ
であり、このエンコーダ１は入力された割込み要求に対
して、その割込み要求に対応する割込みベクトルが格納
されているＲＯＭ２のアドレスを生成して、そのアドレ
スをＲＯＭ２のアドレス端子に入力させる。
【００１８】３はＦＩＦＯ（First In First Out：先入
れ先出し) メモリであり、ＲＯＭ２から読み出された割
込みベクトルをその発生した順番に保存し、ＣＰＵ４か
らの割込みアクノレジサイクルでその蓄積した割込みベ
クトルを先入れ先出し方式で逐次にＣＰＵ４に受け渡す
ものである。このＦＩＦＯメモリ３は割込み要求が複数
同時的に発生した場合でも、それらが順番に処理される
までの間、それらの割込みベクトルを蓄積できるだけの
メモリ容量を持っている。
れ先出し) メモリであり、ＲＯＭ２から読み出された割
込みベクトルをその発生した順番に保存し、ＣＰＵ４か
らの割込みアクノレジサイクルでその蓄積した割込みベ
クトルを先入れ先出し方式で逐次にＣＰＵ４に受け渡す
ものである。このＦＩＦＯメモリ３は割込み要求が複数
同時的に発生した場合でも、それらが順番に処理される
までの間、それらの割込みベクトルを蓄積できるだけの
メモリ容量を持っている。
【００１９】この実施例回路では、割込み要求が発生す
ると、エンコーダ１によってその割込み要求に対応した
ＲＯＭ２のアドレスが発生され、そのアドレスによって
ＲＯＭ２からその割込み要求に対応した割込みベクトル
が読み出されて、それがＦＩＦＯメモリ３に格納され
る。このＦＩＦＯメモリ３に格納された割込みベクトル
は、通常、その割込み要求に対するＣＰＵ４の割込みア
クノレジサイクルで読み出されてＣＰＵ４に渡される。
ると、エンコーダ１によってその割込み要求に対応した
ＲＯＭ２のアドレスが発生され、そのアドレスによって
ＲＯＭ２からその割込み要求に対応した割込みベクトル
が読み出されて、それがＦＩＦＯメモリ３に格納され
る。このＦＩＦＯメモリ３に格納された割込みベクトル
は、通常、その割込み要求に対するＣＰＵ４の割込みア
クノレジサイクルで読み出されてＣＰＵ４に渡される。
【００２０】一方、この割込みアクノレジサイクルが発
生される前に、次の割込み要求が発生した場合、その割
込み要求に対するＲＯＭ２のアドレスがエンコーダ１で
発生され、そのアドレスによりＲＯＭ２から読み出され
た割込みベクトルはＦＩＦＯメモリ３に格納されるが、
ＦＩＦＯメモリ３は十分なメモリ容量を持っているの
で、前の割込みベクトルを消去することなく新たに入力
された割込みベクトルも蓄積することができる。やがて
前の割込み要求に対する割込みアクノリジサイクルが発
生されたら、ＦＩＦＯメモリ３から前の割込みベクトル
を読み出してＣＰＵ４に渡す。このような処理をするこ
とにより、割込み要求が複数同時的に発生してもそれら
全ての割込み要求に対して答えることができる。
生される前に、次の割込み要求が発生した場合、その割
込み要求に対するＲＯＭ２のアドレスがエンコーダ１で
発生され、そのアドレスによりＲＯＭ２から読み出され
た割込みベクトルはＦＩＦＯメモリ３に格納されるが、
ＦＩＦＯメモリ３は十分なメモリ容量を持っているの
で、前の割込みベクトルを消去することなく新たに入力
された割込みベクトルも蓄積することができる。やがて
前の割込み要求に対する割込みアクノリジサイクルが発
生されたら、ＦＩＦＯメモリ３から前の割込みベクトル
を読み出してＣＰＵ４に渡す。このような処理をするこ
とにより、割込み要求が複数同時的に発生してもそれら
全ての割込み要求に対して答えることができる。
【００２１】また、この実施例の割込み処理回路によれ
ば、それを適用する装置が変わって割込みベクトルの変
更が要求された場合でも、ＲＯＭ２の内容を書き換える
だけでよく、ハードウェアの変更は必要ないので、種々
の装置に対して汎用性がある。
ば、それを適用する装置が変わって割込みベクトルの変
更が要求された場合でも、ＲＯＭ２の内容を書き換える
だけでよく、ハードウェアの変更は必要ないので、種々
の装置に対して汎用性がある。
【００２２】図３には本発明の他の実施例としての割込
み処理回路が示される。図３中、図２と同様な機能の回
路に対しては同じ参照番号を付してある。この実施例が
前述の実施例と相違する点は、ＲＯＭ２とＦＩＦＯメモ
リ３の位置が前後に入れ換えてあることである。
み処理回路が示される。図３中、図２と同様な機能の回
路に対しては同じ参照番号を付してある。この実施例が
前述の実施例と相違する点は、ＲＯＭ２とＦＩＦＯメモ
リ３の位置が前後に入れ換えてあることである。
【００２３】すなわち、この実施例では、エンコーダ１
からのＲＯＭ２のアドレスは一旦、ＦＩＦＯメモリ３に
蓄積され、ＣＰＵ４からの割込みアクノレジサイクルが
発生する毎に逐次に読み出されてＲＯＭ２にアドレス入
力され、ＲＯＭ２からそのアドレスに対応した割込みベ
クトルが読み出されてＣＰＵ４に渡されるようになって
いる。
からのＲＯＭ２のアドレスは一旦、ＦＩＦＯメモリ３に
蓄積され、ＣＰＵ４からの割込みアクノレジサイクルが
発生する毎に逐次に読み出されてＲＯＭ２にアドレス入
力され、ＲＯＭ２からそのアドレスに対応した割込みベ
クトルが読み出されてＣＰＵ４に渡されるようになって
いる。
【００２４】このように、割込み要求が複数同時発生し
た場合には、前述の実施例ではＦＩＦＯメモリ３にその
割込み要求に対応する割込みベクトル情報が蓄積される
のに対して、本実施例では、ＦＩＦＯメモリ３にその割
込み要求に対応するＲＯＭ２のアドレス情報が蓄積され
る。
た場合には、前述の実施例ではＦＩＦＯメモリ３にその
割込み要求に対応する割込みベクトル情報が蓄積される
のに対して、本実施例では、ＦＩＦＯメモリ３にその割
込み要求に対応するＲＯＭ２のアドレス情報が蓄積され
る。
【００２５】なお、この実施例においても、ＲＯＭ２の
内容を書き換えるだけで、適用装置の構成や機能の変更
に対応することができる。
内容を書き換えるだけで、適用装置の構成や機能の変更
に対応することができる。
【００２６】本発明の実施にあたっては、種々の変形形
態が可能である。例えば上述の実施例では、割込みベク
トルを格納するメモリとしてＲＯＭを用いたが、本発明
はこれに限られるものではなく、ＥＰＲＯＭ、ＥＥＰＲ
ＯＭ等は勿論のこと、不揮発性のＲＡＭ等を用いてもよ
い。
態が可能である。例えば上述の実施例では、割込みベク
トルを格納するメモリとしてＲＯＭを用いたが、本発明
はこれに限られるものではなく、ＥＰＲＯＭ、ＥＥＰＲ
ＯＭ等は勿論のこと、不揮発性のＲＡＭ等を用いてもよ
い。
【００２７】
【発明の効果】以上に説明したように、本発明によれ
ば、複数の同時発生的な割込み要求に対してもそれらを
確実に処理できる。また適用装置の構成や機能に変更に
対しても割込みベクトル格納用メモリの内容を書き換え
るだけで対応できるので、汎用性が高い。
ば、複数の同時発生的な割込み要求に対してもそれらを
確実に処理できる。また適用装置の構成や機能に変更に
対しても割込みベクトル格納用メモリの内容を書き換え
るだけで対応できるので、汎用性が高い。
【図１】本発明に係る原理説明図である。
【図２】本発明の一実施例としての割込み処理回路を示
す図である。
す図である。
【図３】本発明の他の実施例としての割込み処理回路を
示す図である。
示す図である。
【図４】割込み処理回路の従来例を示す図である。
１ エンコーダ ２ ＲＯＭ ３ ＦＩＦＯメモリ ４ ＣＰＵ ５ エンコーダ ６ バッファレジスタ
Claims (2)
- 【請求項１】 複数の割込み要求にそれぞれ対応する複
数の割込みベクトル情報が格納された割込みベクトル格
納用メモリ（１２）と、 割込み要求が入力されるとその割込み要求に対応する割
込みベクトル情報が格納されている該割込みベクトル格
納用メモリのアドレスを生成して該ベクトル格納用メモ
リにアドレス入力させるエンコーダ（１１）と、 該エンコーダからのアドレスによって該割込みベクトル
格納用メモリから読み出された割込みベクトル情報を蓄
積して中央処理装置（１４）に渡すＦＩＦＯメモリ（１
３）とを備えた割込み処理回路。 - 【請求項２】 複数の割込み要求にそれぞれ対応する複
数の割込みベクトル情報が格納された割込みベクトル格
納用メモリ（１２）と、 割込み要求が入力されるとその割込み要求に対応する割
込みベクトル情報が格納されている該割込みベクトル格
納用メモリのアドレスを生成し出力するエンコーダ（１
１）と、 該エンコーダからのアドレスを蓄積して逐次に該割込み
ベクトル格納用メモリにアドレス入力させるＦＩＦＯメ
モリ（１３）とを備え、該ＦＩＦＯメモリからのアドレ
スによって該割込みベクトル格納用メモリから読み出さ
れた割込みベクトル情報を中央処理装置（１４）に渡す
ように構成された割込み処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8820592A JPH05257862A (ja) | 1992-03-12 | 1992-03-12 | 割込み処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8820592A JPH05257862A (ja) | 1992-03-12 | 1992-03-12 | 割込み処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257862A true JPH05257862A (ja) | 1993-10-08 |
Family
ID=13936404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8820592A Withdrawn JPH05257862A (ja) | 1992-03-12 | 1992-03-12 | 割込み処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016021123A (ja) * | 2014-07-14 | 2016-02-04 | 株式会社デンソー | マイクロコンピュータ |
-
1992
- 1992-03-12 JP JP8820592A patent/JPH05257862A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016021123A (ja) * | 2014-07-14 | 2016-02-04 | 株式会社デンソー | マイクロコンピュータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |