JPS62251943A - チヤネル装置のメモリアドレス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、仮想アドレス計算機システムにおけるチャネ
ル装置のメモリアドレス制御方式に関する。

〔従来の技術〕

仮想アドレス計算機システムにおいては、仮想記憶空間
のアドレスと実記憶空間のアドレスはページ単位で関係
づけられ、仮想記憶空間で連続しているページは、実記
憶空間（主メモリ）ではちらばって配置されている。

一方、主メモリと入出力装置の間で高速データ転送制御
を行うチャネル装置は、従来、その内部に、主メモリと
入出力装置の入出力データの格納を行うデータバッファ
を持ち、特に出力系コマンドの実行時には、主メモリの
データの先取りを行っている。この様なチャネル装置に
おいては、データの先取り中に主メモリアドレスがペー
ジ境界を越えると、−担主メモリからのデータの先取り
を中断し、データバッファが空になった時点で、アドレ
ス変換機能によって次ページの実アドレスを入手し、こ
の入手したアドレスを次ページの主メモリアドレスとし
てデータの先取りを再開している。

なお、この種のメモリ先取り制御方式に関しては、例え
ば特開昭５９−９４１２８号に開示されている。

〔発明が解決しようとする問題点〕

上記従来技術では、メモリアドレスがページ境界を越え
ると、チャネル装置はデータバッファが空になるまで一
時データの先取りを停止し、データバッファが空になっ
た時点でアドレス変換を行って次ページの主メモリの実
アドレスを得、該アドレスを使ってデータの先取りを再
開するため、ページ境界ごとにデータ転送の中断をよぎ
なくされ、ディスク装置等の高速系のデバイスに対して
オーバランとなる問題があった。

本発明の目的は、仮想アドレス計算機システムのチャネ
ル装置において、主メモリアドレスがページ境界を越え
た場合にもデータの先取りを中断することなく、続行で
きるようにして、ディスク等の高速系のデバイスに対し
てオーバランの発生の危険性を防ぐことにある。

〔問題点を解決するための手段〕

上記目的は、次ページの主メモリアドレスをあらかじめ
格納しておくための次ページメモリアドレスレジスタと
、次ページの主メモリアドレスが有効であることを示す
次ページメモリアドレス有効表示ラッチと、次にアクセ
スする主メモリアドレスを保持するカレントメモリアド
レスレジスタと、カレントメモリアドレスを更新するカ
ウンタと、主メモリアドレスがページ境界を越えたかど
うかを検出するページ境界検出部と、ページ境界検出部
の出力を保持するページ境界検出保持ラッチをもつこと
により達成される。

〔作　用〕

チャネル装置では、データ転送中、主メモリアドレスが
ページ境界を越えると、ページ境界検出部分からの出力
信号により、ページ境界検出保持ラッチがセットされる
。その時、次ページの主メモリアドレスの内容が有効で
あることを示す次ページメモリアドレス有効表示ラッチ
がセットされていると１次ページメモリアドレスレジス
タの内容をカレントメモリアドレスレジスタに格納し。

前記メモリアドレス有効表示ラッチをリセットして次ペ
ージの主メモリアドレスに対するデータ転送を続行する
。

同時にチャネル装置では、マイクロプログラムに次の次
ページメモリアドレスを準備するため割込み要求を行う
。マイクロプログラムはチャネル装置からの割込み要求
の内容によってアドレス変換を行い１次ページの主メモ
リアドレスを次ページメモリアドレスレジスタにセット
し、さらに次ページメモリアドレス有効表示ラッチをセ
ットする。これにより１次にページ境界を越えた時、デ
ータの先取りが中断されることなく行われ、ディスク等
の高速系のデバイスに対してオーバランを防ぐことがで
きる。

〔実施例〕

以下、本発明の一実施例を第１図及び第２１８！１によ
り説明する。

第１図は本発明の一実施例の構成図であり、特にチャネ
ル装置における本発明に関係する部分のみを示している
。第１図において、レジスタ２０はアドレス変換後の次
ページの主メモリアドレスを格納する次ページメモリア
ドレスレジスタであり、マイクロプログラムによりデー
タバス１を通してセットされる。ラッチ２６は次ページ
メモリアドレスレジスタ２０の内容が有効であることを
示す次ページメモリアドレス有効表示ラッチであり、マ
イクロプログラムにより信号線３を通してセットされる
。信号線２はデータ転送の開始を指示する線である。レ
ジスタ２２は主メモリのメモリアドレスを保持するカレ
ントメモリアドレスレジスタであり、その内容はアドレ
ス線４により主メモリへ送出される。カウンタ２３はカ
レントメモリアドレスレジスタ２２の更新を行うもので
。

史新後のカレントメモリアドレスはセレクタ２１を通っ
てレジスタ２２に再格納される。セレクタ２１は、通常
はカウンタ２３の出力を選択し、データ転送開始あるい
は主メモリアドレスがページ境界を越えたとき次ページ
アドレスレジスタ２０の出力を選択する。ページ境界検
出部２４はカウンタ２３で更新した主メモリアドレスが
ページ境界を越えたかどうかを検出するものであり、ペ
ージ境界が越えるとページ境界検出保持ラッチ２５をセ
ットする。信号線５は主メモリアドレスがページ境界を
越えたことを示すページ境界検出保持ラッチ２５の出力
によりマイクロプログラムへ割込みを行う割込み要求信
号線である。

次に、第１図の動作を第２図のタイムチャートを参照し
て説明する。

データ転送の開始に当り、チャネルのマイクロプログラ
ムはアドレス変換を行い、最初のページの主メモリアド
レス（実アドレス）を生成し、データバス１を介して次
ページメモリアドレスレジスタ２０に格納する。アドレ
ス変換それ自体は周知であるので説明は省略する。同時
にマイクロプログラムは信号線３により１次ページメモ
リアドレスレジスタ２０の内容が有効であることを示す
次ページメモリアドレス有効表示ラッチ２６をセットす
る。さらに、マイクロプログラムは信号線２によりデー
タ転送開始を指示する。この開始指示により、セレクタ
２１はオアゲート２８の“′１″出力を受けて次ページ
メモリアドレスレジスタ２０の出力側を選択し、次ペー
ジメモリアドレスレジスタ２０の内容がカレントメモリ
アドレスレジスタ２２に格納される。また、次ページメ
モリアドレス有効表示ラッチ２６は、オアゲート２８が
゛″１″１″出力ットされる。その後、信号線２がオフ
となることにより、セレクタ２１はカレントメモリアド
レスカウンタ２３の出力側を選択する。

一方、チャネルのマイクロプログラムは、データ転送開
始指示を行った後、転送データ量の関係でページクロス
を発生するかどうか予測する。そして、ページクロスが
発生する場合、データ転送を開始した主メモリアドレス
の次ページの主メモリアドレスを作成するためアドレス
変換を行い、データバス１を介して次ページメモリアド
レスレジスタ２０に次ページの主メモリアドレスを格納
し、同時に信号線３により次ページメモリアドレス有効
表示ラッチ２６をセットする。

主メモリとチャネル間でデータ転送が開始されると、１
回のデータ転送が行われる毎に、カレントメモリアドレ
スレジスタ２２の主メモリアドレスはカウンタ２３で更
新さ、セレクタ２１を介してカレントメモリアドレスレ
ジスタ２２に再設定される。カウンタ２３の出力はペー
ジ境界検出部２４にも与えられており、データ転送が実
行されている途中でカレントメモリアドレスがページ境
界を越えると、ページ境界検出部２４は検出信号を出力
する。この時１次ページメモリアドレス有効表示ラッチ
２６がセットされていれば、アンドゲート２７で一致が
とられ、オアゲート２８の１”出力を受けて、セレクタ
２１は次ページメモリアドレスレジスタ２０の出力を選
択する。この結果、次ページメモリアドレスレジスタ２
０にあらかじめ格納されている次ページの主メモリアド
レスがカレントメモリアドレスレジスタ２２に格納され
る。次ページメモリアドレス有効表示ラッチ２６はオア
ゲート２８の“１″出力でリセットされる。ラッチ２６
がリセットすると、オアゲート２８の出力は“０”とな
り、セレクタ２１は再びカウンタ２３の出力側を選択す
る。このようにして、主メモリアドレスがページ境界を
越えても、主メモリとチャネル間のデータ転送は中断す
ることなく続行される。特に出力系コマンドの実行時に
は、主メモリのデータの先取りが中断することなく続行
される。

一方、ページ境界検出部２４の検出信号によりページ境
界検出保持ラッチ２５がセットされ、信号線５によりア
ドレス変換要求の割込みがが＼る。

チャネルのマイクロプログラムは、この割込みにより残
り転送データ量の関係でページクロスが発生するかどう
か予測し、ページクロスが発生する場合、アドレス変換
を行って次ページの主メモリアドレスを生成し、その実
主メモリアドレスをデータバス１により次ページメモリ
アドレスレジスタ２０に格納すると共に、信号線３によ
り次ページメモリアドレス有効表示ラッチ２６をセット
し、さらにページ境界検出保持ラッチ２５をリセットす
る。

以上の動作をページ境界検出部２４でページ境界を検出
する毎に繰り返すことにより、主メモリアドレスがペー
ジ境界を越えてもデータの先取りが中断されることなく
実現される。

なお、次ページメモリアドレス有効表示ラッチ２６がセ
ットされていない場合は、チャネルのマイクロプログラ
ムにより、アドレス変換後の次ページの主メモリアドレ
スが次ページメモリアドレスレジスタ２０に格納され、
次ページメモリアドレス有効表示ラッチ２６がセットさ
れるまでデータの先取りが中断され、次ページメモリア
ドレス有効表示ラッチ２６がセットされると、次ページ
メモリアドレスをカレントアドレスレジスタ２２に転送
することで、データ先取りが再開される。

なお、第１図の実施例における次ページメモリアドレス
レジスタ２０とその有効表示ラッチ２６をメモリ化し、
その書込み読出しを先入れ先出し法（Ｐ　Ｉ　ＦＯ：　
Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）で動作させる
ことにより、データ転送とは関係なくチャネルのマイク
ロプログラムによりアドレス変換後の実主メモリアドレ
スを複数個メモリ内に用意することができ、かつチャネ
ル装置におけるページ境界での次ページメモリアドレス
入手のためのデータ転送の中断を完全回避することがで
きる。

〔発明の効果〕

以上述べたように、本発明によれば、仮想アドレス計算
機システムのチャネル装置において、主メモリアドレス
がページ境界等を越えた場合にも、主メモリとチャネル
間のデータ転送を中断することなく続行することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は第１図の
動作を説明するためのタイムチャートである。 １・・・データバス、　２・・・データ転送開始指示線
、３・・・次ページメモリアドレス有効表示ラッチセッ
ト指示線、　４・・・主メモリアドレス送出線、５・・
・割込要求（＝呼線、　　２０・・・次ページメモリア
ドレスレジスタ、　　２１・・・セレクタ、２２・・・
カレントメモリアドレスレジスタ、２３・・・カウンタ
、　２４・・・ページ境界検出部、２５・・・ページ境
界検出保持ラッチ。 ２６・・・次ページメモリアドレス有効表示ラッチ。 第１９図

Claims (1)

【特許請求の範囲】
1. （１）仮想アドレス方式をとるチャネル装置において、
   主メモリとチャネル間でデータ転送を行うための主メモ
   リアドレスを保持するカレントメモリアドレスレジスタ
   と、データ転送毎に前記カレントメモリアドレスレジス
   タの内容を更新するカウンタと、アドレス変換後の実主
   メモリアドレスを保持する次ページメモリアドレスレジ
   スタと、前記次ページメモリアドレスレジスタの内容が
   有効であることを示す次ページメモリアドレス有効表示
   フラグと、前記カレントメモリアドレスレジスタの内容
   がページ境界を越えた時、前記次ページメモリアドレス
   有効表示フラグが有効であると、前記次ページメモリア
   ドレスレジスタにあらかじめ格納してある実主メモリア
   ドレスをカレントメモリアドレスレジスタに格納する共
   に、アドレス変換により次ページの実主メモリアドレス
   を生成して前記次ページメモリアドレスレジスタに格納
   し、且つ、前記次ページメモリアドレス有効表示フラグ
   をセットする制御手段とを有することを特徴とするチャ
   ネル装置のメモリアドレス制御方式。