JPH0347536B2 - - Google Patents
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- Publication number
- JPH0347536B2 JPH0347536B2 JP58164104A JP16410483A JPH0347536B2 JP H0347536 B2 JPH0347536 B2 JP H0347536B2 JP 58164104 A JP58164104 A JP 58164104A JP 16410483 A JP16410483 A JP 16410483A JP H0347536 B2 JPH0347536 B2 JP H0347536B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- level
- register
- address
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010365 information processing Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は、複数の割込レベルを有し、割込みに
従い演算レジスタの内容を退避・回復する機能を
有する情報処理装置に関するものである。
従い演算レジスタの内容を退避・回復する機能を
有する情報処理装置に関するものである。
（従来の技術）
従来、その種の装置では割込受付時に、その装
置内にある通常数バイトから数10バイトを有する
演算レジスタの内容総べてを、固定的に予め定め
られたメモリエリアに退避し、割込処理終了時に
上記退避した演算レジスタの内容総べてをメモリ
上から演算レジスタに回復するか、或いは予め割
込レベルに対応して演算レジスタ群を設けて、割
込受付け時、メモリへの演算レジスタの内容の退
避回復を行わないようにし、受付けた割込レベル
に対応する演算レジスタを使用して割込処理を行
うという構成がとられていた。
置内にある通常数バイトから数10バイトを有する
演算レジスタの内容総べてを、固定的に予め定め
られたメモリエリアに退避し、割込処理終了時に
上記退避した演算レジスタの内容総べてをメモリ
上から演算レジスタに回復するか、或いは予め割
込レベルに対応して演算レジスタ群を設けて、割
込受付け時、メモリへの演算レジスタの内容の退
避回復を行わないようにし、受付けた割込レベル
に対応する演算レジスタを使用して割込処理を行
うという構成がとられていた。
このような構成とした場合、割込レベル毎に使
用する演算レジスタの使用量が異なると、上記前
者のケースでは演算レジスタの内容の余分な退避
回復処理が必要となり、この分、性能が低下する
という問題があり、上記後者のケースでは前者の
ような性能低下を回避できるが、演算レジスタの
要領に関して各割込レベル毎に演算レジスタを有
しなければならず、ハード増となり経済性の点で
問題があつた。
用する演算レジスタの使用量が異なると、上記前
者のケースでは演算レジスタの内容の余分な退避
回復処理が必要となり、この分、性能が低下する
という問題があり、上記後者のケースでは前者の
ような性能低下を回避できるが、演算レジスタの
要領に関して各割込レベル毎に演算レジスタを有
しなければならず、ハード増となり経済性の点で
問題があつた。
（発明の目的）
本発明はこれらの問題点を解決するため、割込
み時に当該割込発生時までに受付けていた割込レ
ベル状態にもつづき演算レジスタの内容の退避・
回復すべき範囲を選択するようにしたものであ
り、以下図面について詳細に説明する。
み時に当該割込発生時までに受付けていた割込レ
ベル状態にもつづき演算レジスタの内容の退避・
回復すべき範囲を選択するようにしたものであ
り、以下図面について詳細に説明する。
第１図は本発明の構成を含む情報処理装置の命
令実行部の一実施例の構成を示すブロツク図であ
り、１は命令実行部、２は命令実行制御部、３は
演算レジスタ、４は命令レジスタ、５はメモリバ
ツフアレジスタ、６は命令アドレスレジスタ、７
は命令アドレス制御部、８は割込制御部、９は命
令アドレスセレクタを示す。
令実行部の一実施例の構成を示すブロツク図であ
り、１は命令実行部、２は命令実行制御部、３は
演算レジスタ、４は命令レジスタ、５はメモリバ
ツフアレジスタ、６は命令アドレスレジスタ、７
は命令アドレス制御部、８は割込制御部、９は命
令アドレスセレクタを示す。
図において、命令はメモリバツフアレジスタ５
に接続されているメモリの命令アドレスレジスタ
６の出力である命令アドレスから読出され、命令
レジスタ４にセツトされ実行される。この命令の
実行終了と共に、命令アドレス制御部７から次の
命令アドレスが命令アドレスセレクタ９を通して
命令アドレスレジスタ６にセツトされ、次の命令
アドレスを出力し、次の命令が読出され順次命令
が実行されて行く。高速処理を要求される場合に
は命令先取り機能を設け高速に命令が実行されて
行く。命令実行中に割込制御部８により割込みを
受付けると、命令の区切りで割込処理に移行でき
るように命令実行制御部２で割込制御がなされ
る。なお、割込制御部８は割込受付時に割込レベ
ルに応じてプログラムの分岐先アドレスを指定で
きる割込ベクトル分岐回路を有するものとする。
に接続されているメモリの命令アドレスレジスタ
６の出力である命令アドレスから読出され、命令
レジスタ４にセツトされ実行される。この命令の
実行終了と共に、命令アドレス制御部７から次の
命令アドレスが命令アドレスセレクタ９を通して
命令アドレスレジスタ６にセツトされ、次の命令
アドレスを出力し、次の命令が読出され順次命令
が実行されて行く。高速処理を要求される場合に
は命令先取り機能を設け高速に命令が実行されて
行く。命令実行中に割込制御部８により割込みを
受付けると、命令の区切りで割込処理に移行でき
るように命令実行制御部２で割込制御がなされ
る。なお、割込制御部８は割込受付時に割込レベ
ルに応じてプログラムの分岐先アドレスを指定で
きる割込ベクトル分岐回路を有するものとする。
第２図ａは第１図の割込制御部８の詳細を示し
た本発明の一実施例の構成図で、レベル１及びレ
ベル２の２つの割込みレベルを有し、割込レベル
を分岐先アドレスに含めるように制御される場合
の割込制御部の構成を示したものであり、１０は
割込制御回路、１１はレベル１割込要求信号、１
２はレベル２割込要求信号、１３は割込優先判定
回路、１４は受付けた割込レベルを保持する２ビ
ツトの割込レベル表示レジスタ（IFR）、１５は
割込アドレス保持レジスタ、１６は割込アドレス
作成回路である。第２図ｂは割込アドレス作成回
路１６で作成される割込時の分岐先命令アドレス
（BiA）の作成内容を示している。
た本発明の一実施例の構成図で、レベル１及びレ
ベル２の２つの割込みレベルを有し、割込レベル
を分岐先アドレスに含めるように制御される場合
の割込制御部の構成を示したものであり、１０は
割込制御回路、１１はレベル１割込要求信号、１
２はレベル２割込要求信号、１３は割込優先判定
回路、１４は受付けた割込レベルを保持する２ビ
ツトの割込レベル表示レジスタ（IFR）、１５は
割込アドレス保持レジスタ、１６は割込アドレス
作成回路である。第２図ｂは割込アドレス作成回
路１６で作成される割込時の分岐先命令アドレス
（BiA）の作成内容を示している。
第２図の具体的な動作は以下のとおりである。
レベル１割込要求信号１１が“オン”となり割込
要求が発生すると、割込優先判定回路１３により
優先度判定が行われ、受付けが可能であれば２ビ
ツトの割込レベル表示レジスタ１４のb0に“１”
がセツトされ、それと共に割込アドレス保持レジ
スタ１５の内容と割込レベル表示レジスタ１４の
内容とで割込アドレス作成回路１６により分岐先
命令アドレス（BiA）が第２図ｂのように作成さ
れる。例えば、b4＝“１”，b5＝b3＝b2＝b1＝“０”
の場合、BiA＝010001(2)＝17(10)番地を示す。この
分岐先命令アドレス（BiA）は割込アドレス作成
回路１６を経由して命令アドレスセレクタ９に送
られ、命令実行終了の区切りで命令アドレスセレ
クタ９が割込アドレス作成回路１６からの入力に
切替えられ、命令アドレスレジスタ６に17番地が
セツトされ、17番地から命令が読出され実行され
る。17番地にはレベル１の割込処理ルーチンへの
分岐命令が置かれる。
レベル１割込要求信号１１が“オン”となり割込
要求が発生すると、割込優先判定回路１３により
優先度判定が行われ、受付けが可能であれば２ビ
ツトの割込レベル表示レジスタ１４のb0に“１”
がセツトされ、それと共に割込アドレス保持レジ
スタ１５の内容と割込レベル表示レジスタ１４の
内容とで割込アドレス作成回路１６により分岐先
命令アドレス（BiA）が第２図ｂのように作成さ
れる。例えば、b4＝“１”，b5＝b3＝b2＝b1＝“０”
の場合、BiA＝010001(2)＝17(10)番地を示す。この
分岐先命令アドレス（BiA）は割込アドレス作成
回路１６を経由して命令アドレスセレクタ９に送
られ、命令実行終了の区切りで命令アドレスセレ
クタ９が割込アドレス作成回路１６からの入力に
切替えられ、命令アドレスレジスタ６に17番地が
セツトされ、17番地から命令が読出され実行され
る。17番地にはレベル１の割込処理ルーチンへの
分岐命令が置かれる。
このような実行状態で割込要求度の高いレベル
２割込要求信号１２が発生すると、今度は２ビツ
トの割込レベル表示レジスタ（IRF）１４のb1が
セツトされ、上記と同様の動作により、分岐先命
令アドレス（BiA）はBiA＝010011(2)＝19(10)番地
が出力される。同様にレベル１割込要求信号１１
が“オフ”でレベル２割込要求信号１２が“オ
ン”の場合の割込要求では分岐命令アドレス
（BiA）はBiA＝010010(2)＝18(10)番地が出力され
る。これから判るように、割込が受付けられた時
点でそれ以前の割込受付け状態に従つて命令の分
岐先が異なることとなり、各割込レベルに設けら
れる割込処理ルーチンは以前の割込受付けによる
命令走行レベル（割込レベルに対応する。）が区
別できる。
２割込要求信号１２が発生すると、今度は２ビツ
トの割込レベル表示レジスタ（IRF）１４のb1が
セツトされ、上記と同様の動作により、分岐先命
令アドレス（BiA）はBiA＝010011(2)＝19(10)番地
が出力される。同様にレベル１割込要求信号１１
が“オフ”でレベル２割込要求信号１２が“オ
ン”の場合の割込要求では分岐命令アドレス
（BiA）はBiA＝010010(2)＝18(10)番地が出力され
る。これから判るように、割込が受付けられた時
点でそれ以前の割込受付け状態に従つて命令の分
岐先が異なることとなり、各割込レベルに設けら
れる割込処理ルーチンは以前の割込受付けによる
命令走行レベル（割込レベルに対応する。）が区
別できる。
なお、割込処理ルーチンから抜け出す時は、２
ビツトの割込レベル表示レジスタ（IFR）１４の
割込レベルに対応するビツトをリセツトし、下位
の走行レベルを継続して走行できるように制御さ
れる。
ビツトの割込レベル表示レジスタ（IFR）１４の
割込レベルに対応するビツトをリセツトし、下位
の走行レベルを継続して走行できるように制御さ
れる。
割込レベルが３個以上になつた場合も、割込レ
ベル表示レジスタ１４のビツトを割込レベルの数
に応じて用意すればよいことは明らかである。
ベル表示レジスタ１４のビツトを割込レベルの数
に応じて用意すればよいことは明らかである。
また、割込レベル表示レジスタ１４の内容を分
岐先アドレスに含めないような構成の場合は、割
込先処理ルーチンで、割込レベル表示レジスタ１
４を読込んで割込レベル表示レジスタの内容に従
い、演算レジスタの退避・回復範囲を決めること
にしても機能面での効果は同じである。
岐先アドレスに含めないような構成の場合は、割
込先処理ルーチンで、割込レベル表示レジスタ１
４を読込んで割込レベル表示レジスタの内容に従
い、演算レジスタの退避・回復範囲を決めること
にしても機能面での効果は同じである。
第３図は割込レベルが３個ある場合の割込受付
時の演算レジスタ３の内容のメモリへの退避、メ
モリから回復する範囲の例を示すもので、１７は
割込レベル１で走行するプログラム（レベル１割
込処理ルーチン）が使う演算レジスタの範囲、１
８は割込レベル２で走行するプログラム（レベル
２割込処理ルーチン）が使う演算レジスタの範
囲、１９は割込レベル３で走行するプログラム
（レベル３割込処理ルーチン）が使う演算レジス
タの範囲を示している。
時の演算レジスタ３の内容のメモリへの退避、メ
モリから回復する範囲の例を示すもので、１７は
割込レベル１で走行するプログラム（レベル１割
込処理ルーチン）が使う演算レジスタの範囲、１
８は割込レベル２で走行するプログラム（レベル
２割込処理ルーチン）が使う演算レジスタの範
囲、１９は割込レベル３で走行するプログラム
（レベル３割込処理ルーチン）が使う演算レジス
タの範囲を示している。
第３図において、割込レベル３に割込む場合を
例に示すと、レベル１割込処理ルーチン実行中に
レベル３割込みを受付けた場合は範囲１７を、ま
た、レベル２割込処理ルーチン実行中にレベル３
割込みを受付けた場合は範囲１８を、それぞれ対
象にしてレベル３割込処理ルーチンで退避・回復
処理を行なえばよい。
例に示すと、レベル１割込処理ルーチン実行中に
レベル３割込みを受付けた場合は範囲１７を、ま
た、レベル２割込処理ルーチン実行中にレベル３
割込みを受付けた場合は範囲１８を、それぞれ対
象にしてレベル３割込処理ルーチンで退避・回復
処理を行なえばよい。
なお、第２図の割込アドレス保持レジスタ１５
は、ハード的に予め固定しておいてもよいし、命
令により任意の値が設定できるようにしてもよ
く、一般的には割込み時に割込要因毎に別々のア
ドレスがセツトされるように構成される。
は、ハード的に予め固定しておいてもよいし、命
令により任意の値が設定できるようにしてもよ
く、一般的には割込み時に割込要因毎に別々のア
ドレスがセツトされるように構成される。
また、本発明は、割込レベルを有するすべての
情報処理装置あるいは制御装置に適用できること
は明らかである。
情報処理装置あるいは制御装置に適用できること
は明らかである。
（効果）
以上説明したように、本発明は割込み時、当該
割込み発生時までに受付けていた割込レベル状態
にもとづき、割込み受付け時の演算レジスタの内
容の退避・回復すべき範囲を選択するようにした
ので、退避・回復処理を必要最小限に止めること
ができ、演算レジスタを割込レベル毎に設けるよ
うな経済性を損ねることなく処理性能を向上でき
るという利点がある。
割込み発生時までに受付けていた割込レベル状態
にもとづき、割込み受付け時の演算レジスタの内
容の退避・回復すべき範囲を選択するようにした
ので、退避・回復処理を必要最小限に止めること
ができ、演算レジスタを割込レベル毎に設けるよ
うな経済性を損ねることなく処理性能を向上でき
るという利点がある。
第１図は本発明の構成を含む情報処理装置の命
令実行部の一実施例の構成を示すブロツク図、第
２図は第１図の割込制御部の詳細を示した本発明
の一実施例の構成図、第３図は割込レベルが３個
ある場合の割込処理ルーチンで使用する演算レジ
スタの使用範囲を示す説明図である。 １……命令実行部、２……命令実行制御部、３
……演算レジスタ、４……命令レジスタ、５……
メモリバツフアレジスタ、６……命令アドレスレ
ジスタ、７……命令アドレス制御部、８……割込
制御部、９……命令アドレスセレクタ、１０……
割込制御回路、１１……レベル１割込要求信号、
１２……レベル２割込要求信号、１３……割込優
先判定回路、１４……割込レベル表示レジスタ
（IFR）、１５……割込アドレス保持レジスタ、１
６……割込アドレス作成回路、１７……演算レジ
スタの使用範囲（レベル１）、１８……演算レジ
スタの使用範囲（レベル２）、１９……演算レジ
スタの使用範囲（レベル３）。
令実行部の一実施例の構成を示すブロツク図、第
２図は第１図の割込制御部の詳細を示した本発明
の一実施例の構成図、第３図は割込レベルが３個
ある場合の割込処理ルーチンで使用する演算レジ
スタの使用範囲を示す説明図である。 １……命令実行部、２……命令実行制御部、３
……演算レジスタ、４……命令レジスタ、５……
メモリバツフアレジスタ、６……命令アドレスレ
ジスタ、７……命令アドレス制御部、８……割込
制御部、９……命令アドレスセレクタ、１０……
割込制御回路、１１……レベル１割込要求信号、
１２……レベル２割込要求信号、１３……割込優
先判定回路、１４……割込レベル表示レジスタ
（IFR）、１５……割込アドレス保持レジスタ、１
６……割込アドレス作成回路、１７……演算レジ
スタの使用範囲（レベル１）、１８……演算レジ
スタの使用範囲（レベル２）、１９……演算レジ
スタの使用範囲（レベル３）。
Claims (1)
- １ 複数の割込レベルを有し、これら複数の割込
レベルの処理で共通に使用される演算レジスタを
有し、これら割込レベルのうちどの割込レベルを
受付けてプログラムを実行しているかを表示する
割込レベル及び新たに割込んできた割込レベルを
記憶する割込レベル表示レジスタを有し、さら
に、割込受付時に割込レベル表示レジスタの内容
を含めてプログラムの分岐先アドレスを指定でき
る割込ベクトル分岐回路を有する情報処理装置に
おいて、前記割込レベルを保持する割込レベル表
示レジスタの表示内容にもとづき、割込み時に退
避・回復すべき前記演算レジスタの範囲を選択す
るようにしたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16410483A JPS6057440A (ja) | 1983-09-08 | 1983-09-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16410483A JPS6057440A (ja) | 1983-09-08 | 1983-09-08 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057440A JPS6057440A (ja) | 1985-04-03 |
| JPH0347536B2 true JPH0347536B2 (ja) | 1991-07-19 |
Family
ID=15786830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16410483A Granted JPS6057440A (ja) | 1983-09-08 | 1983-09-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057440A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09510826A (ja) * | 1995-01-09 | 1997-10-28 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 回路配置 |
| JP3778246B2 (ja) | 1999-03-23 | 2006-05-24 | セイコーエプソン株式会社 | 割り込みコントローラ、ａｓｉｃ、及び電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50128952A (ja) * | 1974-03-29 | 1975-10-11 | ||
| JPS54152939A (en) * | 1978-05-24 | 1979-12-01 | Fujitsu Ltd | Microprogram interruption control system |
-
1983
- 1983-09-08 JP JP16410483A patent/JPS6057440A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50128952A (ja) * | 1974-03-29 | 1975-10-11 | ||
| JPS54152939A (en) * | 1978-05-24 | 1979-12-01 | Fujitsu Ltd | Microprogram interruption control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6057440A (ja) | 1985-04-03 |
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