JPS6227830A - 割込み制御方式 - Google Patents
割込み制御方式Info
- Publication number
- JPS6227830A JPS6227830A JP16807485A JP16807485A JPS6227830A JP S6227830 A JPS6227830 A JP S6227830A JP 16807485 A JP16807485 A JP 16807485A JP 16807485 A JP16807485 A JP 16807485A JP S6227830 A JPS6227830 A JP S6227830A
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- Japan
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- interrupt
- address
- processing
- output
- processing unit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置における割込み制御方式に関す
るものである。
るものである。
第２図は、従来のデータ処理装置の一構成例を示すブロ
ック図である。同図において、１は中央処理装置、２は
割込み要因を保持し且つ前記中央処理装置１から読み取
り可能な割込み要因レジスタ、３は前記中央処理装置１
のプログラムを格納したメモリ、４は０″Ｒゲート、５
はデータバス、６は割込み要求Ａが発生すると高レベル
となる割込み要求線、７は割込み要求が発生すると高レ
ベルとなる割込み要求線Ｂ、８は割込み要求Ｃが発生す
ると高レベルとなる割込み要求線Ｃ，ａはデータ入出力
端子、ｂは高レベルになると中央処理装置１のプログラ
ムカウンタの値が決められた割込み用固定アドレス値に
変更され、該割込み用固定アドレスから処理が実行され
る割込み要求入力端子、Ｃは中央処理装置１のプログラ
ムカウンタの内容によって示されるプログラムの実行ア
ドレスを出力するアドレス出力端子、ｄは次に実行する
命令を入力する命令入力端子である０割込み要求Ｂが発
生すると割込み要求線Ｂが高レベルになり、ＯＲゲート
４の出力が高レベルになると同時に、割込み要因レジス
タ２に割込み要因が保持される。ＯＲゲート４の出力が
高レベルとなり、割込み要求入力端子すに高レベルが入
力されるとプログラムカウンタの値が決められた割込み
用固定アドレス値に変更され、該割込み固定用アドレス
からの処理が実行される。以降メモリ３に格納されたプ
ログラムによって処理が行なわれる０割込み用固定アド
レスから始まる割込み処理に入ると、割込み要因レジス
タ２の内容を読み、割込み要因の判断を行ない割込み要
因に対応した処理ルーチンを実行する。割込み要因に応
じた処理ルーチンでは、中央処理装置１の処理状態を判
断しその状態に応じた処理を実行する。
ック図である。同図において、１は中央処理装置、２は
割込み要因を保持し且つ前記中央処理装置１から読み取
り可能な割込み要因レジスタ、３は前記中央処理装置１
のプログラムを格納したメモリ、４は０″Ｒゲート、５
はデータバス、６は割込み要求Ａが発生すると高レベル
となる割込み要求線、７は割込み要求が発生すると高レ
ベルとなる割込み要求線Ｂ、８は割込み要求Ｃが発生す
ると高レベルとなる割込み要求線Ｃ，ａはデータ入出力
端子、ｂは高レベルになると中央処理装置１のプログラ
ムカウンタの値が決められた割込み用固定アドレス値に
変更され、該割込み用固定アドレスから処理が実行され
る割込み要求入力端子、Ｃは中央処理装置１のプログラ
ムカウンタの内容によって示されるプログラムの実行ア
ドレスを出力するアドレス出力端子、ｄは次に実行する
命令を入力する命令入力端子である０割込み要求Ｂが発
生すると割込み要求線Ｂが高レベルになり、ＯＲゲート
４の出力が高レベルになると同時に、割込み要因レジス
タ２に割込み要因が保持される。ＯＲゲート４の出力が
高レベルとなり、割込み要求入力端子すに高レベルが入
力されるとプログラムカウンタの値が決められた割込み
用固定アドレス値に変更され、該割込み固定用アドレス
からの処理が実行される。以降メモリ３に格納されたプ
ログラムによって処理が行なわれる０割込み用固定アド
レスから始まる割込み処理に入ると、割込み要因レジス
タ２の内容を読み、割込み要因の判断を行ない割込み要
因に対応した処理ルーチンを実行する。割込み要因に応
じた処理ルーチンでは、中央処理装置１の処理状態を判
断しその状態に応じた処理を実行する。
しかしながら、上記従来構成のデータ処理装置では、割
込み要因数の増加及び中央処理装置の処理状態の増加に
よって目的の処理に入るまでの判断数が増加することに
なり判断命令の増加によって処理速度が低下すると共に
、プログラム容量が増加するという問題があった。
込み要因数の増加及び中央処理装置の処理状態の増加に
よって目的の処理に入るまでの判断数が増加することに
なり判断命令の増加によって処理速度が低下すると共に
、プログラム容量が増加するという問題があった。
本発明は上述の点に鑑みてなされたもので、中央処理装
置の判断命令の増加による処理速度の低下とプログラム
容量の増大という問題点を除去し、割込み処理速度の速
い装置を提供することにある。
置の判断命令の増加による処理速度の低下とプログラム
容量の増大という問題点を除去し、割込み処理速度の速
い装置を提供することにある。
上記問題点を解決するため本発明は、データを送受する
データバスと割込み要求を受ける入力端子を持ち、割込
み入力端子からの割込み要求受付時にプログラム・カウ
ンタの値が、決められた割込み用固定アドレス値に変更
され、該割り込み用固定アドレスから処理を行なう中央
処理装置と、該中央処理装置のプログラムを格納したメ
モリを具備するデータ処理装置において、中央処理装置
から読み書き可能で且つ中央処理装置の処理状態を格納
する処理状態レジスタと、該処理レジスタの内容と割込
み要因によってアドレス値を発生するアドレス発生器と
、分岐命令の分岐先を示すオペランド部を格納したメモ
リを、メモリの割込み用固定アドレスのオペランド部を
フェッチする時中央処理装置が出力する制御信号によっ
てアドレス発生器の出力に置き代える選択回路を設けた
。
データバスと割込み要求を受ける入力端子を持ち、割込
み入力端子からの割込み要求受付時にプログラム・カウ
ンタの値が、決められた割込み用固定アドレス値に変更
され、該割り込み用固定アドレスから処理を行なう中央
処理装置と、該中央処理装置のプログラムを格納したメ
モリを具備するデータ処理装置において、中央処理装置
から読み書き可能で且つ中央処理装置の処理状態を格納
する処理状態レジスタと、該処理レジスタの内容と割込
み要因によってアドレス値を発生するアドレス発生器と
、分岐命令の分岐先を示すオペランド部を格納したメモ
リを、メモリの割込み用固定アドレスのオペランド部を
フェッチする時中央処理装置が出力する制御信号によっ
てアドレス発生器の出力に置き代える選択回路を設けた
。
上記の如く構成することにより、割込み受付時に実行す
る割込み用固定アドレスに格納されたオペフードを分岐
命令とし、該オペコードの分岐先を示すオペランドを、
メモリのオペランド部をフェッチする時中央処理装置が
出力する制御信号によりメモリの出力からアドレス発生
器の出力に切り替えることにより、割り込み要因及び処
理状態によって決まる処理ルーチンを直ちに実行するこ
とが可能となる。
る割込み用固定アドレスに格納されたオペフードを分岐
命令とし、該オペコードの分岐先を示すオペランドを、
メモリのオペランド部をフェッチする時中央処理装置が
出力する制御信号によりメモリの出力からアドレス発生
器の出力に切り替えることにより、割り込み要因及び処
理状態によって決まる処理ルーチンを直ちに実行するこ
とが可能となる。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明に係るデータ処理装置の構成を示すブロ
ック図である。同図において、１１は中央処理装置、１
２は前記中央処理装置１１の処理状態を記憶すると共に
該中央処理装置１１から読み書き可能な処理状態レジス
タ、１３は割込み要因を保持する割込み要因レジスタ、
１４は前記処理状態レジスタ１２と割込み要因レジスタ
１３とに接続され、処理状態レジスタ１２と割込み要因
レジスタ１３の内容に応じて選択されるべき処理ルーチ
ンの先頭アドレス値を発生させるアドレス発生器、１５
は割込み用固定アドレスのオペコード部に分岐命令を書
き込んだ中央処理装置１１のプログラムを格納したメモ
リ、１６は分岐命令の分岐先を示すオペランド部を格納
したメモリ１５の出力とアドレス発生器１４の出力を選
択する選択回路、１７は決められた割込み用固定アドレ
スのオペランド部をフェッチする制御信号を受けた時高
レベルになる比較回路、１８はＯＲゲート、１９は前記
中央処理装置１１のデータバス、２０は割込み要求Ａが
発生すると高レベルになる割込み要求ｆｉＡ２０．２１
は割込み要求Ｂが発生すると高レベルになる割込み要求
線Ｂ、２２は割込み要求Ｃが発生すると高レベルになる
割込み要求線Ｃ，ａは入出力端子、ｂは高レベルになる
と中央処理装置１１のプログラムカウンタの値が決めら
れた割込み用固定アドレス値に変更され該割込み用固定
アドレスから処理が実行される割込み要求入力端子、Ｃ
は中央処理装置工１のプログラムカウンタの内容によっ
て示されるプログラム実行アドレスを出力するアドレス
出力端子、ｄは次に実行する命令を入力する命令入力端
子、ｅは低レベルが入力されるとメモリ１５のオペラン
ド部が出力きれ、高レベルが入力されるとアドレス発生
器１４の内容が出力される出力選択端子、ｆはメモリ１
５のオペランド部出力端子、ｇはメモリ１５のオペコー
ド部出力端子である。
ック図である。同図において、１１は中央処理装置、１
２は前記中央処理装置１１の処理状態を記憶すると共に
該中央処理装置１１から読み書き可能な処理状態レジス
タ、１３は割込み要因を保持する割込み要因レジスタ、
１４は前記処理状態レジスタ１２と割込み要因レジスタ
１３とに接続され、処理状態レジスタ１２と割込み要因
レジスタ１３の内容に応じて選択されるべき処理ルーチ
ンの先頭アドレス値を発生させるアドレス発生器、１５
は割込み用固定アドレスのオペコード部に分岐命令を書
き込んだ中央処理装置１１のプログラムを格納したメモ
リ、１６は分岐命令の分岐先を示すオペランド部を格納
したメモリ１５の出力とアドレス発生器１４の出力を選
択する選択回路、１７は決められた割込み用固定アドレ
スのオペランド部をフェッチする制御信号を受けた時高
レベルになる比較回路、１８はＯＲゲート、１９は前記
中央処理装置１１のデータバス、２０は割込み要求Ａが
発生すると高レベルになる割込み要求ｆｉＡ２０．２１
は割込み要求Ｂが発生すると高レベルになる割込み要求
線Ｂ、２２は割込み要求Ｃが発生すると高レベルになる
割込み要求線Ｃ，ａは入出力端子、ｂは高レベルになる
と中央処理装置１１のプログラムカウンタの値が決めら
れた割込み用固定アドレス値に変更され該割込み用固定
アドレスから処理が実行される割込み要求入力端子、Ｃ
は中央処理装置工１のプログラムカウンタの内容によっ
て示されるプログラム実行アドレスを出力するアドレス
出力端子、ｄは次に実行する命令を入力する命令入力端
子、ｅは低レベルが入力されるとメモリ１５のオペラン
ド部が出力きれ、高レベルが入力されるとアドレス発生
器１４の内容が出力される出力選択端子、ｆはメモリ１
５のオペランド部出力端子、ｇはメモリ１５のオペコー
ド部出力端子である。
割込み要求Ｂが発生すると割込み要求線Ｂ２１が高レベ
ルになり、ＯＲゲート１８の出力が高レベルになると同
時に、割込み要因レジスタ１３に割込み要因が保持され
る。中央処理装置１１の割込み要求入力端子すに高レベ
ルが入力きれるとプログラムカウンタの値が決められた
割込み用固定アドレス値に変更され、該割込み用固定ア
ドレスから処理が行なわれる。
ルになり、ＯＲゲート１８の出力が高レベルになると同
時に、割込み要因レジスタ１３に割込み要因が保持され
る。中央処理装置１１の割込み要求入力端子すに高レベ
ルが入力きれるとプログラムカウンタの値が決められた
割込み用固定アドレス値に変更され、該割込み用固定ア
ドレスから処理が行なわれる。
メモリ１５の割込み固定アドレスのオペコード部には分
岐命令が書かれているので、アドレス出力端子Ｃから割
込み用固定アドレス値が出力されると、メモリ１５のオ
ペコード部出力端子ｇの出力はそのまま、命令入力端子
ｄに入力される。オペランド部出力端子ｆの出力と、処
理状態レジス゛り１２と割込み要因レジスタ１３の内容
によって選択されるべき処理ルーチンの先頭アドレス値
を発生させているアドレス発生器１４の出力は、選択回
路１６に入力されており、アドレス出力端子Ｃの出力が
割り込み用固定アドレスのオペランド部のフェッチを示
しているので、比較回路１７の出力が高レベルとなり、
選択回路１６の出力選択端子Ｃに高レベルが入力され、
選択回路１６の出力はアドレス発生器１４の出力が選択
されて、中央処理装置１１の命令入力端子ｄに入力され
る。
岐命令が書かれているので、アドレス出力端子Ｃから割
込み用固定アドレス値が出力されると、メモリ１５のオ
ペコード部出力端子ｇの出力はそのまま、命令入力端子
ｄに入力される。オペランド部出力端子ｆの出力と、処
理状態レジス゛り１２と割込み要因レジスタ１３の内容
によって選択されるべき処理ルーチンの先頭アドレス値
を発生させているアドレス発生器１４の出力は、選択回
路１６に入力されており、アドレス出力端子Ｃの出力が
割り込み用固定アドレスのオペランド部のフェッチを示
しているので、比較回路１７の出力が高レベルとなり、
選択回路１６の出力選択端子Ｃに高レベルが入力され、
選択回路１６の出力はアドレス発生器１４の出力が選択
されて、中央処理装置１１の命令入力端子ｄに入力され
る。
プログラムは割込み用固定アドレスに書き込まれた分岐
命令によって、中央処理装置１１の処理状態と割込み要
因に応じた処理ルーチンへ分岐する。
命令によって、中央処理装置１１の処理状態と割込み要
因に応じた処理ルーチンへ分岐する。
以上の如く上記実施例によれば、処理状態レジスタ１２
の内容と割込み要因レジスタ１３の内容からアドレス発
生器１４によりアドレスを発生させ、割込みが発生した
詩法められた割込み用固定アドレスから分岐命令により
選択回路１６でアドレス発生器１４からのアドレスを選
択し、中央処理装置１１の処理状態と割込み要因に応じ
た処理に実行を移すので、プログラムによる判断なしに
割込み処理が決定でき中央処理装置１１の処理速度を向
上させることが可能となる。
の内容と割込み要因レジスタ１３の内容からアドレス発
生器１４によりアドレスを発生させ、割込みが発生した
詩法められた割込み用固定アドレスから分岐命令により
選択回路１６でアドレス発生器１４からのアドレスを選
択し、中央処理装置１１の処理状態と割込み要因に応じ
た処理に実行を移すので、プログラムによる判断なしに
割込み処理が決定でき中央処理装置１１の処理速度を向
上させることが可能となる。
以上説明したように本発明によれば、処理状態の内容と
割込みの要因によってアドレスを発生させ、割込みが発
生した時に決められた割込み用固定アドレスから分岐命
令によって、処理状態と割込み要因に応じた処理を実行
できるようにしたので、プログラムによる判断なしに割
込み処理を決定でき、処理速度の向上を図ると共にプロ
グラム容量の減少が期待できる。また、処理状態の数が
増加しても、割込み要因が増加して処理速度が変化しな
い等の優れた効果が得られる。
割込みの要因によってアドレスを発生させ、割込みが発
生した時に決められた割込み用固定アドレスから分岐命
令によって、処理状態と割込み要因に応じた処理を実行
できるようにしたので、プログラムによる判断なしに割
込み処理を決定でき、処理速度の向上を図ると共にプロ
グラム容量の減少が期待できる。また、処理状態の数が
増加しても、割込み要因が増加して処理速度が変化しな
い等の優れた効果が得られる。
第１図は本発明に係るデータ処理装置の構成を示すブロ
ック図、第２図は従来のデータ処理装置の一構成例を示
すブロック図である。 図中、１１・・・・中央処理装置、１２・・・・処理状
態レジスタ、１３・・・・割込み要因レジスタ、１４・
・・・アドレス発生器、１５・・・・メモリ、１６・・
・・選択回路、１７・・・・比較回路、１Ｂ・・・・Ｏ
Ｒゲート、１９・・・・データバス、２０・・・・割込
み要求線Ａ、２１・・・・割込み要求線Ｂ、２２・・・
・割込み要求線Ｃ。
ック図、第２図は従来のデータ処理装置の一構成例を示
すブロック図である。 図中、１１・・・・中央処理装置、１２・・・・処理状
態レジスタ、１３・・・・割込み要因レジスタ、１４・
・・・アドレス発生器、１５・・・・メモリ、１６・・
・・選択回路、１７・・・・比較回路、１Ｂ・・・・Ｏ
Ｒゲート、１９・・・・データバス、２０・・・・割込
み要求線Ａ、２１・・・・割込み要求線Ｂ、２２・・・
・割込み要求線Ｃ。
Claims (1)
- データを送受するデータバスと割込み要求を受ける入力
端子を持ち、分岐命令が命令を示すオペコード部と分岐
先を示すオペランド部に分かれ、前記割込み入力端子か
らの割込み要求受付時にプログラム・カウンタの値が、
決められた割込み用固定アドレス値に変更され、該割り
込み用固定アドレスから処理を行なう中央処理装置と、
該中央処理装置のプログラムを格納したメモリと、前記
中央処理装置から読み書き可能な処理状態レジスタと、
該処理状態レジスタの内容と割込み要因によってアドレ
ス値を発生するアドレス発生器と、命令のオペランド部
を格納したメモリの出力と該アドレス発生器の出力とを
選択する選択回路とを具備し、前記割込み要求受付時に
実行する割込み用固定アドレスに格納されたオペコード
を分岐命令とし、該オペコードの分岐先を示すオペラン
ドを前記メモリのオペランド部をフェッチする時中央処
理装置が出力する信号により前記メモリの出力から前記
アドレス発生器の出力に切り換えることによって割り込
み要因及び処理状態によって決まる処理ルーチンを直ち
に実行することを特徴とする割込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16807485A JPS6227830A (ja) | 1985-07-29 | 1985-07-29 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16807485A JPS6227830A (ja) | 1985-07-29 | 1985-07-29 | 割込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6227830A true JPS6227830A (ja) | 1987-02-05 |
Family
ID=15861356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16807485A Pending JPS6227830A (ja) | 1985-07-29 | 1985-07-29 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6227830A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349620A (ja) * | 1993-06-10 | 1994-12-22 | Agency Of Ind Science & Technol | 磁性多孔質体及びその製造方法 |
-
1985
- 1985-07-29 JP JP16807485A patent/JPS6227830A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349620A (ja) * | 1993-06-10 | 1994-12-22 | Agency Of Ind Science & Technol | 磁性多孔質体及びその製造方法 |
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